一种基准电压可调的带隙基准电压源

1.本发明属于模拟集成电路技术领域，具体涉及一种基准电压可调的带隙基准电压源。


背景技术：

2.随着现代技术的快速发展，以往的芯片技术已远不能满足现代技术要求，对芯片的功耗、低噪声、体积、速度等问题要求也急剧提升，从而通过提高电源抑制的大小，来增大系统的稳定性和提高系统灵敏度。
3.带隙基准电压源是现代电源管理、混合集成电路系统上的重要模块，它可以广泛的应用于模数与数模转换器、数据采集器等各种电子器件当中。其主要特点是能够输出与电源和工艺无关并具有一定温度特性的直流电压。
4.现有的带隙基准电压源虚通过放大器作为电压耦合的器件，进行电机调节，进而需要顾及环路的稳定性，导致电路的抗干扰能力弱，使得电路的设计周期较长。


技术实现要素：

5.因此，本发明要解决的技术问题在于提供一种基准电压可调的带隙基准电压源，能够解决现有的带隙基准电压源虚通过放大器作为电压耦合的器件，进行电机调节，进而需要顾及环路的稳定性，导致电路的抗干扰能力弱，使得电路的设计周期较长的问题。
6.为了解决上述问题，本发明提供了一种基准电压可调的带隙基准电压源，包括第一部分电路、第二部分电路以及第三部分电路；
7.第一部分电路与第二部分电路之间相连接，第二部分电路端与第三部分电路之间相连接，且第一部分电路与第二部分电路呈镜像对称结构；第一部分电路包括：第一开关级电路、第二开关级电路、第三开关级电路、第四开关级电路、镜像开关级电路和串联的nmos管电路；
8.第一开关级电路的漏端与镜像开关级电路的漏端相连，串联的nmos管电路与第二开关级电路的漏端相连，第三开关级电路的漏端与电阻的另一端相连，第四开关级电路的栅段与第三开关级电路的漏端相连。
9.可选的，第一开关级电路包括pmos晶体管m6和pmos晶体管m7；
10.pmos晶体管m6的源极接vdd，pmos晶体管m6的栅极接启动电压ene，pmos晶体管m6的漏极接vbp1，pmos晶体管m7的源极接vdd，pmos晶体管m7的栅极接vbp1，pmos晶体管m7的漏极接vbn。
11.可选的，第二开关级电路包括pmos晶体管m0，pmos晶体管m0的源极接vdd，pmos晶体管m0的栅极接启动电压的逻辑反enb，pmos晶体管m0的漏极接电阻串的第一端。
12.可选的，第三开关级电路包括nmos晶体管m10，nmos晶体管m10的源极接vss，nmos晶体管m10的栅极接vbn，nmos晶体管m10的漏极接电阻串的第二端。
13.可选的，第四开关级电路包括nmos晶体管m8和nmos晶体管m9，nmos晶体管m8的源
极接nmos晶体管m9的漏端，nmos晶体管m8的栅极接电阻串的第二端，nmos晶体管m8的漏极接vbp1；
14.nmos晶体管m9的源极接vss，nmos晶体管m9的栅极接电阻串的第二端，nmos晶体管m9的漏极接启动电压ene晶体管m8的源端。
15.可选的，第二部分电路包括：共源共栅电流镜电路、pnp晶体管镜像网络和vref输出电流镜通路；
16.共源共栅电流镜电路的s端并联连接第三部分电路的漏端与pnp晶体管镜像网络相连接，vref输出电流镜通路与共源共栅电流镜电路相连接。
17.可选的，共源共栅电流镜电路包括：pmos晶体管m13、pmos晶体管m14、pmos晶体管m7、nmos晶体管m16、nmos晶体管m15、电阻r0、电阻r2、pnp晶体管q0、pnp晶体管q1和pnp晶体管q2；
18.pmos晶体管m13的源极接vdd，pmos晶体管m13的栅极接vbp1，pmos晶体管m13的漏极接vbp1，pmos晶体管m14的源极接vdd，pmos晶体管m14的栅极接vbp1，pmos晶体管m14的漏极接vbp1，pmos晶体管m17的源极接vdd，pmos晶体管m17的栅极接vbp1，pmos晶体管m17的漏极接电阻r2的第一端，nmos晶体管m15的漏极接pmos晶体管m14的漏端，nmos晶体管m15的栅极接pmos晶体管m14的漏端，nmos晶体管m15的源极接pnp晶体管q1的发射极，nmos晶体管m16的漏极接vbp1，nmos晶体管m16的栅极接pmos晶体管m14的漏端，nmos晶体管m16的源极接电阻r0的第一端，电阻r0的第一端接，nmos晶体管m16的源端，电阻r0的第二端接s端，电阻r2的第一端接pmos晶体管m17的漏端，电阻r2的第二端接pnp晶体管q2的发射极，pnp晶体管q0的集电极接地，pnp晶体管q0的基极接地，pnp晶体管q0的发射极接nmos晶体管m15的源端，pnp晶体管q1的集电极接地，pnp晶体管q1的基极接地，pnp晶体管q1的发射极接e端，pnp晶体管q2的集电极接地，pnp晶体管q2的基极接地，pnp晶体管q2的发射极接电阻r2的第二端。
19.可选的，第三部分电路包括：电阻、nmos网络和数字选通网络，数字选通网络连接nmos的栅端，电阻和nmos网络连接共源共栅电流镜电路的源端。
20.可选的，第三部分电路包括：nmos晶体管m19、nmos晶体管m20、nmos晶体管m21、电阻r3、电阻r4和电阻r5；
21.nmos晶体管m19的漏极接e端，nmos晶体管m19的栅极接trim2，nmos晶体管m19的源极接nmos晶体管m20的漏端，nmos晶体管m20的漏极nmos晶体管m19的源端，nmos晶体管m20的栅极接trim1，nmos晶体管m20的源极接nmos晶体管m21的漏端，nmos晶体管m21的漏极接nmos晶体管m20的源端，nmos晶体管m21的栅极接trim0，nmos晶体管m21的源极接s端，电阻r3的第一端接e端，电阻r3的第二端接nmos晶体管m20的漏端，电阻r4的第一端接nmos晶体管m20的漏端，电阻r4的第二端接nmos晶体管m21的漏端，电阻r5的第一端接nmos晶体管m2的漏端，电阻r5的第二端接s端。
22.有益效果
23.本发明的实施例中所提供的一种基准电压可调的带隙基准电压源，引入了n管作为开关管，与电阻相配合，共同组成了一套完备的基准电压可调的带隙基准电压源。系统在上电后开启左侧由nmos管起主要作用的启动电路，启动电路开启后给共源共栅电流镜提供一个电压vbp1，经过互相镜像使两路电流强制相等，进而取面积相等，个数不同的pnp晶体
管来产生正温度系数电压δvbe,本次设计采取晶体管个数比值为1:8产生了正温度系数电压，经过mp17pmos管镜像后，在电阻上产生了一个正温度系数电压，又通过pnp晶体管q2产生了一个负温度系数电压，这样经过计算分析，带隙基准电压源就被设计出来了，在电路中，使用了3对n管和电阻进行并行连接，该连接网路连接至带隙基准调节电压点s处，经过数字信号的开启关断作用，可改变共源共栅网络的总电阻，进而实现电压调节作用。通过数字信号修调输出电压的带隙基准，能够在输出高电源电压抑制比电压的同时，通过数字信号修调输出电压，减少集成电路的设计周期。
附图说明
24.图1为本发明实施例的基准电压可调的带隙基准电压源的电路示意图；
25.图2为本发明实施例的基准电压可调的带隙基准电压源的随温度变化输出电压波形图；
26.图3为本发明实施例的基准电压可调的带隙基准电压源的不同trim值对应的随温度变化输出电压波形图。
具体实施方式
27.结合参见图1至图3所示，根据本发明的实施例，一种基准电压可调的带隙基准电压源，请参照图1，包括第一部分电路、第二部分电路以及第三部分电路；
28.第一部分电路与第二部分电路之间相连接，第二部分电路端与第三部分电路之间相连接，且第一部分电路与第二部分电路呈镜像对称结构。
29.进一步的，第一部分电路为预启动电路，第二部分电路为共源共栅电流镜结构的带隙基准电路，第三部分电路为trim修调电路。
30.第一部分电路包括第一开关级电路、第二开关级电路、第三开关级电路、第四开关级电路、镜像开关级电路和串联的nmos管电路；第一开关级电路的漏端与镜像开关级电路的漏端相连，串联的nmos管电路与第二开关级电路的漏端相连，第三开关级电路的漏端与电阻的另一端相连，第四开关级电路的栅段与第三开关级电路的漏端相连。
31.进一步的，整个第一部分电路作为预启动电路和开关电路来确保电路在上电的瞬间是可用的，在未上电时，ene是低电平，enb是高电平，这样m6和m12是导通的，整个电路处于关断的状态，这里作为预启动电路将vbn电压抬至临界点，当上电后，ene是高电平，enb是低电平，这时m0导通拉低vbp1，瞬间vbn电压拉高使m10导通，进而时m8导通，重而启动电路开始工作。
32.第一开关级电路包括pmos晶体管m6和pmos晶体管m7；pmos晶体管m6的源极接vdd，pmos晶体管m6的栅极接启动电压ene，pmos晶体管m6的漏极接vbp1，pmos晶体管m7的源极接vdd，pmos晶体管m7的栅极接vbp1，pmos晶体管m7的漏极接vbn。
33.进一步的，m6和m7作为开关管使用，在未上电时m6导通将m7截止，为vbn达到启动电压做准备。
34.第二开关级电路包括pmos晶体管m0，pmos晶体管m0的源极接vdd，pmos晶体管m0的栅极接启动电压的逻辑反enb，pmos晶体管m0的漏极接电阻串的第一端。
35.进一步的，m0作为开关管使用，电阻串在这里起到一个延时上电的作用，避免瞬间
上电造成的电压过高损坏器件。
36.第三开关级电路包括nmos晶体管m10，nmos晶体管m10的源极接vss，nmos晶体管m10的栅极接vbn，nmos晶体管m10的漏极接电阻串的第二端。
37.进一步的，m10作为开关管使用，与m0配合工作。
38.第四开关级电路包括nmos晶体管m8和nmos晶体管m9，nmos晶体管m8的源极接nmos晶体管m9的漏端，nmos晶体管m8的栅极接电阻串的第二端，nmos晶体管m8的漏极接vbp1；
39.nmos晶体管m9的源极接vss，nmos晶体管m9的栅极接电阻串的第二端，nmos晶体管m9的漏极接启动电压ene晶体管m8的源端。
40.进一步的，m8，m9同样作为开关管使用，确保电路上电后可以正常工作。
41.第二部分电路包括：共源共栅电流镜电路、pnp晶体管镜像网络和vref输出电流镜通路；共源共栅电流镜电路的s端并联连接第三部分电路的漏端与pnp晶体管镜像网络相连接，vref输出电流镜通路与共源共栅电流镜电路相连接。
42.共源共栅电流镜电路包括：pmos晶体管m13、pmos晶体管m14、pmos晶体管m7、nmos晶体管m16、nmos晶体管m15、电阻r0、电阻r2、pnp晶体管q0、pnp晶体管q1和pnp晶体管q2；
43.pmos晶体管m13的源极接vdd，pmos晶体管m13的栅极接vbp1，pmos晶体管m13的漏极接vbp1，pmos晶体管m14的源极接vdd，pmos晶体管m14的栅极接vbp1，pmos晶体管m14的漏极接vbp1，pmos晶体管m17的源极接vdd，pmos晶体管m17的栅极接vbp1，pmos晶体管m17的漏极接电阻r2的第一端，nmos晶体管m15的漏极接pmos晶体管m14的漏端，nmos晶体管m15的栅极接pmos晶体管m14的漏端，nmos晶体管m15的源极接pnp晶体管q1的发射极，nmos晶体管m16的漏极接vbp1，nmos晶体管m16的栅极接pmos晶体管m14的漏端，nmos晶体管m16的源极接电阻r0的第一端。电阻r0的第一端接，nmos晶体管m16的源端。电阻r0的第二端接s端，电阻r2的第一端接pmos晶体管m17的漏端，电阻r2的第二端接pnp晶体管q2的发射极，pnp晶体管q0的集电极接地，pnp晶体管q0的基极接地，pnp晶体管q0的发射极接nmos晶体管m15的源端，pnp晶体管q1的集电极接地，pnp晶体管q1的基极接地，pnp晶体管q1的发射极接e端，pnp晶体管q2的集电极接地，pnp晶体管q2的基极接地，pnp晶体管q2的发射极接电阻r2的第二端。
44.进一步的，m14和m13是电流镜关系，所以其漏端电流相等，而其下m15和m16仍然是一个电流镜的关系，起到了一个加强m14和m13电流相等的一个作用，其原理为，这样的结构将m13的电流镜像到m14上，而m15将m13的电流再镜像到m16上，这样就起到了加强i1和i2电流相等的一个作用，而m15和m16流过的电流相等，其栅压也相等，这样其对应的源端电压也相等，这样m15对应的源端电压vq1，m16对应的源端电压vq2和一个电阻上的电压vr0，这样，这个电阻上的电压仍然是vq1和vq2上的电压差，其表达式我们可推出为，ir＝(vd1+vgs1-vgs2-vd2)/r＝(kt/q)(1/r)ln(q2/q1)。
45.第三部分电路包括：nmos晶体管m19、nmos晶体管m20、nmos晶体管m21、电阻r3、电阻r4和电阻r5；
46.nmos晶体管m19的漏极接e端，nmos晶体管m19的栅极接trim2，nmos晶体管m19的源极接nmos晶体管m20的漏端，nmos晶体管m20的漏极nmos晶体管m19的源端，nmos晶体管m20的栅极接trim1，nmos晶体管m20的源极接nmos晶体管m21的漏端，nmos晶体管m21的漏极接nmos晶体管m20的源端，nmos晶体管m21的栅极接trim0，nmos晶体管m21的源极接s端，电阻
r3的第一端接e端，电阻r3的第二端接nmos晶体管m20的漏端，电阻r4的第一端接nmos晶体管m20的漏端，电阻r4的第二端接nmos晶体管m21的漏端，电阻r5的第一端接nmos晶体管m2的漏端，电阻r5的第二端接s端。
47.进一步的，这里起到一个选通开关导通的作用，通过选择不同的nmos管，开启不同的电阻通路，改变了电阻的比值关系，进而改变带隙基准的输出电压。
48.本发明可通过数字信号修调输出电压的带隙基准，能够在输出高电源电压抑制比电压的同时，通过数字信号修调输出电压，减少集成电路的设计周期。尤其是在超高电源电压抑制比的带隙基准电路条件下，且可通过数字信号修调输出电压。
49.请参照图2，基准电压可调的带隙基准电压源的随温度从-40
°
升到125
°
，电压先上升后下降，呈现出拱形的形式，这样的温度曲线是带隙基准源想要的模式，而且可以看到，在最高点和最低点的差值为0.0004，可以很好的稳定电压。
50.请参照图3，利用nmos管作为开关，改变电阻的比例值，进而改变输出电压，在这里随着不同的t2，t1，t0的数值，进而输出不同的电压，最后，输出的电压为表1所示：
51.表1
52.trimvref(tt 27)0001.2460011.4060101.1850111.3081001.2241011.3711101.1681111.281
53.通过表1的输出电压可知：
54.表中不同的trim值带来的不同电压是这样来的，最后的输出电压有这样的关系，既有这里我们通过改变r0的阻值可以带来不同的比例关系，进而输出不同的电压，这里的r0是通过开启和关断第三电路的nmos晶体管m19、nmos晶体管m20、nmos晶体管m21来实现改变阻值的，电压的大小每一个都是经过调试的，这里的电压在trim值为000时最好，为1.246，之后可根据系统要求的供电电压来改变trim，得到系统需要的电压，这就是本发明的核心，就是说，不再根据系统要求的电压去重新搭配带隙基准，而是通过改变trim值就可以得到想要的电压，这大大缩短了设计的时间。
55.本发明电流源结构的带隙基准电压源，引入了n管作为开关管，与电阻相配合，共同组成了一套完备的基准电压可调的带隙基准电压源。系统在上电后开启左侧由nmos管起主要作用的启动电路，启动电路开启后给共源共栅电流镜提供一个电压vbp1，经过互相镜像使两路电流强制相等，进而取面积相等，个数不同的pnp晶体管来产生正温度系数电压δvbe,本次设计采取晶体管个数比值为1:8产生了正温度系数电压，经过mp17pmos管镜像后，在电阻上产生了一个正温度系数电压，又通过pnp晶体管q2产生了一个负温度系数电压，这
样经过计算分析，带隙基准电压源就被设计出来了，在电路中，使用了3对n管和电阻进行并行连接，该连接网路连接至带隙基准调节电压点s处，经过数字信号的开启关断作用，可改变共源共栅网络的总电阻，进而实现电压调节作用。本发明可以因未使用放大器来作为电压耦合的器件，而使用了共源共栅电流镜作为调节点。这样做的好处是，在较高的频率下也无需顾及环路稳定性，提升了电路的抗干扰的能力。与此同时，引入的trim信号可调节出个稳定的输出电压，使得该基准电压源的实用性更强，更加有利于大规模的电路设计。同时解决了现有的带隙基准电压源虚通过放大器作为电压耦合的器件，进行电机调节，进而需要顾及环路的稳定性，导致电路的抗干扰能力弱，是的电路的设计周期较长的问题。
56.本领域的技术人员容易理解的是，在不冲突的前提下，上述各有利方式可以自由地组合、叠加。

技术特征：
1.一种基准电压可调的带隙基准电压源，其特征在于，包括第一部分电路、第二部分电路以及第三部分电路；第一部分电路与第二部分电路之间相连接，第二部分电路端与第三部分电路之间相连接，且第一部分电路与第二部分电路呈镜像对称结构；第一部分电路包括：第一开关级电路、第二开关级电路、第三开关级电路、第四开关级电路、镜像开关级电路和串联的nmos管电路；第一开关级电路的漏端与镜像开关级电路的漏端相连，串联的nmos管电路与第二开关级电路的漏端相连，第三开关级电路的漏端与串联的nmos管电路的另一端相连，第四开关级电路的栅段与第三开关级电路的漏端相连。2.根据权利要求1所述的基准电压可调的带隙基准电压源，其特征在于，第一开关级电路包括pmos晶体管m6和pmos晶体管m7；pmos晶体管m6的源极接vdd，pmos晶体管m6的栅极接启动电压ene，pmos晶体管m6的漏极接vbp1，pmos晶体管m7的源极接vdd，pmos晶体管m7的栅极接vbp1，pmos晶体管m7的漏极接vbn。3.根据权利要求1所述的基准电压可调的带隙基准电压源，其特征在于，第二开关级电路包括pmos晶体管m0，pmos晶体管m0的源极接vdd，pmos晶体管m0的栅极接启动电压的逻辑反enb，pmos晶体管m0的漏极接电阻串的第一端。4.根据权利要求1所述的基准电压可调的带隙基准电压源，其特征在于，第三开关级电路包括nmos晶体管m10，nmos晶体管m10的源极接vss，nmos晶体管m10的栅极接vbn，nmos晶体管m10的漏极接电阻串的第二端。5.根据权利要求1所述的基准电压可调的带隙基准电压源，其特征在于，第四开关级电路包括nmos晶体管m8和nmos晶体管m9，nmos晶体管m8的源极接nmos晶体管m9的漏端，nmos晶体管m8的栅极接电阻串的第二端，nmos晶体管m8的漏极接vbp1；nmos晶体管m9的源极接vss，nmos晶体管m9的栅极接电阻串的第二端，nmos晶体管m9的漏极接启动电压ene晶体管m8的源端。6.根据权利要求1所述的基准电压可调的带隙基准电压源，其特征在于，第二部分电路包括：共源共栅电流镜电路、pnp晶体管镜像网络和vref输出电流镜通路；共源共栅电流镜电路的s端并联连接第三部分电路的漏端与pnp晶体管镜像网络相连接，vref输出电流镜通路与共源共栅电流镜电路相连接。7.根据权利要求6所述的基准电压可调的带隙基准电压源，其特征在于，共源共栅电流镜电路包括：pmos晶体管m13、pmos晶体管m14、pmos晶体管m7、nmos晶体管m16、nmos晶体管m15、电阻r0、电阻r2、pnp晶体管q0、pnp晶体管q1和pnp晶体管q2；pmos晶体管m13的源极接vdd，pmos晶体管m13的栅极接vbp1，pmos晶体管m13的漏极接vbp1，pmos晶体管m14的源极接vdd，pmos晶体管m14的栅极接vbp1，pmos晶体管m14的漏极接vbp1，pmos晶体管m17的源极接vdd，pmos晶体管m17的栅极接vbp1，pmos晶体管m17的漏极接电阻r2的第一端，nmos晶体管m15的漏极接pmos晶体管m14的漏端，nmos晶体管m15的栅极接pmos晶体管m14的漏端，nmos晶体管m15的源极接pnp晶体管q1的发射极，nmos晶体管m16的漏极接vbp1，nmos晶体管m16的栅极接pmos晶体管m14的漏端，nmos晶体管m16的源极接电阻r0的第一端，电阻r0的第一端接，nmos晶体管m16的源端，电阻r0的第二端接s端，电阻r2的
第一端接pmos晶体管m17的漏端，电阻r2的第二端接pnp晶体管q2的发射极，pnp晶体管q0的集电极接地，pnp晶体管q0的基极接地，pnp晶体管q0的发射极接nmos晶体管m15的源端，pnp晶体管q1的集电极接地，pnp晶体管q1的基极接地，pnp晶体管q1的发射极接e端，pnp晶体管q2的集电极接地，pnp晶体管q2的基极接地，pnp晶体管q2的发射极接电阻r2的第二端。8.根据权利要求1所述的基准电压可调的带隙基准电压源，其特征在于，第三部分电路包括：电阻、nmos网络和数字选通网络，数字选通网络连接nmos的栅端，电阻和nmos网络连接共源共栅电流镜电路的源端。9.根据权利要求8所述的基准电压可调的带隙基准电压源，其特征在于，第三部分电路包括：nmos晶体管m19、nmos晶体管m20、nmos晶体管m21、电阻r3、电阻r4和电阻r5；nmos晶体管m19的漏极接e端，nmos晶体管m19的栅极接trim2，nmos晶体管m19的源极接nmos晶体管m20的漏端，nmos晶体管m20的漏极nmos晶体管m19的源端，nmos晶体管m20的栅极接trim1，nmos晶体管m20的源极接nmos晶体管m21的漏端，nmos晶体管m21的漏极接nmos晶体管m20的源端，nmos晶体管m21的栅极接trim0，nmos晶体管m21的源极接s端，电阻r3的第一端接e端，电阻r3的第二端接nmos晶体管m20的漏端，电阻r4的第一端接nmos晶体管m20的漏端，电阻r4的第二端接nmos晶体管m21的漏端，电阻r5的第一端接nmos晶体管m2的漏端，电阻r5的第二端接s端。

技术总结
本发明提供了一种基准电压可调的带隙基准电压源，包括第一部分电路、第二部分电路以及第三部分电路；第一部分电路与第二部分电路之间相连接，第二部分电路端与第三部分电路之间相连接，且第一部分电路与第二部分电路呈镜像对称结构，第一部分电路包括：第一开关级电路、第二开关级电路、第三开关级电路、第四开关级电路、镜像开关级电路和串联的NMOS管电路；第一开关级电路的漏端与镜像开关级电路的漏端相连，能够解决现有的带隙基准电压源虚通过放大器作为电压耦合的器件，进行电机调节，进而需要顾及环路的稳定性，导致电路的抗干扰能力弱，是的电路的设计周期较长的问题。是的电路的设计周期较长的问题。是的电路的设计周期较长的问题。


技术研发人员：董志鹏 任建 何炳辉 刘松睿 袁申 辛晓宁 刘斌 姜龙
受保护的技术使用者：沈阳工业大学
技术研发日：2023.02.20
技术公布日：2023/8/9