一种三维堆叠封装芯片的可配置并行测试电路及方法

1.本发明涉及集成电路测试技术，更具体涉及一种三维堆叠封装芯片的可配置并行测试电路及方法。


背景技术：

2.芯片先进封装技术的进步，促进了三维堆叠芯片这一新一代封装的诞生。不同于传统的单个裸芯的封装方式，三维堆叠封装(3d-stacked)的芯片，内含多个小芯粒(chiplet)，每个小芯粒是一个独立的单元，各小芯粒之间通过硅过孔(through silicon vias，tsv)连接的方式，组装成一个整体。
3.三维堆叠封装的突出优势是：(1)将大面积的裸芯拆分成多个小芯粒，各小芯粒面积更小，故组装所得芯片的良率更高，单片成本更低。(2)各小芯粒可采用不同制程制造，更灵活；比如，对高速数字信号处理的小芯粒使用先进制程，对速度要求不高的模块使用较落后的制程，在不影响芯片整体性能的前提下降低成本和制造难度。
4.目前，针对三维堆叠芯片的测试，ieee已提出p1838标准协议。该协议下，测试电路包含三大组件，主从控制器(p-tap和s-tap)，边界扫描寄存器(dwr)，并行测试接口(fpp)。其中，tap沿袭和兼容早前的ieee-1149.1协议，只在此基础上新引入三维测试配置寄存器；dwr可复用早前的ieee-1149.1、ieee-1500和ieee-1686协议中提出的电路结构；这两大组件是协议强制要求的。并行测试接口(fpp)是1838协议全新提出的，为高吞吐率的并行测试数据传输，定义了一个可灵活配置的设计模板。
5.1838协议中，尽管并行测试接口(fpp)的并行数据通道的个数是可调节的，但这只是在版图设计阶段可调整；一旦版图定型，并行通道个数就固定下来，测试过程中不能再变动。鉴于不同封装厂的工艺和要求不同，扫描链条数不能灵活配置有时会给测试方案的优化带来不便。另外，并行测试接口(fpp)需要额外的专用寄存器和数据通道(data lane)，增加了芯片制造成本。中国专利授权公告号cn215867001u，公开了一种边界扫描电路，包括：测试访问端口控制器，为边界扫描链提供待测数据，并接收边界扫描链输出的测试结果；用户自定义寄存器，为多个复用器提供选择控制信号；能够支持多种封装测试场景，提高测试覆盖率，降低测试成本。但是其扫描链条数不能灵活配置，需要额外的寄存器，制造成本高。


技术实现要素：

6.本发明所要解决的技术问题在于现有技术三维堆叠芯片的测试方案无法根据不同测试厂家的测试机资源去灵活配置扫描链数量，从而不利于实际应用，且增加了测试成本。
7.本发明通过以下技术手段实现解决上述技术问题的：一种三维堆叠封装芯片的可配置并行测试电路，包括可配置边界扫描单元对，所述三维堆叠封装芯片具有多层小芯粒，所述可配置边界扫描单元对包括能够与小芯粒io端口连接的第一可配置边界扫描单元以及能够与小芯粒io端口连接的第二可配置边界扫描单元，小芯粒io端口包括小芯粒输入端
口和小芯粒输出端口，可配置边界扫描单元对中的两个可配置边界扫描单元通过不同控制信号配置成不同模式，每层小芯粒上设置多个可配置边界扫描单元对，每层小芯粒上的多个可配置边界扫描单元对按照不同模式进行串接，相邻层小芯粒上的可配置边界扫描单元对通过小芯粒io端口直接级联。
8.有益效果：本发明每层小芯粒上的多个可配置边界扫描单元对按照不同模式进行串接，相邻层小芯粒上的可配置边界扫描单元对级联，通过设置可配置边界扫描单元对的模式，形成不同的电路导通情况，不同电路导通情况下扫描链条数不同，通过切换每个可配置边界扫描单元对的模式能够实现扫描链条数的灵活配置，从而可根据不同测试厂家的测试机资源去灵活配置扫描链数量，而且结构简单，测试过程中不需要额外的器件，基于三维堆叠封装技术实现轻量化，制造成本低。
9.进一步地，所述第一可配置边界扫描单元包括第一dwr寄存器、ur寄存器、第一扫描路径选通模块以及第一扫描链片段，所述第一扫描路径选通模块包括第一受控缓冲门至第四受控缓冲门、第一选择器以及第二选择器，第一扫描链片段包括第一边界扫描链片段、第一内部扫描链片段、第一非门、第五受控缓冲门至第七受控缓冲门，第一dwr寄存器的clk端接收control clock信号，ur寄存器的clk端接收updatedwr信号，第一dwr寄存器的d端与第一选择器的输出端连接，第一dwr寄存器的q端分别与ur寄存器的d端、第五受控缓冲门以及第六受控缓冲门的输入端连接；第一选择器的第一端作为第一可配置边界扫描单元的输入端cti且与第二可配置边界扫描单元的cvo2端口连接；
10.第一选择器的第二端接收pad信号并且与第二选择器的第一端连接，第二选择器的第二端与ur寄存器的q端连接，第二选择器的输出端cfo端口与小芯粒输入端口连接；第一非门的输入端、第五受控缓冲门以及第七受控缓冲门的受控端均接收enisc信号，第一非门的输出端与第六受控缓冲门的受控端连接，第六受控缓冲门的输出端与第七受控缓冲门的输出端以及第一边界扫描链片段的输入端连接，第五受控缓冲门的输出端通过第一内部扫描链片段与第七受控缓冲门的输入端连接，第一边界扫描链片段的输出端与第一受控缓冲门至第三受控缓冲门的输入端连接，第一受控缓冲门的输出端cvo与第二可配置边界扫描单元的cvi2端口连接，第二受控缓冲门的输出端作为第一可配置边界扫描单元的输出端cto，第四受控缓冲门的输入端与第三受控缓冲门的输出端连接并且接收pad信号，第四受控缓冲门的输出端与第一选择器的第一端连接，第一受控缓冲门至第四受控缓冲门分别接收enp信号、ens信号、eno信号、eni信号，第一选择器和第二选择器的控制端分别接收capturedwr信号、entest信号。
11.进一步地，所述第二可配置边界扫描单元包括第二dwr寄存器、第二扫描路径选通模块以及第二扫描链片段，所述第二扫描路径选通模块包括第八受控缓冲门至第十一受控缓冲门、第三选择器以及第五选择器，第二扫描链片段包括第二边界扫描链片段、第二内部扫描链片段、第二非门、第十二受控缓冲门至第十四受控缓冲门，第二dwr寄存器的clk端接收control clock2信号，第二dwr寄存器的d端与第三选择器的输出端连接，第一dwr寄存器的q端分别与第四选择器的第二端、第十二受控缓冲门以及第十三受控缓冲门的输入端连接；第三选择器的第二端与第五选择器的第一端连接并且与小芯粒输出端口连接；第三选择器的第一端作为第二可配置边界扫描单元的输入端cti2；
12.第二非门的输入端、第十二受控缓冲门以及第十三受控缓冲门的受控端均接收
enisc信号，第二非门的输出端与第十三受控缓冲门的受控端连接，第十三受控缓冲门的输出端与第十四受控缓冲门的输出端以及第二边界扫描链片段的输入端连接，第十二受控缓冲门的输出端通过第二内部扫描链片段与第十四受控缓冲门的输入端连接，第二边界扫描链片段的输出端与第八受控缓冲门至第十受控缓冲门的输入端连接，第八受控缓冲门的输出端cvo2与第一可配置边界扫描单元的cvi端口连接，第九受控缓冲门的输出端作为第二可配置边界扫描单元的输出端cto2，第十受控缓冲门的输出端与第四选择器的第一端连接，第四选择器的输出端与第五选择器的第二端连接，第五选择器的输出端与第十一受控缓冲门的输入端连接并接收pad2信号，第十一受控缓冲门的输出端与第三选择器的第一端连接；第八受控缓冲门至第十一受控缓冲门分别接收enp2信号、ens2信号、eno2信号、eni2信号，第三选择器和第四选择器的控制端分别接收capturedwr信号、capturedwr信号和extest信号的与信号，第五选择器的控制端接收entest信号。
13.更进一步地，所述第一可配置边界扫描单元与第二可配置边界扫描单元通过不同控制信号配置成不同模式包括：
14.将eni信号、eno信号、ens信号、enp信号、eni2信号、eno2信号、ens2信号、enp2信号分别配置0或1的二进制信号，组成7种配置模式m1至m7，其中，m1为01001001，m2为10100100，m3为10010100，m4为00100010，m5为01000001，m6为10100010，m7为00010010。
15.更进一步地，所述三维堆叠封装芯片具有3层小芯粒，每层小芯粒上设置12个可配置边界扫描单元对，每层小芯粒上的12个可配置边界扫描单元对物理上通过输入端口和输出端口彼此串接，通过设置可配置边界扫描单元对的模式，形成不同的电路导通情况，不同电路导通情况下扫描链条数不同，从而通过切换每个可配置边界扫描单元对的模式实现扫描链条数的配置。
16.更进一步地，所述扫描链条数的配置方案为：
17.所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对从中间分为两等分，两等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式分别为m1,m2,m4,m4,m4,m7，中间层的小芯粒的可配置边界扫描单元的模式分别为m1,m2,m4,m4,m4,m7；顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m4,m4,m4,m7。
18.更进一步地，所述扫描链条数的配置方案为：
19.所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对分为三等分，三等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式为m1,m2,m4,m7，顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m4,m7，中间层的小芯粒的可配置边界扫描单元的模式为m1,m3,x,x，x代表任意值。
20.更进一步地，所述扫描链条数的配置方案为：
21.所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对从分为四等分，四等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式为m1,m2,m7，中间层的小芯粒的可配置边界扫描单元的模式为m1,m2,m7，顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m7。
22.本发明还提供一种三维堆叠封装芯片的可配置并行测试电路的测试方法，所述测
试电路的并行输入和输出端口分别与用于实现ieee-1149.1协议的tap模块的输入和输出端口连接；上位机控制测试向量按可配置边界扫描单元对配置的模式下扫描链的顺序重排序和分段，各段同时送入测试电路对应的并行扫描链的入口，测试向量的响应，将在下一条测试向量移入测试电路对应的并行扫描链时，从并行扫描链的各出口获取到；当配置边界单元对配置的模式下扫描链为单条扫描链时，上位机控制向该单条扫描链串行地灌入测试向量，该测试向量的响应，将在下一条测试向量移入扫描链时，从扫描链的出口获取到。
23.本发明的优点在于：
24.(1)本发明每层小芯粒上的多个可配置边界扫描单元对按照不同模式进行串接，相邻层小芯粒上的可配置边界扫描单元对的级联，通过设置可配置边界扫描单元对的模式，形成不同的电路导通情况，不同电路导通情况下扫描链条数不同，通过切换每个可配置边界扫描单元对的模式能够实现扫描链条数的灵活配置，从而可根据不同测试厂家的测试机资源去灵活配置扫描链数量，而且结构简单，测试过程中不需要额外的器件，基于三维堆叠封装技术实现轻量化，制造成本低。
25.(2)本发明通过设置可配置边界扫描单元对，相邻小芯粒间的端口连接、以及指定的小芯粒内部待测模块均能独立地测试，实现模块化测试。
26.(3)本发明无需将所有相邻的可配置边界扫描单元对中扫描链片段两两连接，各待测单元根据测试需求可就近挂载到可配置边界扫描单元对中的可配置边界扫描单元，便于版图的设计以及布线。
27.(4)本发明如果内部扫描寄存器是均匀分配到各可配置边界扫描单元上的，即各内部扫描链片段长度接近，则所有情形下，各条扫描链的长度都近似相同，因此本方案的扫描链均衡且该均衡是硬件层面确保的，无需软件层面的优化算法，易于实现。
28.(5)本发明的测试电路兼容ieee-1149.1和ieee-1838协议，可沿用现有的测试机设备，兼容性强，便于大批量投入使用。
附图说明
29.图1为本发明实施例所公开的一种三维堆叠封装芯片的可配置并行测试电路中第一可配置边界扫描单元的原理图和第二可配置边界扫描单元的原理图，图1(a)是第一可配置边界扫描单元的原理图，图1(b)是第二可配置边界扫描单元的原理图；
30.图2为本发明实施例所公开的一种三维堆叠封装芯片的可配置并行测试电路中可配置边界扫描单元对的连接示意图；
31.图3为本发明实施例所公开的一种三维堆叠封装芯片的可配置并行测试电路的7种模式的扫描路径配置；
32.图4为本发明实施例所公开的一种三维堆叠封装芯片的可配置并行测试电路中扫描链配置方案示意图，其中，图4(a)、图4(b)、图4(c)分别是三种不同配置方案；
33.图5为本发明实施例所公开的一种三维堆叠封装芯片的可配置并行测试电路的测试接线示意图。
具体实施方式
34.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，
对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
35.实施例1
36.如图1所示，一种三维堆叠封装芯片的可配置并行测试电路，所述三维堆叠封装芯片具有多层小芯粒，测试电路包括可配置边界扫描单元对，所述可配置边界扫描单元对包括能够与小芯粒io端口连接的第一可配置边界扫描单元100(如图1(a)所示)以及能够与小芯粒io端口连接的第二可配置边界扫描单元200(如图1(b)所示)。小芯粒io端口包括小芯粒输入端口和小芯粒输出端口。第一可配置边界扫描单元100和第二可配置边界扫描单元200，都能接小芯粒的功能输入管脚，或接功能输出管脚。比如，第一种方式是，第一可配置边界扫描单元100连接小芯粒输入端口，另外还有一个第一可配置边界扫描单元100连接小芯粒输出端口，这样组成可配置边界扫描单元对；第二种方式是第一可配置边界扫描单元100连接小芯粒输入端口，第二可配置边界扫描单元200连接小芯粒输出端口，这样组成可配置边界扫描单元对；第三种方式是第二可配置边界扫描单元200连接小芯粒输入端口，第一可配置边界扫描单元100连接小芯粒输出端口，这样组成可配置边界扫描单元对；第四种方式是，第二可配置边界扫描单元200连接小芯粒输入端口，第二可配置边界扫描单元200连接小芯粒输出端口，这样组成可配置边界扫描单元对；若组成可配置边界扫描单元对的两个可配置边界扫描单元，所连的芯粒端口下面的是输入端，上面的是输出端，则图2展示的是上述的第二种方式。以下详细介绍第二种方式配置的可配置边界扫描单元对的具体结构，第一种方式以及第三种方式、第四种方式同理，仅仅是组合方式不同，具体的通过不同控制信号配置成不同模式的方法、扫描路径配置方式以及扫描链配置方案均与第一种方式相同，在此不做赘述。
37.如图1(a)所示，所述第一可配置边界扫描单元100包括第一dwr寄存器1、ur寄存器2、第一扫描路径选通模块以及第一扫描链片段，所述第一扫描路径选通模块包括第一受控缓冲门3至第四受控缓冲门6、第一选择器7以及第二选择器8，第一扫描链片段包括第一边界扫描链片段、第一内部扫描链片段9、第一非门10、第五受控缓冲门11至第七受控缓冲门13，第一边界扫描链片段(图中的bsr)，由若干个未配对成的可配置边界扫描单元对的边界扫描寄存器串接而成，边界扫描寄存器指的是图中的dwr寄存器和ur寄存器2。第一内部扫描链片段9具体形式可以是一组内部扫描寄存器的串连、ip核自带的测试单元，或其他带有tdi-tdo接口的可测试模块。第一内部扫描链片段9是否挂载到整条扫描链上，由图中enisc信号控制。
38.第一dwr寄存器1的clk端接收control clock信号，ur寄存器2的clk端接收updatedwr信号，第一dwr寄存器1的d端与第一选择器7的输出端连接，第一dwr寄存器1的q端分别与ur寄存器2的d端、第五受控缓冲门11以及第六受控缓冲门12的输入端连接；第一选择器7的第一端作为第一可配置边界扫描单元100的输入端cti且与第二可配置边界扫描单元200的cvo2端口连接；第一选择器7的第二端接收pad信号并且与第二选择器8的第一端连接，第二选择器8的第二端与ur寄存器2的q端连接，第二选择器8的输出端cfo端口与小芯粒输入端口连接；第一非门10的输入端、第五受控缓冲门11以及第七受控缓冲门13的受控端均接收enisc信号，第一非门10的输出端与第六受控缓冲门12的受控端连接，第六受控缓
o。cbc-pair内共有8个控制信号，其中顶部cbc的4个控制信号加后缀2以示区分。基于cbc-pair，可实现扫描路径的高效配置。为简化配置，将8个控制信号的组合归纳出7种模式，记作m1～m7(二进制码000～111)。这样每个cbc-pair只需3比特的配置寄存器。具体的，所述第一可配置边界扫描单元100与第二可配置边界扫描单元200通过不同控制信号配置成不同模式包括：将eni信号、eno信号、ens信号、enp信号、eni2信号、eno2信号、ens2信号、enp2信号分别配置0或1的二进制信号，组成7种配置模式m1至m7，其中，m1为01001001，m2为10100100，m3为10010100，m4为00100010，m5为01000001，m6为10100010，m7为00010010。各模式下8个控制信号的值，见表1。相应地，各模式对应的扫描路径配置，见图3。
42.表1cbc-pair的7种模式的控制信号
[0043] m1m2m3m4m5m6m7eni0110010eno1000100ens0101010enp0010001eni21000000eno20110000ens20001011enp21000100
[0044]
扫描链条数、及各小芯粒是否被旁路掉，都能用这些模式配置出来。具体如图4所示，所述三维堆叠封装芯片具有3层小芯粒，每层小芯粒上设置12个可配置边界扫描单元对，每层小芯粒上的12个可配置边界扫描单元对物理上通过输入端口和输出端口彼此串接，通过设置可配置边界扫描单元对的模式，形成不同的电路导通情况，不同电路导通情况下扫描链条数不同，从而通过切换每个可配置边界扫描单元对的模式实现扫描链条数的配置。
[0045]
需要说明的是，以上三维堆叠封装芯片具有3层小芯粒，每层小芯粒上设置12个可配置边界扫描单元对，只是为了便于理解进行举例说明，实际应用中，本发明可配置任意层数的小芯粒；每层芯粒上有的可配置边界扫描单元对的数量，可在该层小芯粒上的io管脚数足够的前提下，根据测试需要自行设计，并不做特别的限定。
[0046]
实施例2
[0047]
基于实施例1，本发明还提供扫描链配置方案，如图4(a)、图4(b)以及图4(c)分别给出了一种配置方案，图4(a)和图4(c)中，所有小芯粒都要测试；而图4(b)中，中间的小芯粒被旁路。图中的空心圆点指代各cbc内挂载的内部扫描链片段和边界扫描链片段。以下详细介绍以下三种配置方案。
[0048]
如图4(a)所示，所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对从中间分为两等分，两等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式分别为m1,m2,m4,m4,m4,m7，中间层的小芯粒的可配置边界扫描单元的模式分别为m1,m2,m4,m4,m4,m7；顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m4,m4,m4,m7。两路并行测试向量分别从tdia和tdib串行输入，两路测试向量的响应从tdoa和tdob串行输出。
[0049]
如图4(b)所示，所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对分为三等分，三等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式为m1,m2,m4,m7，顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m4,m7，中间层的小芯粒的可配置边界扫描单元的模式为m1,m3,x,x，x代表任意值。三路并行测试向量分别从tdia、tdib和tdic串行输入，三路测试向量的响应从tdoa、tdob和tdoc串行输出。
[0050]
如图4(c)所示，所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对从分为四等分，四等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式为m1,m2,m7，中间层的小芯粒的可配置边界扫描单元的模式为m1,m2,m7，顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m7。四路并行测试向量分别从tdia、tdib、tdic和tdid串行输入，四路测试向量的响应从tdoa、tdob、tdoc和tdod串行输出。
[0051]
由图4给出的3个例子可知，若内部扫描寄存器是均匀分配到各配置边界单元(简称cbc)上的，即各内部扫描链片段长度接近；则所有情形下，各条扫描链的长度都近似相同。因此本方案的扫描链均衡且该均衡是硬件层面确保的，无需软件层面的优化算法。
[0052]
需要说明的是，以上只是为了清楚的展示本发明的技术方案给出了几个具体的扫描链配置方案实例，实际应用中并不限于上述几种配置方式。
[0053]
通过以上技术方案，本发明每层小芯粒上的多个可配置边界扫描单元对按照不同模式进行串接，相邻层小芯粒上的可配置边界扫描单元对级联，通过设置可配置边界扫描单元对的模式，形成不同的电路导通情况，不同电路导通情况下扫描链条数不同，从而通过切换每个可配置边界扫描单元对的模式能够实现扫描链条数的灵活配置，而且结构简单，测试过程中不需要额外的器件，基于三维堆叠封装技术实现轻量化，制造成本低。
[0054]
实施例3
[0055]
基于实施例1，如图5所示，本发明实施例3还提供一种三维堆叠封装芯片的可配置并行测试电路的测试方法，所述测试电路的并行输入和输出端口分别与用于实现ieee-1149.1协议的tap模块的输入和输出端口连接；为支持可动态配置的并行测试，tap模块内新增两条指令confcbc和startcpt，及一个存储cbc配置比特的数据寄存器。本发明的测试架构下，扫描链有两种，传统的jtag链用于控制tap模块的指令和数据寄存器，本发明提出的测试电路形成的并行扫描链用于高带宽地移入测试向量并移出测试向量的响应。当图4的配置边界单元对(cbc-pair)配置信息为m4,m4,m4,m4,m4,m4,m4,m4,m4,m4,m4,m7时，将配置成传统的单条边界扫描链。如图5，在首个cbc-pair与tap模块连接的位置，有两个受控缓冲门。这些门只在cbc-pair配置成上述单条边界扫描链时导通，让边界扫描链与tap模块连接上；其他情形下关闭，以隔离jtag链和并行扫描链。单条边界扫描链是为芯片的用户调试而设计，由于此时芯片已焊在pcb板上，测试时复用做并行测试的芯片管脚已用做功能管脚，仅有jtag接口可用。
[0056]
三维堆叠芯片中，最上层小芯粒之上不再连接小芯粒，故其顶部cbc内的边界扫描寄存器(图1的dwr)去除，只保留余下的逻辑门电路。为有更多种长度均衡的扫描链配置方案可选，cbc-pair的总数最优选的是12或20的倍数，最好不设置成质数。
[0057]
本发明支持ieee-1149.1协议指定的extest和可选的intest测试模式；此外还具
有并行测试模式和用户调试模式。
[0058]
并行测试模式下上位机控制测试向量按可配置边界扫描单元对配置的模式下扫描链的顺序重排序和分段，各段数据流通过测试机同时送入测试电路对应的并行扫描链的入口，测试向量的响应，将在下一条测试向量移入测试电路对应的并行扫描链时，从并行扫描链的各出口获取到；具体的：
[0059]
(1)向tap模块的指令寄存器写入confcbc指令，将cbc配置寄存器挂载到jtag链上。
[0060]
(2)通过jtag链，将各小芯粒的所有cbc配置信息都逐比特串行地送入到cbc配置寄存器上。当tap-fsm处于updatedr状态，这些配置信息生效。
[0061]
(3)向tap模块的指令寄存器写入startcpt指令，将旁路寄存器挂载到jtag链上，让步骤(1)挂载的cbc配置寄存器从jtag链上卸载，以保护写入的数据。此步骤下，标志比特encpt置位；tap-fsm的控制时钟与encpt相与后，再送往cbc-pair，让这些并行扫描链在测试开始前不启动。
[0062]
(4)测试机一侧，事先将测试向量按cbc-pair配置出的扫描链的顺序重排序和分段；各段同时送入对应的并行扫描链的入口；这一测试向量的响应，将在下一条测试向量移入并行扫描链时，从并行扫描链的各出口获取到。
[0063]
(5)清除tap模块的指令寄存器内的encpt指令，退出并行测试模式。
[0064]
用户调试模式适用于单条扫描链，当配置边界单元对配置的模式下扫描链为单条扫描链时，上位机控制向该单条扫描链串行地灌入测试向量，该测试向量的响应，将在下一条测试向量移入扫描链时，从扫描链的出口获取到。具体的：
[0065]
步骤(1)和(2)与并行测试模式的类似，区别是写入cbc配置寄存器的配置信息不同。当cbc-pair配置为传统的单条扫描链时，标志比特enbs置位；tap-fsm的控制时钟与enbs相与后，再送往cbc-pair。
[0066]
(3)向tap模块的指令寄存器写入1149.1协议指定的extest或intest指令，将上述单条扫描链挂载到jtag链上。
[0067]
(4)由jtag接口的tdi管脚，向该单条扫描链串行地灌入测试向量；该测试向量的响应，将在下一条测试向量移入扫描链时，从扫描链的出口(jtag接口的tdo管脚)获取到。
[0068]
(5)清除tap模块的指令寄存器内的extest或intest指令，退出用户调试模式。
[0069]
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

技术特征：
1.一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，包括可配置边界扫描单元对，所述三维堆叠封装芯片具有多层小芯粒，所述可配置边界扫描单元对包括能够与小芯粒io端口连接的第一可配置边界扫描单元以及能够与小芯粒io端口连接的第二可配置边界扫描单元，小芯粒io端口包括小芯粒输入端口和小芯粒输出端口，可配置边界扫描单元对中两个可配置边界扫描单元通过不同控制信号配置成不同模式，每层小芯粒上设置多个可配置边界扫描单元对，每层小芯粒上的多个可配置边界扫描单元对按照不同模式进行串接，相邻层小芯粒上的可配置边界扫描单元对通过小芯粒的io端口直接级联。2.根据权利要求1所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，所述第一可配置边界扫描单元包括第一dwr寄存器、ur寄存器、第一扫描路径选通模块以及第一扫描链片段，所述第一dwr寄存器与ur寄存器连接并且连接线路上连接第一扫描链片段的一端，第一扫描链片段的另一端通过第一扫描路径选通模块与第一dwr寄存器连接。3.根据权利要求2所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，所述第一扫描路径选通模块包括第一受控缓冲门至第四受控缓冲门、第一选择器以及第二选择器，第一扫描链片段包括第一边界扫描链片段、第一内部扫描链片段、第一非门、第五受控缓冲门至第七受控缓冲门，第一dwr寄存器的clk端接收control clock信号，ur寄存器的clk端接收updatedwr信号，第一dwr寄存器的d端与第一选择器的输出端连接，第一dwr寄存器的q端分别与ur寄存器的d端、第五受控缓冲门以及第六受控缓冲门的输入端连接；第一选择器的第一端作为第一可配置边界扫描单元的输入端cti且与第二可配置边界扫描单元的cvo2端口连接；第一选择器的第二端接收pad信号并且与第二选择器的第一端连接，第二选择器的第二端与ur寄存器的q端连接，第二选择器的输出端cfo端口与小芯粒输入端口连接；第一非门的输入端、第五受控缓冲门以及第七受控缓冲门的受控端均接收enisc信号，第一非门的输出端与第六受控缓冲门的受控端连接，第六受控缓冲门的输出端与第七受控缓冲门的输出端以及第一边界扫描链片段的输入端连接，第五受控缓冲门的输出端通过第一内部扫描链片段与第七受控缓冲门的输入端连接，第一边界扫描链片段的输出端与第一受控缓冲门至第三受控缓冲门的输入端连接，第一受控缓冲门的输出端cvo与第二可配置边界扫描单元的cvi2端口连接，第二受控缓冲门的输出端作为第一可配置边界扫描单元的输出端cto，第四受控缓冲门的输入端与第三受控缓冲门的输出端连接并且接收pad信号，第四受控缓冲门的输出端与第一选择器的第一端连接，第一受控缓冲门至第四受控缓冲门分别接收enp信号、ens信号、eno信号、eni信号，第一选择器和第二选择器的控制端分别接收capturedwr信号、entest信号。4.根据权利要求3所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，所述第二可配置边界扫描单元包括第二dwr寄存器、第二扫描路径选通模块以及第二扫描链片段，所述第二扫描路径选通模块包括第八受控缓冲门至第十一受控缓冲门、第三选择器以及第五选择器，第二扫描链片段包括第二边界扫描链片段、第二内部扫描链片段、第二非门、第十二受控缓冲门至第十四受控缓冲门，第二dwr寄存器的clk端接收control clock2信号，第二dwr寄存器的d端与第三选择器的输出端连接，第一dwr寄存器的q端分别与第四选择器的第二端、第十二受控缓冲门以及第十三受控缓冲门的输入端连接；第三选择器的第二端与第五选择器的第一端连接并且与小芯粒输出端口连接；第三选择器的第一
端作为第二可配置边界扫描单元的输入端cti2；第二非门的输入端、第十二受控缓冲门以及第十三受控缓冲门的受控端均接收enisc信号，第二非门的输出端与第十三受控缓冲门的受控端连接，第十三受控缓冲门的输出端与第十四受控缓冲门的输出端以及第二边界扫描链片段的输入端连接，第十二受控缓冲门的输出端通过第二内部扫描链片段与第十四受控缓冲门的输入端连接，第二边界扫描链片段的输出端与第八受控缓冲门至第十受控缓冲门的输入端连接，第八受控缓冲门的输出端cvo2与第一可配置边界扫描单元的cvi端口连接，第九受控缓冲门的输出端作为第二可配置边界扫描单元的输出端cto2，第十受控缓冲门的输出端与第四选择器的第一端连接，第四选择器的输出端与第五选择器的第二端连接，第五选择器的输出端与第十一受控缓冲门的输入端连接并接收pad2信号，第十一受控缓冲门的输出端与第三选择器的第一端连接；第八受控缓冲门至第十一受控缓冲门分别接收enp2信号、ens2信号、eno2信号、eni2信号，第三选择器和第四选择器的控制端分别接收capturedwr信号、capturedwr信号和extest信号的与信号，第五选择器的控制端接收entest信号。5.根据权利要求4所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，所述第一可配置边界扫描单元与第二可配置边界扫描单元通过不同控制信号配置成不同模式包括：将eni信号、eno信号、ens信号、enp信号、eni2信号、eno2信号、ens2信号、enp2信号分别配置0或1的二进制信号，组成7种配置模式m1至m7，其中，m1为01001001，m2为10100100，m3为10010100，m4为00100010，m5为01000001，m6为10100010，m7为00010010。6.根据权利要求5所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，所述三维堆叠封装芯片具有3层小芯粒，每层小芯粒上设置12个可配置边界扫描单元对，每层小芯粒上的12个可配置边界扫描单元对物理上通过输入端口和输出端口彼此串接，通过设置可配置边界扫描单元对的模式，形成不同的电路导通情况，不同电路导通情况下扫描链条数不同，从而通过切换每个可配置边界扫描单元对的模式实现扫描链条数的配置。7.根据权利要求6所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，所述扫描链条数的配置方案为：所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对从中间分为两等分，两等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式分别为m1,m2,m4,m4,m4,m7，中间层的小芯粒的可配置边界扫描单元的模式分别为m1,m2,m4,m4,m4,m7；顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m4,m4,m4,m7。8.根据权利要求6所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，所述扫描链条数的配置方案为：所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对分为三等分，三等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式为m1,m2,m4,m7，顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m4,m7，中间层的小芯粒的可配置边界扫描单元的模式为m1,m3,x,x，x代表任意值。9.根据权利要求6所述的一种三维堆叠封装芯片的可配置并行测试电路，其特征在于，
所述扫描链条数的配置方案为：所述三维堆叠封装芯片的3层小芯粒分为顶层、中间层和底层，每层的12个可配置边界扫描单元对从分为四等分，四等分的电路模式配置完全相同，其中一等分的配置是底层的小芯粒的可配置边界扫描单元的模式为m1,m2,m7，中间层的小芯粒的可配置边界扫描单元的模式为m1,m2,m7，顶层的小芯粒的可配置边界扫描单元的模式为m5,m6,m7。10.根据权利要求1-9任一项所述的一种三维堆叠封装芯片的可配置并行测试电路的方法，其特征在于，所述测试电路的并行输入和输出端口分别与用于实现ieee-1149.1协议的tap模块的输入和输出端口连接；上位机控制测试向量按可配置边界扫描单元对配置的模式下扫描链的顺序重排序和分段，各段同时送入测试电路对应的并行扫描链的入口，测试向量的响应，将在下一条测试向量移入测试电路对应的并行扫描链时，从并行扫描链的各出口获取到；当配置边界单元对配置的模式下扫描链为单条扫描链时，上位机控制向该单条扫描链串行地灌入测试向量，该测试向量的响应，将在下一条测试向量移入扫描链时，从扫描链的出口获取到。

技术总结
本发明公开了一种三维堆叠封装芯片的可配置并行测试电路及方法，所述测试电路包括可配置边界扫描单元对，所述三维堆叠封装芯片具有多层小芯粒，所述可配置边界扫描单元对包括用于与小芯粒输入端口连接的第一可配置边界扫描单元以及用于与小芯粒输出端口连接的第二可配置边界扫描单元，第一可配置边界扫描单元与第二可配置边界扫描单元通过不同控制信号配置成不同模式，每层小芯粒上设置多个可配置边界扫描单元对，每层小芯粒上的多个可配置边界扫描单元对按照不同模式进行串接，相邻层小芯粒上的可配置边界扫描单元对级联；本发明的优点在于：实现扫描链条数灵活配置，有利于实际应用，且制造成本低。且制造成本低。且制造成本低。


技术研发人员：张庆平 詹文法 潘盼 郑江云 蔡雪原 吴兆旺 梁琦
受保护的技术使用者：安庆师范大学
技术研发日：2023.03.30
技术公布日：2023/8/9