SRAM器件及其形成方法与流程

sram器件及其形成方法
技术领域
1.本发明实施例涉及半导体制造领域，尤其涉及一种sram器件及其形成方 法。


背景技术：

2.在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储 器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导 体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器 件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储 器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台 进行兼容，并且保持原有的存储器件的规格及对应的电学性能。
3.一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入 式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件， 存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储 器，例如静态随机随机存储器(sram，static random access memory)、动态随 机存储器(dram，dynamic random access memory)、可擦除可编程只读存储 器(eprom，erasable programmable read-only memory)、电可擦除可编程只读 存储器(eeprom，electrically erasable programmable read-only)和闪存(flash)。 由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器 及其形成方法受到越来越多的关注。


技术实现要素：

4.本发明实施例解决的问题是提供一种sram器件及其形成方法，使得 sram器件具有更广泛的应用。
5.为解决上述问题，本发明实施例提供一种sram器件，包括：衬底，包括 多个存储单元区，所述存储单元区包括相邻接且中心对称的第一子单元区和第 二子单元区，所述第一子单元区和第二子单元区均包括沿第一方向相邻的第一 区域和第二区域，所述第一区域为上拉晶体管区，所述第二区域为沿第二方向 相邻的下拉晶体管区和传输门晶体管区，所述第一方向垂直于所述第二方向； 多个鳍部，凸立于所述衬底上，所述多个鳍部沿所述第二方向延伸且沿第一方 向平行排布，靠近所述鳍部顶部一侧的部分高度的鳍部为有效鳍部，且位于第 二区域中的所述有效鳍部具有不同的材料；栅极结构，位于所述衬底上且沿所 述第一方向横跨所述多个有效鳍部，所述栅极结构包括覆盖所述有效鳍部的部 分顶部和部分侧壁的栅介质层、以及覆盖所述栅介质层的栅电极层。
6.相应的，本发明实施例还提供一种sram器件的形成方法，包括：提供衬 底，所述衬底上形成有用于形成鳍部的第一鳍部材料层，所述衬底包括多个存 储单元区，所述存储单元区包括相邻接且中心对称的第一子单元区和第二子单 元区，所述第一子单元区和第二子单元区均包括沿第一方向相邻的第一区域和 第二区域，所述第一区域为上拉晶体管区，所述第二区域包括沿第二方向相邻 的下拉晶体管区和传输门晶体管区；在所述第二区域
中，在部分位置处的第一 鳍部材料层内形成第一沟槽；在所述第一沟槽中形成第二鳍部材料层，所述第 二鳍部材料层与第一鳍部材料层的材料不同；图形化所述第一鳍部材料层和第 二鳍部材料层，形成凸立于所述衬底的多个鳍部，所述鳍部沿第二方向延伸且 沿第一方向平行排布，所述鳍部包括分别由所述第一鳍部材料层和第二鳍部材 料层形成的有效鳍部。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供的sram器件中，多个鳍部中，位于第二区域中的有效 鳍部具有不同的材料，第二区域为沿第二方向相邻的下拉晶体管区和传输门晶 体管区，下拉晶体管区和传输门晶体管区的性能对sram器件的性能影响较 大，从而能够根据不同的材料对电子迁移率的不同影响，灵活选用不同的材料 作为第二区域中的有效鳍部，调节第二区域中下拉晶体管区和传输门晶体管区 的饱和电流，从而能够灵活调节sram器件的α比值(上拉晶体管区和下拉晶 体管区的饱和电流的比值)、β比值(下拉晶体管区和传输门晶体管区的饱和电 流的比值)和γ比值(传输门晶体管区和上拉晶体管区的饱和电流的比值)，适 应于不同的应用场景，进而使得sram器件具有更广泛的应用。
9.本发明实施例提供的形成方法中，在第二区域中，在部分位置处的第一鳍 部材料层内形成第一沟槽，在所述第一沟槽中形成第二鳍部材料层，所述第二 鳍部材料层与第一鳍部材料层的材料不同，图形化所述第一鳍部材料层和第二 鳍部材料层，形成多个鳍部，包括分别由第一鳍部材料层和第二鳍部材料层形 成的有效鳍部，也就是说，位于第二区域中的有效鳍部具有不同的材料，第二 区域为沿第二方向相邻的下拉晶体管区和传输门晶体管区，下拉晶体管区和传 输门晶体管区的性能对sram器件的性能影响较大，从而本发明实施例能够根 据不同的材料对电子迁移率的不同影响，灵活选用第一鳍部材料层和第二鳍部 材料层的材料，相应在第二区域中形成材料不同的有效鳍部，有利于灵活调节 第二区域中下拉晶体管区和传输门晶体管区的饱和电流，从而能够灵活调节 sram器件的α比值、β比值和γ比值，适应于不同的应用场景，进而使得sram 器件具有更广泛的应用。
附图说明
10.图1至图2是一种sram器件的结构示意图；
11.图3至图4是本发明sram器件一实施例的结构示意图；
12.图5至图6是本发明sram器件又一实施例的结构示意图；
13.图7至图8是本发明sram器件另一实施例的结构示意图；
14.图9至图18是本发明sram器件的形成方法一实施例中各步骤对应的结 构示意图；
15.图19是本发明sram器件的形成方法又一实施例对应的结构示意图；
16.图20至图23是本发明sram器件的形成方法另一实施例中各步骤对应的 结构示意图。
具体实施方式
17.目前sram器件有待更广泛的应用。现结合一种sram器件分析其有待 更广泛的应用的原因。
18.图1至图2是一种sram器件的结构示意图。
19.其中，为了便于图示，图1仅示出鳍部和栅极结构，且图1为sram器件 中任一个存储单元的俯视图，图2为图1沿aa方向的剖视图。
20.结合参考图1和图2，sram器件包括：衬底10，包括多个存储单元区s，存储单元区s包括相邻接且中心对称的第一子单元区s1和第二子单元区s2， 第一子单元区s1和第二子单元区s2均包括沿第一方向(如图1中x方向所示) 相邻的第一区域q1和第二区域q2，第一区域q1为上拉晶体管区pu，第二区域 q2为沿第二方向(如图1中y方向所示)相邻的传输门晶体管区pg和下拉晶 体管区pd，第一方向垂直于第二方向；多个鳍部11，凸立于衬底10上，多个 鳍部11沿第二方向延伸且沿第一方向平行排布，且位于第二区域q2中的鳍部 11的材料相同，位于第一区域q1中的鳍部的材料相同；栅极结构20，位于所 述衬底10上且沿第一方向横跨多个鳍部11，栅极结构20覆盖鳍部11的部分 顶部和部分侧壁。
21.在半导体领域中，sram器件中鳍部11的宽度尺寸通常为统一的尺寸，由 于鳍部11用于作为器件的沟道，栅极结构20用于控制器件的沟道的开启和关 断，因此，如果随意调节鳍部11的宽度尺寸对于sram器件的性能会产生较 大的影响，而且还会影响栅极结构20对器件的沟道的控制能力，因此sram 器件中鳍部11的宽度尺寸通常为经过实验经验获得的固定尺寸，而且第二区域 q2中的鳍部11的材料相同，位于第一区域q1中的鳍部的材料相同，导致sram 器件的α比值(上拉晶体管区和下拉晶体管区的饱和电流的比值)、β比值(下 拉晶体管区和传输门晶体管区的饱和电流的比值)和γ比值(传输门晶体管区 和上拉晶体管区的饱和电流的比值)均为固定的值，且难以调节，从而难以适 用于不同的应用场景，相应的sram器件难以具有更广泛的应用。
22.为了解决所述技术问题，本发明实施例提供一种sram器件的形成方法， 在第二区域中，在部分位置处的第一鳍部材料层内形成第一沟槽，在所述第一 沟槽中形成第二鳍部材料层，所述第二鳍部材料层与第一鳍部材料层的材料不 同，图形化所述第一鳍部材料层和第二鳍部材料层，形成多个鳍部，包括分别 由第一鳍部材料层和第二鳍部材料层形成的有效鳍部，也就是说，位于第二区 域中的有效鳍部具有不同的材料，第二区域为沿第二方向相邻的下拉晶体管区 和传输门晶体管区，下拉晶体管区和传输门晶体管区的性能对sram器件的性 能影响较大，从而本发明实施例能够根据不同的材料对电子迁移率的不同影响， 灵活选用第一鳍部材料层和第二鳍部材料层的材料，相应在第二区域中形成材 料不同的有效鳍部，有利于灵活调节第二区域中下拉晶体管区和传输门晶体管 区的饱和电流，从而能够灵活调节sram器件的α比值、β比值和γ比值，适 应于不同的应用场景，进而使得sram器件具有更广泛的应用。
23.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对 本发明的具体实施例做详细的说明。
24.图3至图4是本发明sram器件一实施例的结构示意图，其中，为了便于 图示，图3仅示出鳍部和栅极结构，图3为sram器件中任一个存储单元的俯 视图，图4为图3沿aa方向的剖视图。
25.sram器件包括：衬底101，包括多个存储单元区s，所述存储单元区s 包括相邻接且中心对称的第一子单元区s1和第二子单元区s2，第一子单元区 s1和第二子单元区s2均包括沿第一方向(如图3中x方向所示)相邻的第一 区域q1和第二区域q2，第一区域q1为上拉晶体管区pu，第二区域q2为沿 第二方向(如图3中y方向所示)相邻的下拉晶体管区pd和传
输门晶体管区 pg，第一方向垂直于第二方向；多个鳍部301，凸立于衬底101上，多个鳍部 301沿第二方向延伸且沿第一方向平行排布，靠近鳍部301顶部一侧的部分高 度的鳍部为有效鳍部311，且位于第二区域q2中的有效鳍部311具有不同的材 料；栅极结构201，位于衬底101上且沿第一方向横跨多个有效鳍部311，栅极 结构201包括覆盖有效鳍部311的部分顶部和部分侧壁的栅介质层211、以及 覆盖栅介质层211的栅电极层221。
26.衬底101为sram器件的形成工艺提供工艺操作基础。其中，sram器件 包括鳍式场效应晶体管(finfet)。
27.本实施例中，衬底101的材料为硅。在其他实施例中，衬底的材料还可以 为锗、锗化硅、碳化硅、砷化镓或镓化铟中的一种或多种，衬底还能够为绝缘 体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适 宜于工艺需要或易于集成的材料。
28.本实施例中，sram器件包括多个存储单元区s。
29.具体地，多个存储单元区s沿第一方向和第二方向呈矩阵排布。
30.本实施例中，所述存储单元区s包括中心对称的第一子单元区s1和第二 子单元区s2，所述第一子单元区s1和第二子单元区s2均包括上拉晶体管区 pu、下拉晶体管区pd和传输门晶体管区pg，图3和图5中仅示意出第一子 单元区s1中的传输门晶体管区pg、下拉晶体管区pd和上拉晶体管区pu，第 二子单元区s2与所述第一子单元区s1中心对称。
31.具体地，传输门晶体管区pg和下拉晶体管区pd在第一方向上相邻设置， 传输门晶体管区pg以及下拉晶体管区pd在第二方向上与上拉晶体管区pu相 邻设置。
32.传输门晶体管区pg用于形成传输门晶体管，下拉晶体管区pd用于形成下 拉晶体管，上拉晶体管区pu用于形成上拉晶体管。其中，传输门晶体管和下 拉晶体管均为n型晶体管，上拉晶体管为p型晶体管。
33.鳍部301用于提供晶体管的沟道。
34.鳍部301包括靠近鳍部301顶部一侧的部分高度的有效鳍部311，栅极结 构201覆盖有效鳍部311的部分顶部和部分侧壁，有效鳍部311用于作为晶体 管的沟道。
35.本实施例提供的sram器件中，多个鳍部301中，位于第二区域q2中的 有效鳍部311具有不同的材料，第二区域q2为沿第二方向相邻的下拉晶体管 区pd和传输门晶体管区pg，下拉晶体管区pd和传输门晶体管区pg的性能 对sram器件的性能影响较大，从而能够根据不同的材料对电子迁移率的不同 影响，灵活选用不同的材料作为第二区域q2中的有效鳍部311，调节第二区域 q2中下拉晶体管区pd和传输门晶体管区pg的饱和电流，从而能够灵活调节 sram器件的α比值、β比值和γ比值，适应于不同的应用场景，进而使得sram 器件具有更广泛的应用。
36.其中，α比值(alpha ratio)指的是，上拉晶体管区pu和下拉晶体管区pd 的工作电流之比，β比值(beta ratio)指的是，下拉晶体管区pd和传输门晶体 管区pg的工作电流之比，γ比值(gamma ratio)指的是，传输门晶体管区pg 和上拉晶体管区pu的饱和电流的比值。
37.本实施例中，有效鳍部311的材料包括硅、锗、锗化硅和
ⅲ‑ⅴ
族半导体材 料中的多种。作为一种示例，在第二区域q2中，部分有效鳍部311的材料为 硅，剩余有效鳍部311的材料为锗化硅；位于第一区域q1中的有效鳍部311 的材料为锗化硅。在其他实施例中，第一
区域和第二区域的有效鳍部的材料根 据晶体管的类型和性能决定。
38.需要说明的是，上拉晶体管为p型晶体管，通过使p型晶体管采用锗化硅 材料的沟道，从而提高p型晶体管的沟道迁移率，同时，有利于改善p型晶体 管的负偏压温度不稳定性(negative bias temperature instability，nbti)问题， 从而提高p型晶体管的性能；传输门晶体管和下拉晶体管均为n型晶体管，通 过在n型晶体管中保留有硅材料的沟道，从而提高n型晶体管的沟道迁移率， 有利于提高n型晶体管的性能。
39.本实施例中，鳍部301还包括位于衬底101和有效鳍部311之间的多个底 部鳍部321。本实施例中，底部鳍部321与衬底101为一体结构。在其他实施 例中，底部鳍部也可以是外延生长于衬底的半导体层，从而达到精确控制所述 底部鳍部高度的目的。
40.相应的，本实施例中，底部鳍部321的材料与衬底101的材料相同，底部 鳍部321的材料为硅。在其他实施例中，底部鳍部的材料还可以是锗、锗化硅、 碳化硅、砷化镓和镓化铟中的一种或多种，底部鳍部的材料也可以与衬底的材 料不同。
41.参考图3和图5，本实施例中，下拉晶体管区pd中的部分有效鳍部311、 以及传输门晶体管区pg中的部分有效鳍部311的材料相同，且与第二区域q2 中的剩余有效鳍部311的材料不同。
42.作为一种示例，下拉晶体管区pd中的部分有效鳍部311、以及传输门晶体 管区pg中的部分有效鳍部311的材料相同，采用锗化硅，第二区域q2中的剩 余有效鳍部311的材料为硅，形成于第二区域q2中的晶体管为n型晶体管， n型晶体管中，锗化硅作为沟道的迁移率小于硅作为沟道的迁移率，从而通过 在下拉晶体管区pd和传输门晶体管区pg都采用锗化硅作为有效鳍部311，能 够同时调节下拉晶体管区pd和传输门晶体管区pg的饱和电流，从而灵活调节 sram器件的α比值、β比值和γ比值，进而使得sram器件具有更广泛的应 用。
43.在其他实施例中，存储单元区中，还可以下拉晶体管区中的全部或部分有 效鳍部，与第二区域中的剩余有效鳍部的材料不同，相应的，通过调节下拉晶 体管区的饱和电流，从而灵活调节sram器件的α比值、β比值和γ比值；或 者，传输门晶体管区中的全部或部分有效鳍部，与第二区域中的剩余有效鳍部 的材料不同，相应的，通过调节传输门晶体管区的饱和电流，从而灵活调节sram器件的α比值、β比值和γ比值。
44.本实施例中，存储单元区s中，第二区域q2形成有多个鳍部301，且第二 区域q2中任一个有效鳍部311的材料与第二区域q2中的剩余有效鳍部311的 材料不同。
45.参考图3，示出了第二区域q2中任一个有效鳍部311的材料与第二区域 q2中的剩余有效鳍部311的材料不同，从而在形成有效鳍部311的步骤中，可 以采用传统的刻蚀工艺形成有效鳍部311，而且同一个有效鳍部311通过刻蚀 同一种材料即可获得，有利于减小刻蚀不同材料获得同一个有效鳍部的工艺繁 琐度，例如，针对不同材料的刻蚀选择比选取，同时，将任一个有效鳍部311 整个采用一种材料形成，有利于在形成用于形成有效鳍部311的材料层时，获 得较大的工艺窗口，从而有利于有效鳍部311的形成。
46.本实施例中，位于第二区域q2中的部分有效鳍部311的材料与位于第一 区域q1中的有效鳍部311的材料相同。
47.位于第二区域q2中的部分有效鳍部311的材料与位于第一区域q1中的有 效鳍部311的材料相同，从而能够在形成有效鳍部311的步骤中，在同一工序 中形成位于第二区域q2和第一区域q1中材料相同的有效鳍部311，在灵活调 节sram器件的α比值、β比值和γ比
值的同时，提高形成有效鳍部311的工 艺效率。
48.本实施例中，第二区域q2形成有多个有效鳍部311，第二区域q2中最靠 近第一区域q1的有效鳍部311的材料与第一区域q1的有效鳍部311的材料相 同。
49.第二区域q2中最靠近第一区域q1的有效鳍部311的材料与第一区域q1 的有效鳍部311的材料相同，从而在形成有效鳍部311的步骤中，可以在第一 区域q1、以及与第一区域q1邻接的部分第二区域q2形成相同的材料，用于 形成有效鳍部311，也就是说，可以采用连通的一块区域用于形成材料相同的 有效鳍部311，减小了在不相连通的区域形成材料相同的有效鳍部而增加的工 艺繁琐度，而且还可以增大形成有效鳍部311时的工艺窗口，从而有利于在灵 活调节sram器件的α比值、β比值和γ比值的同时，简化形成有效鳍部311 的工艺流程。
50.作为一种示例，图3中，存储单元区s中，位于上拉晶体管区pu、下拉 晶体管区pd和传输门晶体管区pg的有效鳍部311数量比为1:2:2，第二区域 q2中最靠近第一区域q1的有效鳍部311的材料与第一区域q1的有效鳍部311 的材料均为锗化硅，第二区域q2中另一个有效鳍部311的材料为硅，第二区 域q2中为n型晶体管，n型晶体管中，锗化硅作为沟道的迁移率小于硅作为 沟道的迁移率，则相比于全部有效鳍部采用硅形成，下拉晶体管区pd和传输 门晶体管区pg的饱和电流均减小，同时在下拉晶体管区pd和传输门晶体管区 pg均作为沟道的有效鳍部311整个采用锗化硅形成，则下拉晶体管区pd和传 输门晶体管区pg的饱和电流的比值不变，也就是说，β比值保持不变，α比值 增加了，γ比值减小了，从而使得sram器件在保持较好的抗干扰能力和读取 能力的同时，增加了器件的稳定性。
51.在其他实施例中，存储单元区中，位于上拉晶体管区、下拉晶体管区和传 输门晶体管区的有效鳍部数量比还可以为1:2:1、1:3:1、1:3:3、1:1:1或1:3:2。
52.本实施例中，衬底101上还形成有隔离层131，隔离层131覆盖底部鳍部 321的侧壁，隔离层131用于实现不同器件之间的绝缘，例如在cmos制造工 艺中，通常会在nmos晶体管和pmos晶体管之间形成隔离层131。
53.本实施例中，隔离层131的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、 氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
54.栅极结构201用于控制所述sram器件的沟道的开启和关断。
55.栅介质层211用于隔离栅电极层221与有效鳍部311。
56.栅介质层211的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、 hfzro、al2o3、sio2和la2o3中的一种或多种。
57.本实施例中，栅极结构201为金属栅极结构，因此，栅介质层211包括高 k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是 指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介 质层的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
58.需要说明的是，栅介质层211还可以包括栅氧化层，栅氧化层位于高k栅 介质层和有效鳍部311之间。具体地，栅氧化层的材料可以为氧化硅。
59.本实施例中，栅电极层221的材料包括tin、tan、ta、ti、tial、w、al、 tisin和tialc中的一种或多种。
60.具体地，所述栅电极层221包括功函数层(未示出)、以及位于功函数层上 的电极
层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电 极层用于将金属栅极结构的电性引出。
61.在另一些实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
62.图5和图6是本发明sram器件又一实施例的结构示意图。其中，为了便 于图示，图5仅示出鳍部和栅极结构，图5为sram器件中任一个存储单元的 俯视图，图6为图5沿aa方向的剖视图。
63.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施 例的不同之处在于：存储单元区中，下拉晶体管区中的部分有效鳍部，与第二 区域中的剩余有效鳍部的材料不同。
64.作为一种示例，图5中，存储单元区s中，位于上拉晶体管区pu、下拉 晶体管区pd和传输门晶体管区pg的有效鳍部315数量比为1:2:1，第二区域 q2中最靠近第一区域q1的有效鳍部315的材料与第一区域q1的有效鳍部315 的材料相同，均为锗化硅，第二区域q2中另一个有效鳍部315的材料为硅， 第二区域q2中为n型晶体管，n型晶体管中，锗化硅作为沟道的迁移率小于 硅作为沟道的迁移率，则相比于全部有效鳍部采用硅形成，下拉晶体管区pd 的饱和电流减小，从而β比值减小了，α比值增加了，γ比值保持不变，从而增 加了sram器件的写入能力，而有效鳍部315数量比为1:2:1的sram器件的 抗干扰和读取能力较高，因此，因β比值减小而减小的抗干扰能力和读取能力 仍可以保持较好的水平。
65.图7至图8是本发明sram器件另一实施例的结构示意图。
66.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施 例的不同之处在于：存储单元区中，下拉晶体管区中的全部有效鳍部，与第二 区域中的剩余有效鳍部的材料不同。
67.结合参考图7至图8，为了便于图示，图7仅示出鳍部和栅极结构，图7 为sram器件中任一个存储单元的俯视图，图8为图7沿aa方向的剖视图， 存储单元区s中，下拉晶体管区pd中的全部有效鳍部314，与第二区域q2中 的剩余有效鳍部314的材料不同。
68.本实施例中，根据不同的材料对电子迁移率的不同影响，灵活选用不同的 材料作为第二区域q2中的有效鳍部314，使得下拉晶体管区pd中的全部有效 鳍部314，与第二区域q2中的剩余有效鳍部314的材料不同，因此，本实施例 通过调节下拉晶体管区pd的饱和电流，灵活调节sram器件的α比值和β比 值。
69.作为一种示例，参考图7，在存储单元s中，位于上拉晶体管区pu、下拉 晶体管区pd和传输门晶体管区pg的有效鳍部314数量比为1:1:1，下拉晶体 管区pd的有效鳍部314的材料与第一区域q1的有效鳍部314的材料均为锗化 硅，传输门晶体管区pg的有效鳍部314的材料为硅，第二区域q2中为n型 晶体管，n型晶体管中，锗化硅作为沟道的迁移率小于硅作为沟道的迁移率， 则相比于全部有效鳍部采用硅形成，下拉晶体管区pd的饱和电流减小，从而β 比值减小了，α比值增加了，γ比值保持不变，从而增加了sram器件的写入 能力。
70.图9至图18是本发明sram器件的形成方法一实施例中各步骤对应的结 构示意图。
71.结合参考图9和图10，图9为任一个存储单元的俯视图，图10为图9沿 aa方向的剖视图，提供衬底100，衬底100上形成有用于形成鳍部的第一鳍部 材料层110，衬底100包括多个存储单元区s，存储单元区s包括相邻接且中心 对称的第一子单元区s1和第二子单元区s2，第一子单元区s1和第二子单元区 s2均包括沿第一方向(如图9中x方向所示)相邻的
第一区域q1和第二区域 q2，第一区域q1为传输门晶体管区pg，第二区域q2包括沿第二方向(如图 9中y方向所示)相邻的下拉晶体管区pd和上拉晶体管区pu。
72.衬底100为sram器件的形成工艺提供工艺操作基础。其中，sram器件 包括鳍式场效应晶体管。
73.本实施例中，所述衬底100的材料为硅。在其他实施例中，衬底的材料还 可以为锗、锗化硅、碳化硅、砷化镓或镓化铟中的一种或多种，衬底还能够为 绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以 是适宜于工艺需要或易于集成的材料。
74.第一鳍部材料层110用于形成鳍部。
75.本实施例中，第一鳍部材料层110的材料包括硅、锗、锗化硅或
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族半 导体材料。第一鳍部材料层110的材料根据晶体管的类型和性能决定，作为一 种示例，第一鳍部材料层110的材料为硅。
76.本实施例中，sram器件包括多个存储单元区s。
77.具体地，多个存储单元区s沿第一方向和第二方向呈矩阵排布。其中，在 所述矩阵排布的多个存储单元区s，所述第一方向平行于所述多个存储单元区s 的列方向，所述第二方向平行于所述多个存储单元区s的行方向。
78.本实施例中，所述存储单元区s包括中心对称的第一子单元区s1和第二 子单元区s2，所述第一子单元区s1和第二子单元区s2均包括上拉晶体管区 pu、下拉晶体管区pd和传输门晶体管区pg，图9中仅示意出第一子单元区 s1中的传输门晶体管区pg、下拉晶体管区pd和上拉晶体管区pu，第二子单 元区s2与所述第一子单元区s1中心对称。
79.具体地，传输门晶体管区pg和下拉晶体管区pd在第一方向上相邻设置， 传输门晶体管区pg以及下拉晶体管区pd在第二方向上与上拉晶体管区pu相 邻设置。
80.传输门晶体管区pg用于形成传输门晶体管，下拉晶体管区pd用于形成下 拉晶体管，上拉晶体管区pu用于形成上拉晶体管。其中，传输门晶体管和下 拉晶体管均为n型晶体管，上拉晶体管为p型晶体管。
81.结合参考图11和图12，图12为图11沿aa方向的剖视图，在第二区域 q2中，在部分位置处的第一鳍部材料层110内形成第一沟槽410。
82.第一沟槽410用于为后续形成第二鳍部材料层提供空间位置。
83.本实施例中，采用干法刻蚀工艺形成第一沟槽410。
84.干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，刻 蚀更具方向性，有利于提高第一沟槽410的开口尺寸精度、以及第一沟槽410 的侧壁质量。
85.需要说明的是，本实施例中，去除部分厚度的第一鳍部材料层110，形成 第一沟槽410，保留剩余部分厚度的第一鳍部材料层110用于后续形成底部鳍 部。
86.本实施例中，在下拉晶体管区pd中的部分区域、以及传输门晶体管区pg 中的部分区域形成第一沟槽410。
87.因此，后续在第一沟槽410中形成第二鳍部材料层，再图形化第二鳍部材 料层形成有效鳍部后，下拉晶体管区pd中的部分有效鳍部、以及传输门晶体 管区pg中的部分有效鳍部的材料相同，且与第二区域q2中的剩余有效鳍部的 材料不同，从而能够通过选取第二有效鳍部材料层的材料的方式，同时调节下 拉晶体管区pd和传输门晶体管区pg的饱和电
流，从而灵活调节sram器件 的α比值、β比值和γ比值，进而使得sram器件具有更广泛的应用。
88.在其他实施例中，还可以，形成第一沟槽的步骤中，仅在下拉晶体管区中 的部分或全部区域形成所述第一沟槽，相应的，通过调节下拉晶体管区的饱和 电流，从而灵活调节sram器件的α比值和β比值；或者，在传输门晶体管区 中的部分或全部区域形成所述第一沟槽，相应的，通过调节传输门晶体管区的 饱和电流，从而灵活调节sram器件的β比值和γ比值。
89.本实施例中，形成第一沟槽410的步骤中，第一沟槽410沿第二方向延伸， 并横跨下拉晶体管区pd和传输门晶体管区pg。
90.后续在第一沟槽410中形成第二鳍部材料层，再图形化第二鳍部材料层形 成有效鳍部，有利于在形成第一沟槽410、以及后续形成第二鳍部材料层时， 获得较大的工艺窗口，从而有利于第二鳍部材料层的形成。
91.而且，后续在第一沟槽410中形成第二鳍部材料层，第二鳍部材料层也沿 第二方向延伸，再图形化第二鳍部材料层形成有效鳍部后，还包括鳍切处理， 因此，可以采用传统的刻蚀工艺，先形成长度尺寸统一的有效鳍部，使得用于 形成第一沟槽410的掩膜尺寸可以沿用传统的开口尺寸，制作较为简单，而且， 同一个有效鳍部通过刻蚀同一种材料即可获得，有利于减小刻蚀不同材料获得 同一个有效鳍部的工艺繁琐度，例如，针对不同材料的刻蚀选择比选取，形成 有效鳍部后，再针对不同的需求进行相应的鳍切处理，获得相应长度尺寸的有 效鳍部，也能够提高有效鳍部长度尺寸的均一性。
92.继续结合参考图11和图12，本实施例中，形成第一沟槽410的步骤中， 还包括：在第一区域q1中的第一鳍部材料层110内形成第二沟槽420。
93.第二沟槽420用于为后续形成第二鳍部材料层提供空间位置。
94.本实施例中，采用干法刻蚀工艺形成第二沟槽420。
95.干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，刻 蚀更具方向性，有利于提高第二沟槽420的开口尺寸精度、以及第二沟槽420 的侧壁质量。
96.需要说明的是，本实施例中，去除部分厚度的第一鳍部材料层110，形成 第二沟槽420，保留剩余部分厚度的第一鳍部材料层110用于后续形成底部鳍 部。
97.本实施例中，第一沟槽410与第二沟槽420相邻接且相连通。
98.需要说明的是，图12中用虚线表示第一沟槽410和第二沟槽420的交界处。
99.第一沟槽410与第二沟槽420相邻接且相连通，则可以采用一张光罩同时 形成第一沟槽410和第二沟槽420，提高了形成第一沟槽410和第二沟槽420 的工艺效率，减小了在不相连通的区域形成第一沟槽和第二沟槽的工艺繁琐度， 同时还进一步增加了形成第一沟槽410和第二沟槽420的工艺窗口，从而有利 于第一沟槽410和第二沟槽420、以及后续第二鳍部材料层的形成。
100.结合参考图13和图14，图14为图13沿aa方向的剖视图，在第一沟槽 410中形成第二鳍部材料层120，第二鳍部材料层120与第一鳍部材料层110 的材料不同。
101.第二鳍部材料层120用于后续形成有效鳍部。
102.本实施例提供的形成方法中，在第二区域q2中，在部分位置处的第一鳍 部材料层110内形成第一沟槽410，在第一沟槽410中形成第二鳍部材料层120， 第二鳍部材料层120
与第一鳍部材料层110的材料不同，后续图形化第一鳍部 材料层110和第二鳍部材料层120，形成多个鳍部，包括分别由第一鳍部材料 层110和第二鳍部材料层120形成的有效鳍部，也就是说，位于第二区域q2 中的有效鳍部具有不同的材料，第二区域q2为沿第二方向相邻的下拉晶体管 区pd和传输门晶体管区pg，下拉晶体管区pd和传输门晶体管区pg的性能 对sram器件的性能影响较大，从而本实施例能够根据不同的材料对电子迁移 率的不同影响，灵活选用第一鳍部材料层110和第二鳍部材料层120的材料， 相应在第二区域q2中形成材料不同的有效鳍部，有利于灵活调节第二区域q2 中下拉晶体管区pd和传输门晶体管区pg的饱和电流，从而能够灵活调节 sram器件的α比值、β比值和γ比值，适应于不同的应用场景，进而使得sram 器件具有更广泛的应用。
103.本实施例中，第二鳍部材料层120的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半 导体材料。第二鳍部材料层120的材料根据晶体管的类型和性能决定，作为一 种示例，第二鳍部材料层120的材料为锗化硅。
104.本实施例中，在第一沟槽410中形成第二鳍部材料层120的工艺包括外延 工艺。
105.外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精 准的膜层厚度尺寸，且外延生长工艺易于形成杂质较少的膜层，使得第二鳍部 材料层120的质量较高。
106.本实施例中，在第一沟槽410中形成第二鳍部材料层120的步骤中，第二 鳍部材料层120还形成在第二沟槽420中。
107.从而本实施例中，后续图形化第二鳍部材料层120，形成位于第一区域q1 的有效鳍部、以及位于第二区域q2中的部分有效鳍部，从而能够在形成有效 鳍部的步骤中，在同一工序中形成位于第二区域q2和第一区域q1中材料相同 的有效鳍部，在灵活调节sram器件的α比值、β比值和γ比值的同时，提高 形成有效鳍部的工艺效率。
108.本实施例中，在第一沟槽410中形成第二鳍部材料层120后，还包括：对 第二鳍部材料层120进行平坦化处理，去除位于第一鳍部材料层110顶面的第 二鳍部材料层120。
109.由于采用外延工艺形成第二鳍部材料层120，因此第二鳍部材料层120还 会在第一鳍部材料层110顶部生长，对第二鳍部材料层120进行平坦化处理， 将位于第一鳍部材料层110顶面的第二鳍部材料层120的同时，还提高了第一 鳍部材料层110和第二鳍部材料层120顶面的平坦度，为后续形成有效鳍部提 供较好的平台。
110.结合参考图15和图16，图形化第一鳍部材料层110和第二鳍部材料层120， 形成凸立于衬底100的多个鳍部300，鳍部300沿第二方向延伸且沿第一方向 平行排布，鳍部300包括分别由第一鳍部材料层110和第二鳍部材料层120形 成的有效鳍部310。
111.鳍部300用于提供晶体管的沟道。
112.鳍部300包括有效鳍部310，后续栅极结构覆盖有效鳍部310的部分顶部 和部分侧壁，有效鳍部310用于提供晶体管的沟道。
113.本实施例中，鳍部300还包括位于衬底100和有效鳍部310之间的底部鳍 部320。本实施例中，提供衬底100的步骤中，衬底100与第一鳍部材料层110 为一体结构，则底部鳍部320与衬底100为一体结构。在其他实施例中，第一 鳍部材料层也可以是外延生长于衬底的半导体层，则底部鳍部也可以是外延生 长于衬底的半导体层，从而达到精确控制所述底部鳍部高度的目的。
114.相应的，本实施例中，底部鳍部321的材料与衬底101的材料相同，底部 鳍部321的材料为硅。
115.本实施例中，形成鳍部300的步骤中，沿第二方向，鳍部300包括鳍切区 域30f。
116.鳍切区域30f的鳍部300后续会被去除，从而形成实际所需长度的鳍部300。
117.相应的，形成方法还包括：进行鳍切处理，去除鳍切区域30f的鳍部300， 从而满足鳍部300的长度需求、以及形成位置的需求。例如，在上拉晶体管区 pu进行鳍切处理，使得上拉晶体管区pu的有效鳍部为一个，或者，在传输门 晶体管区pg进行鳍切处理，使得传输门晶体管区pg的有效鳍部为一个。
118.结合参考图17至图18，为了便于图示，图17仅示出鳍部和栅极结构，图 18为图17沿aa方向的剖视图，形成鳍部300后，形成方法还包括：形成沿 第一方向横跨多个鳍部300的栅极结构200，栅极结构200包括覆盖有效鳍部 310的部分顶部和部分侧壁的栅介质层210、以及覆盖栅介质层210的栅电极层 220。
119.栅极结构200用于控制所述sram器件的沟道的开启和关断。
120.栅介质层210用于隔离栅电极层220与有效鳍部310。
121.栅介质层210的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、 hfzro、al2o3、sio2和la2o3中的一种或多种。
122.本实施例中，栅极结构200为金属栅极结构，因此，栅介质层210包括高 k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是 指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介 质层的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
123.需要说明的是，栅介质层210还可以包括栅氧化层，栅氧化层位于高k栅 介质层和有效鳍部310之间。具体地，栅氧化层的材料可以为氧化硅。
124.本实施例中，栅电极层220的材料包括tin、tan、ta、ti、tial、w、al、 tisin和tialc中的一种或多种。
125.具体地，所述栅电极层220包括功函数层(未示出)、以及位于功函数层上 的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电 极层用于将金属栅极结构的电性引出。在另一些实施例中，栅电极层也可以仅 包括功函数层。
126.在其他实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
127.本实施例中，形成栅极结构200之前，还包括：在衬底100上还形成隔离 层130，隔离层130覆盖底部鳍部320的侧壁，隔离层130用于实现不同器件 之间的绝缘，例如在cmos制造工艺中，通常会在nmos晶体管和pmos晶 体管之间形成隔离层130。
128.本实施例中，隔离层130的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、 氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
129.作为一种示例，图17中，存储单元区s中，位于上拉晶体管区pu、下拉 晶体管区pd和传输门晶体管区pg的有效鳍部310数量比为1:2:2，第二区域 q2中最靠近第一区域q1的有效鳍部310的材料与第一区域q1的有效鳍部310 的材料均为锗化硅，第二区域q2中另一个有效鳍部310的材料为硅，第二区 域q2中为n型晶体管，n型晶体管中，锗化硅作为沟道的迁移率小于硅作为 沟道的迁移率，则相比于全部有效鳍部采用硅形成，下拉晶体管区pd和传输 门晶体管区pg的饱和电流均减小，同时在下拉晶体管区pd和传输门晶体管区 pg均作
为沟道的有效鳍部310整个采用锗化硅形成，则下拉晶体管区pd和传 输门晶体管区pg的饱和电流的比值不变，也就是说，β比值保持不变，α比值 增加了，γ比值减小了，从而使得sram器件在保持较好的抗干扰能力和读取 能力的同时，增加了器件的稳定性。
130.在其他实施例中，存储单元区中，位于上拉晶体管区、下拉晶体管区和传 输门晶体管区的有效鳍部数量比还可以为1:2:1、1:3:1、1:3:3、1:1:1或1:3:2。
131.图19是本发明sram器件的形成方法又一实施例对应的结构示意图。
132.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施 例的不同之处在于：第二区域中的鳍部也包括鳍切区域。
133.参考图19，形成鳍部的步骤中，沿第二方向(如图19中y方向所示)，第 二区域中的鳍部306也包括鳍切区域(未标示)；相应的，形成方法还包括：进 行鳍切处理，去除鳍切区域的鳍部306，从而满足鳍部306的长度需求、以及 形成位置的需求。
134.作为一种示例，图19中，存储单元区s中，位于上拉晶体管区pu、下拉 晶体管区pd和传输门晶体管区pg的鳍部306数量比为1:2:1，相应的，存储 单元区s中，位于上拉晶体管区pu、下拉晶体管区pd和传输门晶体管区pg 的有效鳍部数量比为1:2:1，第二区域q2中最靠近第一区域q1的有效鳍部的 材料与第一区域q1的有效鳍部的材料相同，均为锗化硅，第二区域q2中另一 个有效鳍部的材料为硅，第二区域q2中为n型晶体管，n型晶体管中，锗化 硅作为沟道的迁移率小于硅作为沟道的迁移率，则相比于全部有效鳍部采用硅 形成，下拉晶体管区pd的饱和电流减小，从而β比值减小了，α比值增加了， γ比值保持不变，从而增加了sram器件的写入能力，而有效鳍部310数量比 为1:2:1的sram器件的抗干扰和读取能力较高，因此，因β比值减小而减小 的抗干扰能力和读取能力仍可以保持较好的水平。
135.图20至图23是本发明sram器件的形成方法另一实施例中各步骤对应的 结构示意图。
136.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施 例的不同之处在于：形成第一沟槽的步骤中，仅在下拉晶体管区中的部分或全 部区域形成第一沟槽。
137.结合参考图21和图22，图22为图21沿aa方向的剖视图，形成第一沟 槽(未标示)的步骤中，在下拉晶体管区pd中的部分或全部区域形成第一沟 槽。
138.因此，后续在第一沟槽中形成第二鳍部材料层，再图形化第二鳍部材料层 形成有效鳍部后，下拉晶体管区pd中的部分或全部有效鳍部与第二区域q2 中的剩余有效鳍部的材料不同，从而能够通过选取第二鳍部材料层的材料，调 节下拉晶体管区pd的饱和电流，从而灵活调节sram器件的α比值、β比值 和γ比值，进而使得sram器件具有更广泛的应用。
139.相应的，如图21和图22所示，在第一沟槽和第二沟槽中形成第二鳍部材 料层122。
140.结合参考图23，图形化第一鳍部材料层112和第二鳍部材料层122，形成 凸立于衬底102的多个鳍部302，鳍部302沿第二方向延伸且沿第一方向平行 排布，鳍部302包括分别由第一鳍部材料层112和第二鳍部材料层122形成的 有效鳍部312。
141.作为一种示例，参考图23，在存储单元s中，位于上拉晶体管区pu、下 拉晶体管区pd和传输门晶体管区pg的有效鳍部312数量比为1:1:1，下拉晶 体管区pd的有效鳍部312的材料与第一区域q1的有效鳍部312的材料均为锗 化硅，传输门晶体管区pg的有效鳍部312的材料为硅，第二区域q2中为n 型晶体管，n型晶体管中，锗化硅作为沟道的迁移率小于硅
作为沟道的迁移率， 则相比于全部有效鳍部采用硅形成，下拉晶体管区pd的饱和电流减小，从而β 比值减小了，α比值增加了，γ比值保持不变，从而增加了sram器件的写入 能力。
142.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在 不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范 围应当以权利要求所限定的范围为准。

技术特征：
1.一种sram器件，其特征在于，包括：衬底，包括多个存储单元区，所述存储单元区包括相邻接且中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括沿第一方向相邻的第一区域和第二区域，所述第一区域为上拉晶体管区，所述第二区域为沿第二方向相邻的下拉晶体管区和传输门晶体管区，所述第一方向垂直于所述第二方向；多个鳍部，凸立于所述衬底上，所述多个鳍部沿所述第二方向延伸且沿第一方向平行排布，靠近所述鳍部顶部一侧的部分高度的鳍部为有效鳍部，且位于第二区域中的所述有效鳍部具有不同的材料；栅极结构，位于所述衬底上且沿所述第一方向横跨所述多个有效鳍部，所述栅极结构包括覆盖所述有效鳍部的部分顶部和部分侧壁的栅介质层、以及覆盖所述栅介质层的栅电极层。2.如权利要求1所述的sram器件，其特征在于，位于第二区域中的部分有效鳍部的材料与位于第一区域中的有效鳍部的材料相同。3.如权利要求2所述的sram器件，其特征在于，所述第二区域形成有多个有效鳍部，所述第二区域中最靠近第一区域的有效鳍部的材料与第一区域的有效鳍部的材料相同。4.如权利要求1所述的sram器件，其特征在于，所述存储单元区中，所述下拉晶体管区中的全部或部分有效鳍部，与所述第二区域中的剩余有效鳍部的材料不同；或者，所述传输门晶体管区中的全部或部分有效鳍部，与所述第二区域中的剩余有效鳍部的材料不同；或者，所述下拉晶体管区中的部分有效鳍部、以及所述传输门晶体管区中的部分有效鳍部的材料相同，且与所述第二区域中的剩余有效鳍部的材料不同。5.如权利要求1所述的sram器件，其特征在于，所述存储单元区中，所述第二区域形成有多个所述鳍部，且所述第二区域中任一个有效鳍部的材料与第二区域中的剩余有效鳍部的材料不同。6.如权利要求1所述的sram器件，其特征在于，位于第二区域中的有效鳍部的材料包括硅、锗、锗化硅和
ⅲ‑ⅴ
族半导体材料中的多种；位于第一区域的有效鳍部的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料。7.如权利要求1所述的sram器件，其特征在于，所述存储单元区中，位于上拉晶体管区、下拉晶体管区和传输门晶体管区的有效鳍部数量比为1:2:1；位于上拉晶体管区、下拉晶体管区和传输门晶体管区的有效鳍部数量比为1:2:2。8.一种sram器件的形成方法，其特征在于，包括：提供衬底，所述衬底上形成有用于形成鳍部的第一鳍部材料层，所述衬底包括多个存储单元区，所述存储单元区包括相邻接且中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括沿第一方向相邻的第一区域和第二区域，所述第一区域为上拉晶体管区，所述第二区域包括沿第二方向相邻的下拉晶体管区和传输门晶体管区，所述第一方向垂直于所述第二方向；在所述第二区域中，在部分位置处的第一鳍部材料层内形成第一沟槽；在所述第一沟槽中形成第二鳍部材料层，所述第二鳍部材料层与第一鳍部材料层的材料不同；
图形化所述第一鳍部材料层和第二鳍部材料层，形成凸立于所述衬底的多个鳍部，所述鳍部沿第二方向延伸且沿第一方向平行排布，所述鳍部包括分别由所述第一鳍部材料层和第二鳍部材料层形成的有效鳍部。9.如权利要求8所述的sram器件的形成方法，其特征在于，形成所述第一沟槽的步骤中，还包括：在所述第一区域中的第一鳍部材料层内形成第二沟槽；在所述第一沟槽中形成第二鳍部材料层的步骤中，所述第二鳍部材料层还形成在所述第二沟槽中。10.如权利要求9所述的sram器件的形成方法，其特征在于，形成所述第一沟槽的步骤中，所述第一沟槽与第二沟槽相邻接且相连通。11.如权利要求8所述的sram器件的形成方法，其特征在于，形成所述第一沟槽的步骤中，在所述下拉晶体管区中的部分或全部区域形成所述第一沟槽；或者，在所述传输门晶体管区中的部分或全部区域形成所述第一沟槽；或者，在所述下拉晶体管区中的部分区域、以及所述传输门晶体管区中的部分区域形成所述第一沟槽。12.如权利要求8所述的sram器件的形成方法，其特征在于，形成所述第一沟槽的步骤中，所述第一沟槽沿所述第二方向延伸，并横跨所述下拉晶体管区和传输门晶体管区。13.如权利要求8所述的sram器件的形成方法，其特征在于，形成所述鳍部的步骤中，沿所述第二方向，所述鳍部包括鳍切区域；所述形成方法还包括：进行鳍切处理，去除所述鳍切区域的鳍部。14.如权利要求8所述的sram器件的形成方法，其特征在于，在所述第一沟槽中形成第二鳍部材料层的工艺包括外延工艺。15.如权利要求8所述的sram器件的形成方法，其特征在于，在所述第一沟槽中形成第二鳍部材料层后，还包括：对所述第二鳍部材料层进行平坦化处理，去除位于第一鳍部材料层顶面的第二鳍部材料层。16.如权利要求8所述的sram器件的形成方法，其特征在于，所述提供衬底的步骤中，所述第一鳍部材料层的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料；所述第二鳍部材料层的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料。17.如权利要求15所述的sram器件的形成方法，其特征在于，形成所述鳍部后，所述形成方法还包括：形成沿所述第一方向横跨所述多个所述鳍部的栅极结构，所述栅极结构包括覆盖所述有效鳍部的部分顶部和部分侧壁的栅介质层、以及覆盖所述栅介质层的栅电极层。

技术总结
一种SRAM器件及其形成方法，形成方法包括：提供衬底，衬底上形成有第一鳍部材料层，衬底包括多个存储单元区，存储单元区包括相邻接且中心对称的第一子单元区和第二子单元区，第一子单元区和第二子单元区均包括沿第一方向相邻的第一区域和第二区域，第一区域为上拉晶体管区，第二区域包括沿第二方向相邻的下拉晶体管区和传输门晶体管区；在第二区域中，在部分位置处的第一鳍部材料层内形成第一沟槽；在第一沟槽中形成第二鳍部材料层，第二鳍部材料层与第一鳍部材料层的材料不同；图形化第一鳍部材料层和第二鳍部材料层，形成凸立于衬底的多个鳍部，鳍部包括分别由第一鳍部材料层和第二鳍部材料层形成的有效鳍部。本发明使得SRAM器件具有更广泛的应用。器件具有更广泛的应用。器件具有更广泛的应用。


技术研发人员：王楠
受保护的技术使用者：中芯国际集成电路制造（北京）有限公司
技术研发日：2022.01.20
技术公布日：2023/8/1