LDMOS的外延结构、其制作方法及器件与流程

ldmos的外延结构、其制作方法及器件
技术领域
1.本发明属于半导体器件技术领域，尤其是功率半导体器件领域，尤其涉及一种ldmos的外延结构、其制作方法及器件。


背景技术：

2.当前的ldmos器件主要是硅ldmos器件，受限于材料的特性，ldmos器件无法突破硅的材料极限。
3.si基ldmos器件是目前主流的ldmos器件。si材料的禁带宽度为1.1ev小于sic材料的3.2ev，因此，sic基ldmos器件的比导通电阻与击穿电压远比si基ldmos基器件高。考虑相同击穿电压设计，sic器件的漂移区长度会大大缩小，输出电容密度，输出功率密度等性能都会要优于si基ldmos器件，同时，器件整体尺寸也大大减小，芯片集成度更高，单颗芯片成本更低。sic材料的导热系数(4w/cm
·
k-1
)高于si材料导热系数(1.3w/cm
·
k-1
)，此外，sic基ldmos采取同质外延工艺，避免了异质界面热阻，所以，sic基ldmos器件有着出色的芯片散热能力，在大功率，大电流芯片应用领域有很大优势。同时，同质外延工艺生长的晶格质量高，使得sic基ldmos器件应用产品的成品率和可靠性都会大大提高。
4.随着sic技术的成熟，人们逐渐展开了对sic ldmos器件的研究，sic器件大多采用n型衬底，用此种衬底制备sic ldmos器件会面临严重漏电风险。


技术实现要素：

5.当前的sic器件中对半绝缘衬底制备sic-ldmos研究甚少，针对现有技术的不足，本发明提出一种在半绝缘衬底上生长p型外延的器件拓扑结构，能有效方便的制备低漏电，低损耗的高性能sic ldmos。本发明的目的在于提供一种ldmos的外延结构、其制作方法及器件。
6.为实现前述发明目的，本发明采用的技术方案包括：
7.第一方面，本发明提供一种ldmos的外延结构，包括：
8.第一外延层，设置在半绝缘衬底的第一面上，所述第一外延层是第一导电类型的，
9.第二外延层，设置在所述第一外延层上，所述第二外延层包括体区和漂移区，所述体区内设置有源区和体接触区，所述源区与体接触区相接触，所述漂移区内设置有漂移缓冲区和漏区，所述漂移缓冲区设置于漏区和漂移区之间；
10.所述第二外延层上还设置有绝缘层，所述绝缘层内设置有栅极，所述绝缘层上还设置有第一金属层，所述第一金属层包括相互电性隔离的源区金属和漏区金属，所述源区金属通过贯穿所述绝缘层的第一导电通孔与源区和体接触区均电性连接，所述漏区金属通过贯穿所述绝缘层的第二导电通孔与漏区电性连接；
11.所述衬底的与第一面相背的第二面上还设置有第二金属层，所述源区金属通过沿厚度方向连续贯穿所述第二外延层、第一外延层以及衬底的第三导电通孔与第二金属层电性连接。
12.第二方面，本发明还提供上述外延结构的制作方法，包括：
13.在半绝缘衬底的第一面上制作第一外延层的步骤，
14.在所述第一外延层上制作第二外延层的步骤，
15.在所述外延层上制作栅极的步骤，
16.在所述第二外延层中形成体区、漂移区、源区、体接触区、漂移缓冲区和漏区的步骤，
17.在所述第二外延层上形成绝缘层的步骤，
18.在所述绝缘层中制作第一导电通孔、第二导电通孔、第三导电通孔以及第四导电通孔的步骤，
19.在所述绝缘层上制作第一金属层的步骤，
20.以及在所述衬底的第二面上制作第二金属层的步骤。
21.第三方面，本发明还提供一种ldmos器件，包含上述外延结构。
22.基于上述技术方案，与现有技术相比，本发明的有益效果至少包括：
23.本发明提供的ldmos的外延结构，基于半绝缘高阻的衬底，使用p型外延，p型外延作为器件高压的缓冲区域，一方面增加器件的击穿电压，另一方面，半绝缘衬底能降低器件的电容，提升器件的性能；并通过导电通孔电连接源区金属和衬底背面金属，可以有效减小器件的到地损耗，在半绝缘衬底上实现高性能的n型ldmos器件。
24.上述说明仅是本发明技术方案的概述，为了能够使本领域技术人员能够更清楚地了解本技术的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合详细附图说明如后。
附图说明
25.图1是本发明一典型实施案例提供的一种ldmos的外延结构的结构示意图；
26.图2是本发明一典型实施案例提供的一种ldmos的外延结构的制作方法的部分流程示意图；
27.图3是本发明一典型实施案例提供的一种ldmos的外延结构的制作方法的部分流程示意图；
28.图4是本发明一典型实施案例提供的一种ldmos的外延结构的制作方法的部分流程示意图；
29.图5是本发明一典型实施案例提供的一种ldmos的外延结构的制作方法的部分流程示意图；
30.图6是本发明另一典型实施案例提供的一种ldmos的外延结构的结构示意图；
31.附图标记说明：1、半绝缘衬底；2、第一外延层；3、漂移区；4、体区；5、源区；6、体接触区；7、漏区；8、漂移缓冲区；9、栅极；10、漂移场板；11、第一导电通孔；12、第二导电通孔；13、第三导电通孔；14、第四导电通孔；15、埋层；16、源区金属；17、漏区金属；18、第二金属层；19、栅介质层。
具体实施方式
32.鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的
技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
33.在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
34.而且，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个与另一个具有相同名称的部件或方法步骤区分开来，而不一定要求或者暗示这些部件或方法步骤之间存在任何这种实际的关系或者顺序。
35.本发明所提及的一些英文缩写所对应的全称及中文释义如下所示：
36.ldmos：lateral double diffusion metal oxide semiconductor，横向双扩散金属氧化物半导体；
37.tsv：through silicon via，贯穿硅通孔(在本发明中，亦可指贯穿其他材料的通孔，例如sio2、sic、sin等其他sic ldmos中所应用的材料)；
38.bv：breakdown voltage，击穿电压(即当器件栅极源极接地时，漏极所能承受的最大电压，当漏极高于此电压时，器件的源极到漏极被击穿形成导电沟道，器件将不受栅极控制)。
39.参见图1-图5，本发明的一个实施例提供的一种ldmos的外延结构包括：
40.第一外延层2，设置在半绝缘衬底1的第一面上，所述第一外延层2是第一导电类型的。
41.第二外延层，设置在所述第一外延层2上，所述第二外延层包括体区4和漂移区3，所述体区4内设置有源区5和体接触区6，所述源区5与体接触区6相接触，所述漂移区3内设置有漂移缓冲区8和漏区7，所述漂移缓冲区8设置于漏区7和漂移区3之间。
42.所述第二外延层上还设置有绝缘层，所述绝缘层内设置有栅极9，所述绝缘层上还设置有第一金属层。
43.所述第一金属层，包括相互电性隔离的源区金属16和漏区金属17，所述源区金属16通过贯穿所述绝缘层的第一导电通孔11与源区5和体接触区6均电性连接，所述漏区金属17通过贯穿所述绝缘层的第二导电通孔12与漏区7电性连接。
44.所述衬底1的与第一面相背的第二面上还设置有第二金属层18，并且所述源区金属16通过沿厚度方向连续贯穿所述第二外延层、第一外延层2以及衬底1的第三导电通孔13与第二金属层18电性连接。
45.在本实施例中，所述第一导电类型可以为p型。
46.在本实施例中，所述半绝缘衬底1可以包括sic衬底1。
47.继续参见图1，在本实施例中，所述外延结构还包括第一导电类型的埋层15，所述埋层15设置在所述衬底1的第一面上并被第一外延层2掩埋，所述第三导电通孔13还从所述埋层15中穿过。
48.本实施例的ldmos器件，选择典型的半绝缘衬底1，在半绝缘衬底1上，生长p型的第一外延层2，根据bv和减小电容需求可在第一外延层2下方使用离子注入或二次外延的方法形成p型埋层15。p型外延的厚度和掺杂浓度，根据器件的电压应用需求设计，例如对于bv需求为120v的器件来说，使用2um的p型掺杂浓度为10^14cm-3
左右的外延层即可满足要求。若要达到更高的bv，可以通过加厚外延层，和/或提升p型掺杂浓度来满足设计需求。
49.在一些实施方案中，所述埋层15形成在所述第一外延层2的接近所述衬底1第一面的区域内。
50.当漏区7施加高电压时，电压主要降落在p型第一外延层2区域，第一外延层2能有效增加bv且阻止由漏区7到tsv(即所述的第三导电通孔13)的漏电。p型的埋层15起到了下场板的作用，使电场线终于p型埋层15。基于上述原理，本发明在半绝缘衬底1上实现了n型的ldmos外延器件结构，半绝缘衬底1能有效降低器件损耗，提升器件工作频率。
51.在一些实施方案中，所述绝缘层内还设置有漂移场板10，所述漂移场板10通过贯穿所述绝缘层的第四导电通孔14与源区金属16电性连接。
52.在一些实施方案中，所述漂移场板10的第一部分设置于所述漂移区3的上方，与所述第一部分相接的第二部分沿包绕所述栅极9侧面以及顶面的方向延伸至所述栅极9的上方，所述第二部分通过所述第四导电通孔14与源区金属16电性连接。漂移场板10半包围栅极9可以增加漂移场板10“包裹”栅极9的区域，有效减小栅极9和漏区金属17之间的耦合电容。
53.在一些实施方案中，至少在所述栅极9的下方形成有栅介质层19，所述栅介质层19使所述栅极9与体区4隔离。
54.参见图2-图5，本实施例还提供上述的ldmos的外延结构的制作方法，包括如下的步骤：
55.在半绝缘衬底1的第一面上制作第一外延层2的步骤。
56.在所述第一外延层2上制作第二外延层的步骤。
57.在所述外延层上制作栅极9的步骤。
58.在所述第二外延层中形成体区4、漂移区3、源区5、体接触区6、漂移缓冲区8和漏区7的步骤。
59.在所述第二外延层上形成绝缘层的步骤。
60.在所述绝缘层中制作第一导电通孔11、第二导电通孔12、第三导电通孔13以及第四导电通孔14的步骤。
61.在所述绝缘层上制作第一金属层的步骤。
62.以及在所述衬底1的第二面上制作第二金属层18的步骤。
63.在一些实施方案中，先在所述衬底1的第一面上制作第一导电类型的埋层15，之后在所述衬底1的第一面上制作第一外延层2，并使所述埋层15被第一外延层2掩埋。
64.在一些实施方案中，先在所述衬底1的第一面上制作第一外延层2，之后对所述第一外延层2的接近衬底1第一面的局部区域进行离子注入处理，从而形成第一导电类型的埋层15。
65.在一些实施方案中，通过离子注入方式在所述第二外延层中形成体区4、漂移区3、源区5、体接触区6、漂移缓冲区8和漏区7。
66.在一些实施方案中，在通过离子注入方式在所述第二外延层中形成体区4、漂移区3、源区5、体接触区6、漂移缓冲区8和漏区7的过程中，还在所述第一外延层2的接近衬底1第一面的局部区域内形成第一导电类型的埋层15。
67.在一些实施方案中，所述制作方法还可以包括：在所述第二外延层上制作漂移场板10的步骤。
68.作为一个典型的应用实例，本发明所提供的ldmos的外延结构的制作方法具体包括如下的关键步骤：
69.步骤一：如图2所示，在具有p型外延区域的衬底1上，或在此衬底1上先行外延p型埋层15再二次外延p型体区4，或先外延埋层15后再对埋层15进行离子注入，继续外延p型体区4。之后生长氧化层(作为所述栅介质层19)，淀积多晶硅栅，并刻蚀形成栅极9。
70.步骤二：如图3所示，利用栅极9和相关的光罩层，通过离子注入，形成ldmos器件的各个区域；亦可在此步骤中通过离子注入形成p型的埋层15。
71.步骤三：如图4所示，淀积并刻蚀，形成场板。
72.步骤四：如图5所示，形成层间介质，平坦化(作为所述绝缘层)，刻蚀并填充形成深通孔、接触通孔，形成互连金属层(即所述漏区金属17、源区金属16、第二金属层18以及第一导电通孔11至第四导电通孔14)。
73.在使用埋层15后，在栅极9和漂移区3下方的p型埋层15实际上起到了场板的作用，使得部分电场线终结于埋层15而不是器件表面，这样就会使得器件工作时表面电场强度降低，减轻热载流子注入效应，以达到提升器件可靠性的目的。
74.参见图6，本发明还提供第二个实施例，图1所反映的是本发明提供的外延结构的第一实施例，图6所反映的是本发明提供的外延结构的第二实施例。第一实施例和第二实施例的差异在于p型的埋层15的有无。p型埋层15可以通过二次外延或者离子注入的方式得到，亦或是或先外延埋层15后再对埋层15进行离子注入，后继续外延p型体区4的方法得到。
75.上述第二个实施例中的外延结构的制作方法与第一个实施例相似，区别仅在于不包括形成所述埋层15的步骤。
76.没有埋层的情况下，器件工艺相对简便，成本降低，但会适当地恶化栅极下热载流子注入效应，使得在器件安全使用的标准之内，所能达到的最高功率密度降低，但由于第一外延层以及半绝缘衬底相配合的作用，上述第二实施例的耐压性能和器件性能仍然显著优于现有技术。
77.本发明实施例还提供包含上述任一实施方式所述的外延结构的器件。
78.应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

技术特征：
1.一种ldmos的外延结构，其特征在于，包括：第一外延层，设置在半绝缘衬底的第一面上，所述第一外延层是第一导电类型的，第二外延层，设置在所述第一外延层上，所述第二外延层包括体区和漂移区，所述体区内设置有源区和体接触区，所述源区与体接触区相接触，所述漂移区内设置有漂移缓冲区和漏区，所述漂移缓冲区设置于漏区和漂移区之间；所述第二外延层上还设置有绝缘层，所述绝缘层内设置有栅极，所述绝缘层上还设置有第一金属层，所述第一金属层包括相互电性隔离的源区金属和漏区金属，所述源区金属通过贯穿所述绝缘层的第一导电通孔与源区和体接触区均电性连接，所述漏区金属通过贯穿所述绝缘层的第二导电通孔与漏区电性连接；所述衬底的与第一面相背的第二面上还设置有第二金属层，所述源区金属通过沿厚度方向连续贯穿所述第二外延层、第一外延层以及衬底的第三导电通孔与第二金属层电性连接。2.根据权利要求1所述的外延结构，其特征在于，所述半绝缘衬底包括sic衬底；和/或，所述第一导电类型为p型。3.根据权利要求1所述的外延结构，其特征在于，还包括第一导电类型的埋层，所述埋层设置在所述衬底的第一面上并被第一外延层掩埋，所述第三导电通孔还从所述埋层中穿过。4.根据权利要求3所述的外延结构，其特征在于，所述埋层形成在所述第一外延层的接近所述衬底第一面的区域内。5.根据权利要求1所述的外延结构，其特征在于，所述绝缘层内还设置有漂移场板，所述漂移场板通过贯穿所述绝缘层的第四导电通孔与源区金属电性连接。6.根据权利要求5所述的外延结构，其特征在于，所述漂移场板的第一部分设置于所述漂移区的上方，与所述第一部分相接的第二部分沿包绕所述栅极侧面以及顶面的方向延伸至所述栅极的上方，所述第二部分通过所述第四导电通孔与源区金属电性连接。7.根据权利要求1所述的外延结构，其特征在于，至少在所述栅极的下方形成有栅介质层，所述栅介质层使所述栅极与体区隔离。8.权利要求1-7中任意一项所述的ldmos的外延结构的制作方法，其特征在于，包括：在半绝缘衬底的第一面上制作第一外延层的步骤，在所述第一外延层上制作第二外延层的步骤，在所述外延层上制作栅极的步骤，在所述第二外延层中形成体区、漂移区、源区、体接触区、漂移缓冲区和漏区的步骤，在所述第二外延层上形成绝缘层的步骤，在所述绝缘层中制作第一导电通孔、第二导电通孔、第三导电通孔以及第四导电通孔的步骤，在所述绝缘层上制作第一金属层的步骤，以及在所述衬底的第二面上制作第二金属层的步骤。9.根据权利要求8所述的制作方法，其特征在于，先在所述衬底的第一面上制作第一导电类型的埋层，之后在所述衬底的第一面上制作第一外延层，并使所述埋层被第一外延层掩埋；
或，先在所述衬底的第一面上制作第一外延层，之后对所述第一外延层的接近衬底第一面的局部区域进行离子注入处理，从而形成第一导电类型的埋层；优选的，通过离子注入方式在所述第二外延层中形成体区、漂移区、源区、体接触区、漂移缓冲区和漏区；优选的，在通过离子注入方式在所述第二外延层中形成体区、漂移区、源区、体接触区、漂移缓冲区和漏区的过程中，还在所述第一外延层的接近衬底第一面的局部区域内形成第一导电类型的埋层；优选的，所述制作方法还包括：在所述第二外延层上制作漂移场板的步骤。10.一种ldmos器件，其特征在于包含权利要求1-7中任一项所述的外延结构。

技术总结
本发明公开了一种LDMOS的外延结构、其制作方法及器件。所述外延结构包括：设置在半绝缘衬底的第一面上的第一外延层；设置在所述第一外延层上的第二外延层，其中包括体区和漂移区，所述体区内设置有源区和体接触区，漂移区内设置有漏区；绝缘层，所述绝缘层设置在第二外延层上，其中有栅极；源区金属与源区和体接触区均电性连接，所述漏区金属与漏区电性连接；在所述衬底第二面有第二金属层，源区金属通过沿厚度方向连续贯穿所述第二外延层、第一外延层以及衬底的第三导电通孔与第二金属层电性连接。本发明提供的外延结构显著增加了器件的击穿电压，降低了器件的电容，提升了器件的性能。的性能。的性能。


技术研发人员：黄安东
受保护的技术使用者：苏州华太电子技术股份有限公司
技术研发日：2022.03.11
技术公布日：2023/8/1