使用基于小芯片的存储架构的装置的制作方法

使用基于小芯片的存储架构的装置
1.相关申请的交叉引用
2.本专利文件要求于2021年9月10日向韩国知识产权局提交的、申请号为10-2021-0121036以及于2022年6月2日向韩国知识产权局提交的、申请号为10-2022-0067871的韩国专利申请的优先权和权益，该韩国专利申请的全部公开内容通过引用并入本文。
技术领域
3.所公开技术的实施例涉及一种存储架构，并且更具体地，涉及一种基于小芯片(chiplet)的存储架构。


背景技术：

4.数据存储系统或装置的多个实施方案中的有限系统资源可能无法满足对包括利用最近的系统灵活性特征实施的数据存储系统或装置的这种数据存储系统或装置的需求。例如，当存储架构以单片集成电路、单骨架集成电路或片上系统(soc)的形式配置时，存储架构具有与存储架构联接的主机装置以及从属于存储介质的标准的接口。这指示了存储架构仅对特定标准的主机装置和存储介质有效的限制的示例。


技术实现要素：

5.根据所公开技术的实施例的存储架构可以包括：前端芯片，被配置成执行与第一装置的第一接口连接；以及多个后端芯片，被配置成执行与第二装置的第二接口连接。前端芯片可以包括用于与多个后端芯片通信的前端链路，并且多个后端芯片可以包括用于与前端链路通信的后端链路。
6.根据所公开技术的实施例的存储架构可以包括：前端芯片，被配置成执行与第一装置的第一接口连接；第一后端芯片，被配置成执行与第二装置的第二接口连接；以及第二后端芯片，被配置成执行与第三装置的第三接口连接。前端芯片可以包括用于与第一后端芯片通信的第一前端链路以及用于与第二后端芯片通信的第二前端链路。第一后端芯片可以包括用于与第一前端链路通信的第一后端链路。第二后端芯片可以包括用于与第二前端链路通信的第二后端链路。
7.第一装置可以是主机装置，第二装置可以是第一存储器装置，第三装置可以是第二存储器装置。
8.第一存储器装置可以包括易失性存储器装置或加速器存储器装置，并且第二存储器装置可以包括非易失性存储器装置。
9.前端芯片、第一后端芯片和第二后端芯片可以以前端芯片、第一后端芯片和第二后端芯片在物理上分离以相互独立地发挥作用的小芯片结构来配置。
10.前端芯片、第一后端芯片、第二后端芯片可以被配置为响应于应用于第一装置、第二装置或第三装置中的至少一个的标准的任何变化而单独地可替换。前端芯片和多个后端芯片响应于第一装置和第二装置中的至少一个的规格的任何变化而单独地可替换。
11.第一接口连接可以具有比第二接口连接和第三接口连接更快的运行速度。
12.前端芯片可以包括：主机接口，被配置成执行与第一装置的信号和数据通信；内核逻辑电路，被配置成处理前端芯片中的指令和数据；以及流开关逻辑电路，被配置成控制前端芯片中的信号和数据的传输路径。
13.主机接口可以包括：物理层，联接到pcie标准或cxl标准的第一装置；接口逻辑电路，被配置成控制主机接口中的信号和数据处理；以及链路，被配置成提供物理层与接口逻辑电路之间的信号和数据的传输路径。
14.接口逻辑电路可以被配置成处理从链路传输的信号和数据，并将处理后的信号和数据传输到流开关逻辑电路。
15.内核逻辑电路可以包括具有第一运行速度的第一内核电路以及具有低于第一运行速度的第二运行速度的多个第二内核电路。第一内核电路可以联接到第一指令紧密联接存储器电路和第一数据紧密联接存储器电路。并且多个第二内核电路中的每一个可以联接到第二指令紧密联接存储器电路和第二数据紧密联接存储器电路。
16.第一指令紧密联接存储器电路可以被配置成具有比第二指令紧密联接存储器电路更大的存储容量，并且第二数据紧密联接存储器电路可以被配置成具有比第一数据紧密联接存储器电路更大的存储容量。
17.前端芯片可以进一步包括被设置为用于将pci方案的外围装置连接到前端芯片的装置的pci逻辑电路。
18.前端芯片可以进一步包括被配置成执行nvme装置的接口连接的nvme逻辑电路。
19.前端链路中的每一个可以包括第一链路层和第一物理层，并且后端链路中的每一个可以包括第二链路层和第二物理层。第一链路层可以提供前端芯片中的上层与第一物理层之间的包传输路径(packet transmission path)。第一物理层可以执行与后端链路的包传输。第二链路层可以提供后端芯片中的上层与第二物理层之间的包传输路径。并且第二物理层可以执行与前端链路的包传输。
20.第一链路层可以包括：第一流动控制器，被配置成执行在将包传输到后端链路时的包流动控制；以及第一包解码器，被配置成对从后端链路传输的包执行错误检测功能。并且第二链路层可以包括：第二流动控制器，被配置成执行在将包传输到前端链路时的包流动控制；以及第二包解码器，被配置成对从前端链路传输的包执行错误检测功能。
21.第一物理层可以包括：第一发送器，将包从第一链路层传输到后端链路；以及第一接收器，将包从后端链路传输到第一链路层。并且第二物理层可以包括：第二发送器，将包从第二链路层传输到前端链路；以及第二接收器，将包从前端链路传输到第二链路层。
22.第一接收器和第二接收器中的每一个可以包括锁相环和时钟数据恢复电路。
23.前端链路中的每一个和后端链路中的每一个可以进一步包括从参考时钟生成器接收时钟信号的时钟测量模块。
24.第一链路层可以被配置成生成第一通路激活信号以将第一通路激活信号传输到第一发送器、第二接收器和第二链路层。并且第二链路层可以被配置成生成第二通路激活信号以将第二通路激活信号传输到第二发送器、第一接收器和第一链路层。
25.第一接收器和第二接收器中的每一个可以包括锁相环。
26.前端链路中的每一个可以进一步包括从参考时钟生成器接收时钟信号的锁相环。
27.第一链路层可以被配置成生成第一通路激活信号以将第一通路激活信号传输到锁相环、第一发送器、第二接收器和第二链路层。并且第二链路层可以被配置成生成第二通路激活信号以将第二通路激活信号传输到第二发送器、第一接收器、锁相环和第一链路层。
28.根据所公开技术的实施例的存储架构可以包括：前端芯片，被配置成执行与第一装置的第一接口连接；以及第一后端封装和第二后端封装，联接到前端芯片。前端芯片可以包括用于与第一后端封装和第二后端封装通信的第一前端链路和第二前端链路。第一后端封装可以包括具有用于与第一前端链路通信的第一后端链路的第一后端芯片以及封装形式的第一存储器芯片。第二后端封装可以包括具有用于与第二前端链路通信的第二后端链路的第二后端芯片以及封装形式的第二存储器芯片。
29.第一前端链路可以具有与第二前端链路相同的配置。
30.第一后端链路可以具有与第二后端链路相同的配置。
31.前端芯片、第一后端芯片和第二后端芯片可以以前端芯片、第一后端芯片和第二后端芯片在物理上分离以相互独立地发挥作用的小芯片结构来配置。
32.前端芯片可以包括：主机接口，被配置成执行与第一装置的信号和数据通信；内核逻辑电路，被配置成处理前端芯片中的指令和数据；以及流开关逻辑电路，被配置成控制前端芯片中的信号和数据的传输路径。
33.主机接口可以包括：物理层，联接到pcie标准或cxl标准的第一装置；接口逻辑电路，被配置成控制主机接口内的信号和数据处理；以及链路，被配置成提供物理层与接口逻辑电路之间的信号和数据的传输路径。
34.接口逻辑电路可以被配置成处理从链路传输的信号和数据，并将处理后的信号和数据传输到流开关逻辑电路。
35.内核逻辑电路可以包括具有第一运行速度的第一内核电路以及具有低于第一运行速度的第二运行速度的多个第二内核电路。第一内核电路可以联接到第一指令紧密联接存储器电路和第一数据紧密联接存储器电路。并且多个第二内核电路中的每一个可以联接到第二指令紧密联接存储器电路和第二数据紧密联接存储器电路。
36.第一指令紧密联接存储器电路可以被配置成具有比第二指令紧密联接存储器电路更大的存储容量。并且第二数据紧密联接存储器电路可以被配置成具有比第一数据紧密联接存储器电路更大的存储容量。
37.前端芯片可以进一步包括被设置为用于将pci方案的外围装置连接到前端芯片的装置的pci逻辑电路。
38.前端芯片可以进一步包括被配置成执行nvme装置的接口连接的nvme逻辑电路。
39.前端链路可以包括第一链路层和第一物理层，并且后端链路包括第二链路层和第二物理层。第一链路层可以提供前端芯片中的上层与第一物理层之间的包传输路径。第一物理层可以执行与第一后端链路的包传输。第二链路层可以提供第一后端芯片中的上层与第二物理层之间的包传输路径。并且第二物理层可以执行与第一前端链路的包传输。
40.第一链路层可以包括：第一流动控制器，被配置成执行在将包传输到第一后端链路时的包流动控制；以及第一包解码器，被配置成对从第一后端链路传输的包执行错误检测功能。并且第二链路层可以包括：第二流动控制器，被配置成执行在将包传输到第一前端链路时的包流动控制；以及第二包解码器，被配置成对从第一前端链路传输的包执行错误
检测功能。
41.第一物理层可以包括：第一发送器，将包从第一链路层传输到后端链路；以及第一接收器，将包从后端链路传输到第一链路层。并且第二物理层可以包括：第二发送器，将包从第二链路层传输到前端链路；以及第二接收器，将包从前端链路传输到第二链路层。
42.第一接收器和第二接收器中的每一个可以包括锁相环和时钟数据恢复电路。
43.第一前端链路中的每一个和第一后端链路中的每一个可以进一步包括从参考时钟生成器接收时钟信号的时钟测量模块。
44.第一链路层可以被配置成生成第一通路激活信号以将第一通路激活信号传输到第一发送器、第二接收器和第二链路层。并且第二链路层可以被配置成生成第二通路激活信号以将第二通路激活信号传输到第二发送器、第一接收器和第一链路层。
45.第一接收器和第二接收器中的每一个可以包括延迟锁定环。
46.前端链路可以进一步包括从参考时钟生成器接收时钟信号的锁相环。
47.第一链路层可以被配置成生成第一通路激活信号以将第一通路激活信号传输到锁相环、第一发送器、第二接收器和第二链路层。并且第二链路层可以被配置成生成第二通路激活信号以将第二通路激活信号传输到第二发送器、第一接收器、锁相环和第一链路层。
48.第一后端封装可以包括：封装衬底；第一后端芯片，设置在封装衬底的第一表面上；多个存储器芯片，以堆叠结构设置在封装衬底的第一表面上；以及模塑材料，围绕第一后端芯片和多个存储器芯片。
49.第一后端封装可以进一步包括设置在封装衬底的第二表面上的连接结构。并且第一后端芯片中的第一后端链路可以通过封装衬底和连接结构联接到第一前端链路。
50.根据所公开技术的实施例的存储架构可以包括：前端芯片，被配置成执行与第一装置的第一接口连接；后端封装，联接到前端封装；以及多个子后端封装，通过后端封装间接联接到前端芯片。前端芯片可以包括用于与后端封装通信的前端链路，并且后端封装和多个子后端封装以菊花链(daisy chain)方案彼此联接。
51.后端封装可以包括封装在其中的后端芯片和多个存储器芯片，后端芯片包括用于与前端链路通信的后端链路以及用于与多个子后端封装之中的最前方的子后端封装通信的子后端链路。并且多个子后端封装中的每一个可以包括封装在其中的包括子后端链路的子后端芯片和多个存储器芯片，并且子后端链路联接到多个子后端封装之中的相邻子后端封装的子后端链路。
52.后端芯片的子后端链路可以具有与构成多个后端封装的子后端芯片中的每一个的子后端链路相同的配置。
53.前端芯片可以包括：主机接口，被配置成执行与第一装置的信号和数据通信；内核逻辑电路，被配置成处理前端芯片中的指令和数据；以及流开关逻辑电路，被配置成控制前端芯片中的信号和数据的传输路径。
54.主机接口可以包括：物理层，联接到pcie标准或cxl标准的第一装置；接口逻辑电路，被配置成控制主机接口内的信号和数据处理；以及链路，被配置成提供物理层与接口逻辑电路之间的信号和数据的传输路径。
55.接口逻辑电路可以被配置成处理从链路传输的信号和数据，并将处理后的信号和数据传输到流开关逻辑电路。
56.内核逻辑电路可以包括具有第一运行速度的第一内核电路以及具有低于第一运行速度的第二运行速度的多个第二内核电路。第一内核电路可以联接到第一指令紧密联接存储器电路和第一数据紧密联接存储器电路。并且多个第二内核电路中的每一个可以联接到第二指令紧密联接存储器电路和第二数据紧密联接存储器电路。
57.第一指令紧密联接存储器电路可以被配置成具有比第二指令紧密联接存储器电路更大的存储容量。并且第二数据紧密联接存储器电路可以被配置成具有比第一数据紧密联接存储器电路更大的存储容量。
58.前端芯片可以进一步包括被设置为用于将pci方法的外围装置连接到前端芯片的装置的pci逻辑电路。
59.前端芯片可以进一步包括被配置成执行nvme装置的接口连接的nvme逻辑电路。
60.前端链路可以包括第一链路层和第一物理层，并且后端链路包括第二链路层和第二物理层。第一链路层可以为前端芯片中的上层和第一物理层之间的包传输提供路径。第一物理层可以执行与后端链路的包传输。第二链路层可以为后端芯片中的上层和第二物理层之间的包传输提供路径。并且第二物理层可以执行与前端链路的包传输。
61.第一链路层可以包括：第一流动控制器，被配置成执行在将包传输到后端链路时的包流动控制；以及第一包解码器，被配置成对从后端链路传输的包执行错误检测功能。并且第二链路层可以包括：第二流动控制器，被配置成执行在将包传输到前端链路时的包流动控制；以及第二包解码器，被配置成对从前端链路传输的包执行错误检测功能。
62.第一物理层可以包括：第一发送器，将包从第一链路层传输到后端链路；以及第一接收器，将包从后端链路传输到第一链路层。并且第二物理层可以包括：第二发送器，将包从第二链路层传输到前端链路；以及第二接收器，将包从前端链路传输到第二链路层。
63.第一接收器和第二接收器中的每一个可以包括锁相环和时钟数据恢复电路。
64.前端链路和后端链路中的每一个可以进一步包括从参考时钟生成器接收时钟信号的时钟测量模块。
65.第一链路层可以被配置成生成第一通路激活信号以将第一通路激活信号传输到第一发送器、第二接收器和第二链路层。并且第二链路层可以被配置成生成第二通路激活信号以将第二通路激活信号传输到第二发送器、第一接收器和第一链路层。
66.第一接收器和第二接收器中的每一个可以包括延迟锁定环。
67.前端链路可以进一步包括从参考时钟生成器接收时钟信号的锁相环。
68.第一链路层可以被配置成生成第一通路激活信号以将第一通路激活信号传输到锁相环、第一发送器、第二接收器和第二链路层。并且第二链路层可以被配置成生成第二通路激活信号以将第二通路激活信号传输到第二发送器、第一接收器、锁相环和第一链路层。
69.后端封装可以包括：封装衬底；后端芯片，设置在封装衬底的第一表面上；多个存储器芯片，以堆叠结构设置在封装衬底的第一表面上；以及模塑材料，围绕后端芯片和多个存储器芯片。
70.后端封装可以进一步包括设置在封装衬底的第二表面上的连接结构。并且第一后端芯片中的第一后端链路可以通过封装衬底和连接结构联接到第一前端链路。
71.子后端封装可以包括：封装衬底；子后端芯片，设置在封装衬底的第一表面上；多个存储器芯片，以堆叠结构设置在封装衬底的第一表面上；以及模塑材料，围绕子后端芯片
和多个存储器芯片。
72.子后端封装可以进一步包括设置在封装衬底的第二表面上的连接结构。并且子后端芯片中的子后端链路可以通过封装衬底和连接结构联接到子后端链路。
73.用于存储架构的装置可以进一步包括后端芯片，后端芯片被配置成执行与第二装置的第二接口连接并且包括用于与前端芯片通信的第一后端链路。前端芯片可以进一步包括用于与后端芯片通信的附加前端链路。并且后端封装可以包括联接到前端芯片的前端链路的第二后端链路。
附图说明
74.图1是示出根据所公开技术的实施例的存储架构的框图。
75.图2是示出图1的存储架构的前端芯片的配置的示例的框图。
76.图3是示出根据所公开技术的实施例的构成存储架构的后端芯片的框图。
77.图4是示出根据所公开技术的另一实施例的构成存储架构的后端芯片的框图。
78.图5是示出根据所公开技术的又一实施例的构成存储架构的后端芯片的框图。
79.图6是示出根据所公开技术的又一实施例的构成存储架构的后端芯片的框图。
80.图7是示出根据所公开技术的又一实施例的构成存储架构的后端芯片的框图。
81.图8是示出根据所公开技术的又一实施例的构成存储架构的后端芯片的框图。
82.图9是示出根据所公开技术的又一实施例的构成存储架构的后端芯片的框图。
83.图10是示出根据所公开技术的另一实施例的存储架构的框图。
84.图11是示出图10的存储架构的前端芯片的配置的示例的框图。
85.图12是示出根据所公开技术的又一实施例的存储架构的框图。
86.图13是示出图12的存储架构的第一后端封装的配置的示例的截面图。
87.图14是示出根据所公开技术的又一实施例的存储架构的框图。
88.图15是示出图14的存储架构的第一后端封装的配置的示例的截面图。
89.图16是示出图14的存储架构的第一子后端封装的示例的截面图。
90.图17是示出根据所公开技术的实施例的后端封装和三个子后端封装以菊花链(daisy chain)方案联接到前端芯片的配置的示例的示图。
91.图18是示出采用根据所公开技术的实施例的存储架构的存储模块的示例的示图。
92.图19是示出根据所公开技术的又一实施例的存储架构的框图。
93.图20是示出采用图19的存储架构的存储模块的示例的示图。
94.图21是示出根据所公开技术的实施例的存储架构的前端链路和后端链路的配置的框图。
95.图22是示出根据所公开技术的另一实施例的存储架构的前端链路和后端链路的配置的框图。
96.图23是示出根据所公开技术的又一实施例的存储架构的前端链路和后端链路的配置的框图。
97.图24是示出图21至图23的前端链路和后端链路中的包传输过程的示例的示图。
98.图25是示出图21至图23的前端链路到后端链路的通信过程的示例的示图。
99.图26是示出图21至图23的前端链路到后端链路的通信过程的另一示例的示图。
具体实施方式
100.各种计算或通信应用中的数据存储系统可以包括用于存储数据并与一个或多个主机装置通信以执行与来自主机装置的命令或请求相关的各种数据存储操作的一个或多个存储器装置。这种数据存储系统中需要一些灵活性，以便允许数据存储系统适应主机装置的变化或存储器装置的变化。本专利文件中的技术提供了一种数据存储架构以实现主机装置与具有用于存储数据的一个或多个存储器装置的存储系统之间的接口装置或系统，以实施与主机装置或存储器装置通信的不同的芯片组。
101.图1是示出根据所公开技术的实施例的在主机装置和具有用于存储数据的一个或多个存储器装置的存储系统之间的接口装置或系统的存储架构100a的框图。如图所示，存储架构100a可以包括前端芯片200以及多个后端芯片，诸如两个带端芯片310和320。尽管图1中的存储架构100a的示例示出了包括两个后端芯片310和320，但是在多个实施方案中存储架构100a中可以包括更多数量的后端芯片。前端芯片200可以设置在诸如处理器的主机装置与后端芯片310和320之间。后端芯片310和320可以设置在前端芯片200与存储器装置之间。前端芯片200可以与主机装置以及后端芯片310和320通信。后端芯片310和320可以与前端芯片200以及存储数据的存储器装置通信。
102.前端芯片200和后端芯片310和320可以以小芯片结构来配置。因此，前端芯片200和后端芯片310和320可以具有彼此物理上分离的结构并且因此彼此独立地发挥作用，并且可以通过芯片之间的总线传输数据和信号。如下文进一步解释的，前端芯片200和后端芯片(例如310和320)之间的物理上分离允许前端芯片200与后端芯片(例如310和320)单独地替换以及后端芯片(例如310和320)与前端芯片200单独地替换。在多个实施方案中，主机装置可以以比存储数据的存储器装置更快的速度运行。在这种实施方案中，前端芯片200可以被配置成支持与高速主机装置高速通信，并且后端芯片310和320可以被配置成支持与低速存储器装置低速通信。在所公开技术的多个实施例中，“高速”和“低速”将指示主机装置和存储器装置之间的相对速度差。由于前端芯片200与后端芯片310、320所支持的速度和性能不同，因此与后端芯片310和320相比，前端芯片200可以通过相对精细的工艺制造。与后端芯片310或320通信的存储器装置可以被配置成包括诸如dram装置的易失性存储器装置、执行加速操作的加速器存储器装置或者诸如相变存储器(pcm)装置或闪速存储器装置的非易失性存储器装置。在一些实施方案中，这种存储器装置可以具有包括易失性存储器装置、加速器存储器装置和非易失性存储器装置的模块结构。
103.前端芯片200可以包括用于与主机装置通信的主机接口210。另外，前端芯片200可以包括分别用于与后端芯片310和320通信的前端链路(fe.link)221(1)和221(2)。后端芯片310和320可以分别包括用于与前端芯片200通信的后端链路(be1.link)311和321。在示例中，前端芯片200的主机接口210可以通过采用高速外围组件互连(下文中被称为“pcie”)协议来配置。在另一示例中，主机接口210可以通过采用高速计算链路(下文中被称为“cxl”)协议来配置。在一些情况下，主机接口210可以通过采用pcie协议和cxl协议两者来配置。前端芯片200的第一前端链路221(1)可以联接到第一后端芯片310的后端链路311。前端芯片200的第二前端链路221(2)可以联接到第二后端芯片320的后端链路321。
104.当根据本实施例的存储架构100a在计算系统中采用时，在一些实施方案中，可以利用配备有修改后或更新后的与主机装置的通信协议的另一替换前端芯片仅替换前端芯
片200，同时保留后端芯片310和320。在一些其他实施方案中，可以利用配备有修改后或更新后的与存储器装置的通信协议的替换后端芯片仅替换后端芯片310和320，同时保留前端芯片200。在其他实施方案中，可以利用配备有修改后或更新后的与主机装置和存储器装置的通信协议的更新后的前端芯片和后端芯片来替换前端芯片200以及后端芯片310和320。在示例中，主机装置可以支持pcie协议第五代标准并且存储器装置可以支持ddr5标准dram，并且因此，存储架构100a的前端芯片200可以支持pcie第五代协议并且存储架构100a的后端芯片310和320可以支持ddr5标准dram。当存储架构具有片上系统(soc)格式时，在主机装置的接口标准改变而dram标准没有改变的情况下或者在主机装置的接口标准没有改变而dram标准改变的情况下，存储架构本身可以被设计为允许改变以支持主机装置改变后的标准。根据本实施例的存储架构100a，当仅改变主机装置的接口标准时，可以利用支持与主机装置的新接口标准的替换前端芯片仅替换前端芯片200。当仅改变dram标准而主机装置标准保持不变时，存储架构100a使得能够利用支持改变后的dram标准的更新后的后端芯片仅替换后端芯片310和320，同时保持当前前端芯片与主机装置的通信。
105.图2是示出前端芯片200的配置的示例的框图，该配置具有用于实施图1的存储架构100a的更详细层次的各个组件的一些示例。在该示例中，根据本示例的前端芯片200与用于通信的、具有8个通路(x8)的pcie第5代标准的主机装置通信。在其他实施方案中，前端芯片200可以使用诸如用于高速通信的高速计算链路(cxl)标准的不同通信协议与主机装置通信。
106.参照图2，前端芯片200可以包括主机接口210、多个前端链路(fe.link)(例如“k”个前端链路(fe.link)221(1)-221(k)，(“k”为自然数))、内核逻辑电路230、流开关逻辑电路240、pci逻辑电路250、nvme(高速非易失性存储器)逻辑电路260和链路结构270。主机接口210可以包括pcie物理层211、pcie链路212和接口逻辑电路213。pcie物理层211可以是根据pcie第5代标准联接到主机装置的物理层。pcie物理层211可以根据pcie协议将从主机装置传输的信号和/或数据传输到pcie链路212。另外，pcie物理层211可以根据pcie协议将从pcie链路212传输的信号和/或数据传输到主机装置。pcie链路212可以提供pcie物理层211与接口逻辑电路213之间的信号和数据的路径。pcie链路212可以将从pcie物理层211传输的信号和/或数据传输到接口逻辑电路213。另外，pcie链路212可以将从接口逻辑213传输的信号和/或数据传输到pcie物理层211。
107.接口逻辑电路213可以控制主机接口210中的信号和数据处理。接口逻辑电路213可以处理从pcie链路212传输的信号和/或数据，并且可以将处理后的信号和/或数据传输到流开关逻辑电路240。另外，接口逻辑电路213可以处理从流开关逻辑电路240传输的信号和/或数据，并且可以将处理后的信号和/或数据传输到pcie链路212。在示例中，接口逻辑电路213可以包括用于数据完整性的逻辑电路(dif/dix)213a。逻辑电路213a可以包括诸如数据中的数据完整性字段(dif)的额外字节，或者可以生成用于检查数据完整性的数据完整性扩展(dix)数据。在示例中，接口逻辑电路213可以包括用于控制数据传输的流控制逻辑电路，例如，高级可扩展接口(axi)流控制逻辑电路(axi-st)213b。在示例中，接口逻辑电路213可以包括用于在主机接口210中缓冲数据的缓冲存储器电路(双端口)213c。
108.如参照图1所述，第一至第“k”前端链路221(1)-221(k)可以通过外部总线分别联接到存储器装置。前端链路221(1)-221(k)可以通过前端芯片200内的内部总线联接到链路
结构270。前端链路221(1)-221(k)可以将通过链路结构270传输的信号和/或数据传输到存储器装置。另外，前端链路221(1)-221(k)可以将从存储器装置传输的信号和/或数据传输到链路结构270。
109.内核逻辑电路230可以在前端芯片200中执行处理指令和数据的功能。内核逻辑电路230可以包括多个内核电路231和232(1)-232(m)。在示例中，内核逻辑电路230可以包括第一内核电路(core1)231和多个第二内核电路(core2)，例如“m”个第二内核电路(core2)232(1)-232(m)(“m”为自然数)。尽管图2中未示出，但是第一内核电路231和第二内核电路232(1)-232(m)中的每一个还可以包括寄存器堆(register file)。第一内核电路230可以包括第一指令紧密联接存储器(itcm1)电路和第一数据紧密联接存储器(dtcm1)电路，并且第一内核电路231可以通过内部高速接口联接到第一指令紧密联接存储器(itcm1)电路和第一数据紧密联接存储器(dtcm1)电路。第二内核电路232(1)-232(m)中的每一个可以包括第二指令紧密联接存储器(itcm2)电路和第二数据紧密联接存储器(dtcm2)电路，并且通过内部高速接口联接到第二指令紧密联接存储器(itcm2)电路和第二数据紧密联接存储器(dtcm2)电路。第一内核电路231可以被配置成具有比第二内核电路232(1)-232(m)更快的处理速度。在示例中，第一内核电路231的第一运行速度可以以ghz为单位，第二内核电路232(1)-232(m)中的每一个的第二运行速度可以以hz为单位。第一指令紧密联接存储器(itcm1)电路可以利用比第二指令紧密联接存储器(itcm2)电路更大的存储容量来配置。在一些实施方案中，第二数据紧密联接存储器(dtcm2)电路可以具有比第一数据紧密联接存储器(dtcm1)电路更大的存储容量。在示例中，第一指令紧密联接存储器itcm1电路、第一数据紧密联接存储器dtcm1电路、第二指令紧密联接存储器itcm2电路和第二数据紧密联接存储器dtcm2电路中的每一个可以利用sram电路来配置。尽管附图中未示出，但是内核逻辑电路230还可以包括用于处理通过将命令分离而生成的子命令的逻辑电路。
110.流开关逻辑电路240可以控制前端芯片200中的信号和数据的传输路径。为此，流开关逻辑电路240可以控制前端芯片200中的各种内部总线。流开关逻辑电路240可以通过内部总线联接到前端芯片200中的其他组件，即，主机接口210、内核逻辑电路230、pci逻辑电路250、nvme逻辑电路260和链路结构270。
111.pci逻辑电路250可以提供用于连接pci方案的各个外围装置的装置。在示例中，pci逻辑电路250可以利用pci夹层卡(pmc)来配置。pmc可以通过组合普通夹层卡(cmd)和pci总线来配置。当不需要与pci方案的外围装置连接时，可以从前端芯片200中移除pci逻辑电路250。
112.nvme逻辑电路260可以执行高速非易失性存储器(nvme)装置的接口连接。在示例中，nvme逻辑电路260可以包括将虚拟存储器电路转换为物理存储器电路的转换逻辑电路。在示例中，nvme逻辑电路260可以生成物理区域页面(prp)，物理区域页面具有待运行命令的nvme装置的物理存储器信息。在示例中，nvme逻辑电路260可以生成与分布式收集元件的链式列表相对应的分散聚集列表(sgl)。
113.链路结构270可以设置在流开关逻辑电路240与前端链路221(1)-221(k)之间。链路结构270可以用作流开关逻辑电路240和前端链路221(1)-221(k)之间的信号和/或数据的传输路径。在示例中，链路结构270可以被配置为主总线。尽管图2中未示出，但链路结构270还可以以提供节点之间的路由的结构来配置。
114.图3是示出根据所公开技术的实施例的后端芯片300a的示例的框图，后端芯片300a构成图1中的与主机装置通信的前端芯片和存储器装置之间的存储架构100a的部分的存储架构。以下对后端芯片300a的描述可以适用于图1的存储架构100a的后端芯片310和320中的每一个。根据本示例的后端芯片300a被配置成联接到作为存储系统中的存储器装置的dram装置。后端芯片300a可以包括后端链路321、极限存储器配置文件(xmp)增强器(xmpe)322、dram控制器323和dram物理层(dram phy)324。后端链路321可以通过外部总线联接到前端链路(图2的221(1)-221(k))中的一个。xmp增强器322可以支持dram装置的存储器配置文件功能。dram控制器323可以控制对dram装置的访问操作，例如，读取操作和写入操作。dram物理层324可以执行与dram装置的接口连接。dram物理层324可以通过具有与dram装置的标准相对应的带宽的总线与dram装置通信。尽管图3中未示出，但是根据本示例的后端芯片300a还可以与dram装置一起构成一个封装。在这种情况下，封装可以以使得后端芯片300a设置在封装衬底的第一区域中并且dram管芯堆叠并设置在封装衬底的第二区域中的方式来配置。
115.图4是示出根据所公开技术的实施例的后端芯片300b的另一示例的框图，后端芯片300b构成图1中的与主机装置通信的前端芯片和不同存储器装置之间的存储架构100a的部分的存储架构。以下对后端芯片300b的描述可以适用于图1的存储架构100a的后端芯片310和320中的每一个。在图4示出的示例中，联接到后端芯片300b的不同存储器装置是dram装置。如图所示，后端芯片300b可以包括后端链路321、第一axi流控制逻辑电路331a、电源管理逻辑电路333、嵌入式应用逻辑电路334、系统管理服务逻辑电路335、紧密联接存储器(tcm)电路336、存储器管理逻辑电路337、第二axi流控制逻辑电路331b、交叉开关(cross bar)338和dram控制器/dram物理层339。dram控制器/dram物理层339可以包括第三axi流控制逻辑电路331c。
116.后端链路321可以通过外部总线联接到前端芯片(图2的200)的前端链路(图2的221(1)-221(k))中的一个。第一axi流控制逻辑电路331a可以通过内部总线联接到后端链路321。联接到第一axi流控制逻辑电路331a的内部总线可以包括多个通道，例如读取通道和写入通道。第一axi流控制逻辑电路331a可以提供后端链路321与交叉开关338之间的数据传输路径。电源管理逻辑电路333可以管理后端芯片300b中的电力。嵌入式应用逻辑电路334可以根据所编程的嵌入式应用执行操作。系统管理服务逻辑电路335可以在后端芯片300b中执行系统管理服务操作。系统管理服务逻辑电路335可以通过内部总线联接到交叉开关338。
117.紧密联接存储器电路336可以用作后端芯片300b中的缓冲存储器电路。存储器管理逻辑电路337可以对紧密联接存储器电路336执行控制操作。第二axi流控制逻辑电路331b可以通过内部总线联接到交叉开关338。第二axi流控制逻辑电路331b可以提供存储器管理逻辑电路337与交叉开关338之间的数据传输路径。交叉开关338可以通过内部总线联接到第一axi流控制逻辑电路331a、第二axi流控制逻辑电路331b、dram控制器/dram物理层339的第三axi流控制逻辑电路331c、以及系统管理服务逻辑电路335。交叉开关338可以被配置为指定通过内部总线接收的信号和数据的各种路径。dram控制器/dram物理层339可以通过第三axi流控制逻辑电路331c联接到交叉开关338。dram控制器/dram物理层339可以经由外部总线联接到多个dram装置(dram)。
118.图5是示出根据所公开技术的实施例的后端芯片300c的框图，后端芯片300c构成图1中的与主机装置通信的前端芯片和不同存储器装置之间的存储架构100a的部分的存储架构。以下对后端芯片300c的描述可以适用于图1的存储架构100a的后端芯片310和320中的每一个。根据本示例的后端芯片300c可以被配置成联接到多个加速器。在图5中，与图4相同的附图标记表示相同的部件，因此将省略重复的描述。参照图5，后端芯片300c与图4的后端芯片300b的不同之处在于采用加速引擎349代替dram控制器/dram物理层(图4中的339)。加速引擎349可以通过第三axi流控制逻辑电路331c和后端芯片300c中的内部总线联接到交叉开关338。加速引擎349可以通过外部总线联接到多个加速器存储器装置。加速器存储器装置可以具有其中存储器装置和操作处理器被以单个芯片配置的形式。因此，加速引擎329可以控制加速器存储器装置的算术操作和存储器操作。
119.图6是示出根据所公开技术的实施例的构成存储架构的后端芯片300d的框图。以下对后端芯片300d的描述可以适用于图1的存储架构100a的后端芯片310和320中的每一个。根据本示例的后端芯片300d可以被配置成联接到多个管理dram解决方案(mds)模块。在图6中，与图4和图5相同的附图标记表示相同的部件，因此将省略重复的描述。参照图6，后端芯片300d与图5的后端芯片300c的不同之处在于采用mds控制器359代替dram控制器/dram物理层(图4中的339)和加速引擎(图5中的349)。mds控制器359可以通过第三axi流控制逻辑电路331c和后端芯片300d中的内部总线联接到交叉开关338。mds控制器359可以通过外部总线联接到mds模块。mds控制器359可以控制对mds模块的访问操作。
120.图7是示出根据所公开技术的实施例的构成存储架构的后端芯片300e的框图。以下对后端芯片300e的描述可以适用于图1的存储架构100a的后端芯片310和320中的每一个。根据本示例的后端芯片300e可以被配置成联接到多个pcm装置。在图7中，与图4至图6相同的附图标记表示相同的部件，因此将省略重复的描述。参照图7，后端芯片300e与图4的后端芯片300b、图5的后端芯片300c、图6的后端芯片300d的不同之处在于采用pcm控制器369代替dram控制器/dram物理层(图4的339)、加速引擎(图5的349)和mds控制器(图6的359)。pcm控制器369可以通过第三axi流控制逻辑电路331c和内部总线联接到交叉开关338。pcm控制器369可以通过外部总线联接到pcm装置。pcm控制器369可以控制对pcm装置的访问操作。
121.图8是示出根据所公开技术的实施例的构成存储架构的后端芯片300f的框图。以下对后端芯片300f的描述可以适用于图1的存储架构100a的后端芯片310和320中的每一个。根据本示例的后端芯片300f可以被配置成联接到mds模块。参照图8，后端芯片300f可以包括后端链路321、axi流控制逻辑电路372、内核电路373、网络连接逻辑电路(nic)374和mds控制器375。后端链路321可以通过外部总线联接到前端芯片(图2的200)的前端链路(图2的221(1)-221(k))中的一个。axi流控制逻辑电路372可以通过内部总线联接到后端链路321和网络连接逻辑电路374。axi流控制逻辑电路372可以提供后端链路321与网络连接逻辑电路374之间的数据传输路径。内核电路373可以在后端芯片300f内执行处理指令和数据的功能。内核电路373可以包括紧密联接存储器tcm电路。网络连接逻辑电路374可以通过内部总线联接到axi流控制逻辑电路372、内核电路373和mds控制器375。网络连接逻辑电路374可以控制axi流控制逻辑电路372、内核电路373和mds控制器375之间的信号和数据传输。mds控制器375可以通过外部总线联接到mds模块。mds控制器375可以控制对mds模块的
访问操作。
122.图9是示出根据所公开技术的实施例的构成存储架构的后端芯片300g的框图。以下对后端芯片300g的描述可以适用于图1的存储架构100a的后端芯片310和320中的每一个。根据本示例的后端芯片300g可以被配置成联接到闪速存储器装置。参照图9，后端芯片300g可以包括后端链路321、网络连接逻辑电路(nic)382、闪存接口层(fil)383、写入保护逻辑电路(wrp)384、读取保护逻辑电路(rdp)385、闪存控制器386。后端链路321可以通过外部总线联接到前端芯片(图2的200)的前端链路(图2的221(1)-221(k))中的一个。后端链路321可以通过内部总线联接到网络连接逻辑电路382。网络连接逻辑电路382可以控制后端芯片300g中的数据传输。闪存接口层383可以在闪速存储器装置的读取操作和写入操作期间执行接口连接操作。闪存接口层383可以包括用于缓冲存储器电路的紧密联接存储器(tcm)电路。写入保护逻辑电路(wrp)384可以执行防止闪速存储器装置中的不需要的写入操作的功能。读取保护逻辑电路(rdp)385可以执行保护存储在闪速存储器装置中的软件代码的功能。闪存控制器386可以控制对闪速存储器装置的访问操作。
123.图10是示出根据所公开技术的另一实施例的在主机装置和具有用于存储数据的一个或多个存储器装置的存储系统之间的接口装置或系统的存储架构100b的框图。参照图10，存储架构100b可以包括前端芯片400以及多个后端芯片，例如第一后端芯片500和第二后端芯片600，其中这些芯片被实施为单独的芯片，以允许在不替换其他芯片的情况下替换它们中的任意一个。尽管图10中的存储架构100b包括两个后端芯片500和600，但这只是示例，存储架构100b中还可以包括更多数量的后端芯片。前端芯片400可以设置在例如处理器的主机装置与第一后端芯片500和第二后端芯片600之间。第一后端芯片500可以设置在前端芯片400与第一存储器装置之间。第二后端芯片600可以设置在前端芯片400与第二存储器装置之间。因此，前端芯片400可以与主机装置以及第一后端芯片500和第二后端芯片600通信。第一后端芯片500可以与前端芯片400和第一存储器装置通信。第二后端芯片600可以与前端芯片400和第二存储器装置通信。
124.前端芯片400、第一后端芯片500和第二后端芯片600可以以小芯片结构来配置。也就是说，前端芯片400、第一后端芯片500和第二后端芯片600中的每一个可以具有物理上分离的芯片结构以彼此独立地发挥作用，并且可以通过芯片之间的总线传输数据和信号。通常，主机装置以比存储器装置更快的速度运行。因此，前端芯片400可以被配置成支持与主机装置高速通信。另一方面，第一后端芯片500和第二后端芯片600可以被配置成分别支持与第一存储器装置和第二存储器装置低速通信。由于前端芯片400与第一后端芯片500和第二后端芯片600所支持的处理速度和性能不同，因此与第一后端芯片500和第二后端芯片600相比，前端芯片400可以通过相对更精细的工艺制造。第一后端芯片500和第二后端芯片600所支持的速度可以根据第一存储器装置和第二存储器装置的速度标准的不同而彼此不同。在示例中，第一存储器装置可以是诸如dram装置的易失性存储器装置或加速器存储器装置，第二存储器装置可以是诸如闪速存储器装置的非易失性存储器装置。
125.前端芯片400可以包括用于与主机装置通信的主机接口410。另外，前端芯片400可以包括用于与第一后端芯片500通信的第一前端链路(fe.link)421，并且可以包括用于与第二后端芯片600通信的第二前端链路(fe.link)422。第一前端链路421和第二前端链路422可以具有相同的结构。第一后端芯片500可以包括用于与前端芯片400通信的第一后端
链路(be1.link)521。第二后端芯片600可以包括用于与前端芯片400通信的第二后端链路(be2.link)621。第一后端链路521和第二后端链路621可以具有相同的结构。在示例中，前端芯片400的主机接口410可以通过采用pcie协议和/或cxl协议来配置。前端芯片400的第一前端链路421可以联接到第一后端芯片500的第一后端链路521。前端芯片400的第二前端链路422可以联接到第二后端芯片600的第二后端链路621。
126.当根据本实施例的存储架构100b在计算系统中采用时，可以仅替换前端芯片400，同时保留第一后端芯片500和第二后端芯片600。可选地，可以仅替换第二后端芯片600，同时保留前端芯片400和第一后端芯片500。可选地，可以仅替换第一后端芯片500，同时保留前端芯片400和第二后端芯片600。在主机装置支持pcie协议第5代标准并且第一存储器装置为ddr5标准dram装置的示例中，存储架构100b的前端芯片400可以支持pcie第5代协议，并且存储架构100b的第一后端芯片500可以支持ddr5标准dram装置。在这种情况下，当主机装置的接口标准从例如pcie第5代改变为pcie第6代时，可以仅将前端芯片400替换为支持pcie第6代标准的前端芯片。类似地，当dram装置的标准从ddr5改变为ddr6时，可以仅将第一后端芯片500替换为支持ddr6标准的第一后端芯片。
127.图11是示出图10的存储架构100b的前端芯片400的配置的示例的框图。假设根据本示例的前端芯片400与pcie第5代(由8个通路(x8)组成)标准的主机装置通信。然而，这只是示例，前端芯片400还可以与cxl标准的主机装置通信。在图11中，与图2相同的附图标记表示相同的部件，并且以下将省略重复的描述。参照图11，前端芯片400可以包括主机接口410、第一前端链路(fe.link)421、内核逻辑电路230、流开关逻辑电路240、pci逻辑电路250、nvme逻辑电路260、链路结构270、至少一个或多个第二前端链路(fe.link)，例如“k”个第二前端链路(fe.link)422(1)-422(k)(“k”为自然数)。主机接口410可以具有与图2的主机接口210相同的配置。根据本示例的前端芯片400与其中所有前端链路(图2的221(1)-221(k))都联接到链路结构270的前端芯片(图2的200)的不同之处在于第一前端链路421通过内部总线联接到流开关逻辑电路240，并且仅第二前端链路422(1)-422(k)联接到链路结构270。
128.如参照图10所述，第一前端链路421可以通过外部总线联接到第一存储器装置。第一前端链路421可以通过前端芯片400中的内部总线联接到流开关逻辑电路240。第一前端链路421可以将通过流开关逻辑电路240传输的信号和/或数据传输到第一存储器装置。另外，第一前端链路421可以将从第一存储器装置传输的信号和/或数据传输到流开关逻辑电路240。如参照图11所述，第二前端链路422(1)-422(k)可以通过外部总线分别联接到第二存储器装置。第二前端链路422(1)-422(k)可以通过前端芯片400中的内部总线联接到链路结构270。第二前端链路422(1)-422(k)可以通过链路结构270将从流开关逻辑电路240和nvme逻辑电路260传输的信号和/或数据传输到第二存储器装置。另外，第二前端链路422(1)-422(k)可以通过链路结构270将从第二存储器装置传输的信号和/或数据传输到流开关逻辑电路240和nvme逻辑电路260。
129.图12是示出根据所公开技术的又一实施例的存储架构100c的框图。参照图12，根据本实施例的存储架构100c可以包括前端芯片200以及多个后端封装，例如第一后端封装700(1)和第二后端封装700(2)。尽管本实施例中的存储架构100c包括两个后端封装700(1)和700(2)，但这只是示例，存储架构100c还可以包括两个以上的后端封装。前端芯片200可
以具有与构成参照图1描述的存储架构100a的前端芯片200相同的配置。因此，前端芯片200可以利用参照图2描述的元件来配置。第一后端封装700(1)和第二后端封装700(2)可以分别联接到前端芯片200的前端链路221(1)和221(2)。第一后端封装700(1)可以具有包括第一后端芯片710(1)和第一存储器芯片720(1)的封装结构。第一后端封装700(1)可以包括联接到前端芯片200的第一前端链路221(1)的第一后端链路711(1)。第二后端封装700(2)可以具有包括第二后端芯片710(2)和第二存储器芯片720(2)的封装结构。第二后端封装700(2)可以包括联接到前端芯片200的第二前端链路221(2)的第二后端链路711(2)。第一后端芯片710(1)和第二后端芯片710(2)可以具有与参照图1描述的后端芯片310和320中的一个相同的配置。因此，参照图3至图9描述的后端芯片的各个示例可以适用于第一后端芯片710(1)和第二后端芯片710(2)。
130.图13是示出图12的存储架构100c的第一后端封装700(1)的配置的示例的截面图。根据本示例的第一后端封装700(1)的配置可以同样地适用于第二后端封装700(2)。参照图13，第一后端封装700(1)可以包括：封装衬底701；第一后端芯片710(1)，设置在第一表面上，例如设置在封装衬底701的上表面上；多个存储器芯片703，设置在封装衬底701的上表面上方；以及模塑材料705，围绕第一后端芯片710(1)和多个存储器芯片703。多个连接结构702可以设置在第二表面上，例如设置在封装衬底701的下表面上。在示例中，多个连接结构702可以是焊球。第一后端封装700(1)的连接结构702可以电联接到前端芯片(图12的200)的第一前端链路221(1)。第一后端芯片710(1)可以设置在第一区域中，例如设置在封装衬底701的中心区域中。第一后端芯片710(1)可以包括第一后端链路711(1)。第一后端链路711(1)可以通过连接结构702电联接到第一前端芯片(图12的200)的第一前端链路221(1)。多个存储器芯片703可以设置在第二区域中，例如设置在封装衬底701的侧区域中。多个存储器芯片703可以以阶梯形状堆叠。如图13所示，八个存储器芯片703可以堆叠在封装衬底701的左侧区域上，并且八个存储器芯片703可以以中间衬底704插入其间的方式堆叠。类似地，八个存储器芯片703可以堆叠在封装衬底701的右侧区域上，并且八个存储器芯片703可以以中间衬底704插入其间的方式堆叠。尽管图13中未示出，但是第一后端芯片710(1)还可以通过导线或凸块电连接到封装衬底701。另外，多个存储器芯片703可以通过导线电连接到封装衬底701。
131.图14是示出根据所公开技术的又一实施例的存储架构100d的框图。图15是示出图14的存储架构100d的第一后端封装740的配置的示例的截面图。另外，图16是示出图14的存储架构100d的第一子后端封装750(1)的示例的截面图。在图15和图16中，与图13相同的附图标记表示相同的部件，并且以下将省略重复的描述。首先，参照图14，根据本实施例的存储架构100d可以包括前端芯片200、后端封装740、以及多个子后端封装，例如第一至第“l”子后端封装750(1)-750(l)(“l”为自然数)。前端芯片200可以具有与构成参照图1描述的存储架构100a的前端芯片200相同的配置。因此，前端芯片200可以利用参照图2描述的元件来配置。除了后端封装740进一步包括子后端链路742以外，后端封装740可以具有与参照图12和图13描述的第一后端封装700(1)相同的配置。后端封装740可以通过后端链路741联接到前端芯片200的第一前端链路221(1)。后端封装740可以通过子后端链路742联接到第一子后端封装750(1)。如图15所示，后端封装740可以包括后端芯片743，后端芯片743设置在第一区域中，例如设置在封装衬底701的中心区域中。尽管图14和图15中未示出，但是后端芯
片743还可以通过凸块电联接到封装衬底701的内部布线，并且可以通过封装衬底701的内部布线电联接到连接结构702。也就是说，后端芯片743的后端链路741可以通过凸块和封装衬底701电联接到连接结构702。类似地，后端芯片743的子后端链路742还可以通过凸块和封装衬底701电联接到连接结构702。
132.第一至第“l”子后端封装750(1)-750(l)可以以彼此相同的方式配置。第一子后端封装750(1)可以包括子后端芯片753(1)和存储器芯片754(1)。类似地，第“l”子后端封装750(l)可以包括子后端芯片753(l)和存储器芯片754(l)。如图16所示，第一子后端封装750(1)可以包括子后端芯片753(1)，子后端芯片753(1)设置在第一区域中，例如设置在封装衬底701的中心区域中。子后端芯片753(1)与构成后端封装740的后端芯片743的不同之处在于子后端芯片753(1)不包括后端链路。尽管附图中未示出，但是子后端芯片753(1)还可以通过凸块电联接到封装衬底701的内部布线，并且可以通过内部布线电联接到连接结构702。也就是说，子后端链路752(1)可以通过凸块和封装衬底701电联接到连接结构702。子后端封装750(1)-750(l)可以不直接联接到前端芯片200的第一前端链路221(1)，而是可以通过后端封装740间接联接到前端芯片200的第一前端链路221(1)。第一子后端封装750(1)的子后端链路752(1)可以联接到后端封装740的子后端链路742。尽管附图中未示出，但是第一子后端封装750(1)的子后端链路752(1)还可以联接到第二子后端封装的子后端链路。以相同的方式，第“l”子后端封装750(l)的子后端链路752(l)可以联接到第“l-1”子后端封装的子后端链路。因此，后端封装740和子后端封装750(1)-750(l)可以以菊花链方案联接。菊花链方案指后端封装740和子后端封装750(1)-750(l)串联连接。在实施方案中，菊花链方案包括第一至第四菊花链，每条菊花链连接后端封装740和子后端封装750(1)-750(l)中的两个。
133.图17是示出根据所公开技术的实施例的后端封装740和三个子后端封装750(1)、750(2)和750(3)以菊花链方案联接到前端芯片的配置的示例的示图。在图17中，与图14至图16相同的附图标记表示相同的部件。该示例可以对应于参照图14描述的示例中“l”为3的情况。参照图17，第一菊花链连接结构可以配置在前端芯片200与后端封装740之间。因此，前端芯片200的前端链路221(1)可以与构成后端封装740的后端芯片743的后端链路通信。第二菊花链连接结构可以配置在后端封装740与第一子后端封装750(1)之间。因此，构成后端封装740的后端芯片743的后端链路可以与构成第一子后端封装750(1)的子后端芯片753(1)的子后端链路通信。第三菊花链连接结构可以配置在第一子后端封装750(1)与第二子后端封装750(2)之间。因此，构成第一子后端封装750(1)的后端芯片753(1)的子后端链路可以与构成第二子后端封装750(2)的子后端芯片753(2)的子后端链路通信。第四菊花链连接结构可以配置在第二子后端封装750(2)与第三子后端封装750(3)之间。因此，构成第二子后端封装750(2)的子后端芯片753(2)的子后端链路可以与构成第三子后端封装750(3)的子后端芯片753(3)的子后端链路通信。根据这种连接结构，可以自由调整子后端封装的连接数量，而不管前端芯片200如何。
134.图18是示出采用根据所公开技术的实施例的存储架构的存储模块810的示例的示图。参照图18，存储模块810可以包括存储架构813、多个存储器芯片(mem)814和电源管理芯片(pmic)815。存储架构813可以设置在衬底811上，例如设置在衬底811的第一区域中。衬底811可以包括插座，插座可以例如联接到板上的连接器。槽口引脚812可以设置在插座中以
使得能够通过连接器与主机装置通信。多个存储器芯片814可以设置在衬底811的第二区域中。多个存储器芯片814可以分别设置在衬底811的上表面和下表面上。电源管理芯片815可以设置在衬底811的第三区域中。电源管理芯片815可以对存储模块810执行供电和电源管理。第一区域可以是最靠近衬底811的槽口引脚812的区域。第三区域可以是距衬底811的槽口引脚812最远的区域。第二区域可以是第一区域与第三区域之间的区域。
135.存储架构813可以包括前端芯片fe.chip和四个后端芯片be.chip。除了后端芯片的数量不同之外，存储架构813可以与参照图1描述的存储架构(图1的100a)相同。因此，参照图2描述的前端芯片200的描述可以同样适用于构成存储架构813的前端芯片fe.chip。另外，分别参照图4、图5和图7描述的后端芯片300b、300c和300e的描述可以同样适用于构成存储架构813的后端芯片be.chip。因此，存储架构813的前端芯片fe.chip可以执行主机装置的接口连接和控制操作。存储架构813的后端芯片be.chip可以执行存储器芯片814的接口连接和控制操作。也就是说，前端芯片fe.chip可以不影响存储器芯片814的接口连接和控制操作。类似地，后端芯片be.chip可以不影响主机装置的接口连接和控制操作。
136.存储器芯片814中的每一个可以是芯片或封装的形式。存储器芯片814可以被设置为分配给多个存储器通道。如图18所示，四个存储器芯片814可以设置在四个通道ch0至ch3中的每一个中。假设存储器芯片814分别设置在衬底811的上表面和下表面上并且存储器芯片814中的每一个的容量为16gb，则128gb的容量可以分配给通道ch0至ch3中的每一个并且512gb的容量可以分配给所有通道ch0至ch3。第一通道ch0的存储器装置814可以与四个后端芯片be.chip之中的第一后端芯片be.chip通信。第二通道ch1的存储器装置814可以与第二后端芯片be.chip通信。第三通道ch2的存储器装置814可以与第三后端芯片be.chip通信。另外，第四通道ch3的存储器装置814可以与第四后端芯片be.chip通信。
137.图19是示出根据所公开技术的又一实施例的存储架构100e的框图。参照图19，存储架构100e可以包括前端芯片400、后端芯片820、后端封装840以及多个子后端封装，例如两个子后端封装850(1)和850(2)。前端芯片400可以具有与参照图10描述的前端芯片400相同的配置。后端芯片820可以具有与参照图10描述的后端芯片500相同的配置。因此，后端芯片820可以通过第一后端链路821联接到前端芯片400的第一前端链路421。后端芯片820可以执行例如dram装置的第一存储器装置的接口连接和控制操作。后端封装840可以具有与参照图10描述的后端封装(图10的500)相同的配置。因此，后端封装840可以通过第二后端芯片843的第二后端链路841联接到前端芯片400的第二前端链路422。第二后端芯片843可以执行构成后端封装840的存储器芯片844的接口连接和控制操作。构成后端封装840的第二后端芯片843的子后端链路842可以联接到构成第一子后端封装850(1)的子后端芯片853(1)的子后端链路852(1)。子后端芯片853(1)可以执行构成第一子后端封装850(1)的存储器芯片854(1)的接口连接和控制操作。第一子后端封装850(1)的子后端链路852(1)还可以联接到构成第二子后端封装850(2)的子后端芯片853(2)的子后端链路852(2)。子后端芯片853(2)可以执行构成第二子后端封装850(2)的存储器芯片854(2)的接口连接和控制操作。
138.图20是示出采用图19的存储架构100e的存储模块870的示例的示图。参照图20，根据本示例的存储模块870可以包括衬底871，衬底871具有设置有槽口引脚872的插座。前端芯片fe.chip可以设置在衬底871的第一区域中。后端芯片be.chip可以设置在衬底871的第二区域中。衬底871的第一区域可以是最靠近槽口引脚872的区域，第二区域可以是与第一
区域相邻的区域。在衬底871的第三区域中，可以设置后端封装be.pkg(1)和多个子后端封装sbe.pkg，例如第一至第十五子后端封装sbe.pkg(2)-sbe.pkg(16)。dram装置dram可以设置在衬底871的第四区域中。如参照图19所述，前端芯片fe.chip可以联接到后端芯片be.chip和后端封装be.pkg(1)。前端芯片fe.chip可以通过槽口引脚872对主机装置执行接口连接操作。后端芯片be.chip可以执行dram装置dram的接口连接和控制操作。后端封装be.pkg(1)和子后端封装sbe.pkg(2)-sbe.pkg(16)可以以菊花链方案相互联接。
139.图21是示出根据所公开技术的实施例的存储架构的前端链路1100和后端链路2100的配置的框图。前端链路1100和后端链路2100的配置可以适用于参照图1至图20描述的各个示例。如到目前为止的各个示例中，前端链路1100和后端链路2100可以用于前端芯片与后端芯片之间的通信。
140.参照图21，前端链路1100可以包括链路层1110、物理层1120和时钟测量模块(cmm)。链路层1110可以包括流动控制器1111和包解码器1112。链路层1110的流动控制器1111可以执行在向后端链路2100传输包时的包流动控制。链路层1110的包解码器1112可以对从后端链路2100传输的包执行错误检测功能。链路层1110可以生成和输出通路激活信号ln_a。从链路层1110输出的通路激活信号ln_a可以被传输到物理层1120的发送器1121和后端链路2100。链路层1110可以接收从后端链路2100传输的通路激活信号ln_a。
141.物理层1120可以包括发送器(tx)1121和接收器(rx)1122。发送器1121可以将从链路层1110传输的信号传输到后端链路2100。接收器1122可以将从后端链路2100传输的信号传输到链路层1110。接收器1122可以包括锁相环(pll)和时钟数据恢复电路(cdr)。接收器1122可以接收从后端链路2100传输的通路激活信号ln_a。时钟测量模块1130可以从参考时钟生成器(ref)3100接收时钟信号。
142.后端链路2100可以包括链路层2110、物理层2120和时钟测量模块(cmm)2130。链路层2110可以包括流动控制器2111和包解码器2112。链路层2110的流动控制器2111可以执行在向前端链路1100传输包时的包流动控制。链路层2110的包解码器2112可以对从前端链路1100传输的包执行错误检测功能。链路层2110可以生成和输出通路激活信号ln_a。从链路层2110输出的通路激活信号ln_a可以被传输到物理层2120的发送器2122和前端链路1100。链路层2110可以接收从前端链路1100传输的通路激活信号ln_a。物理层2120可以包括接收器(rx)2121和发送器(tx)2122。接收器2121可以将从前端链路1100传输的信号传输到链路层2110。接收器2121可以包括锁相环(pll)和时钟数据恢复电路(cdr)。接收器2121可以接收从前端链路1100传输的通路激活信号ln_a。发送器2122可以将从链路层2110传输的信号传输到前端链路1100。时钟测量模块2130可以从参考时钟生成器(ref)3100接收时钟信号。
143.前端链路1100和后端链路2100中的每一个可以包括通用输入输出gpio引脚。可以通过gpio引脚执行通路激活信号ln_a从前端链路1100到后端链路2100的传输以及通路激活信号ln_a从后端链路2100到前端链路1100的传输。前端链路1100的发送器1121和后端链路2100的发送器2122中的每一个可以包括作为差分数据输出引脚的txdp引脚和txdn引脚。尽管附图中未示出，但是txdp引脚可以用作正输出端，txdn引脚可以用作负输出端。前端链路1100的接收器1122和后端链路2100的接收器2121中的每一个可以包括作为差分数据输入引脚的rxdp引脚和rxdn引脚。尽管附图中未示出，但是rxdp引脚可以用作正输入端，rxdn引脚可用作负输入端。来自前端链路1100的发送器1121的信号可以作为差分数据对从前端
链路1100的txdp引脚和txdn引脚输出，并且可以被传输到后端链路2100的rxdp引脚和rxdn引脚。类似地，来自后端链路2100的发送器2122的信号可以作为差分数据对从后端链路2100的txdp引脚和txdn引脚输出，并且可以被传输到前端链路1100的rxdp引脚和rxdn引脚。
144.图22是示出根据所公开技术的另一实施例的存储架构的前端链路1200和后端链路2200的配置的框图。根据本示例的前端链路1200和后端链路2200的配置还可以适用于参照图1至图20描述的各个示例。如到目前为止的各个示例中，前端链路1200和后端链路2200可以用于前端芯片与后端芯片之间的通信。
145.参照图22，前端链路1200可以包括链路层1210、物理层1220和锁相环(pll)1230。链路层1210可以包括流动控制器1211和包解码器1212。链路层1210的流动控制器1211可以执行在向后端链路2200传输包时的包流动控制。链路层1210的包解码器1212可以对从后端链路2200传输的包执行错误检测功能。链路层1210可以生成和输出通路激活信号ln_a。从链路层1210输出的通路激活信号ln_a可以被传输到物理层1220的发送器1221、锁相环1230和后端链路2200。链路层1210可以接收从后端链路2200传输的通路激活信号ln_a。
146.物理层1220可以包括发送器(tx)1221和接收器(rx)1222。发送器1221可以将从物理层1220传输的信号传输到后端链路2200。接收器1222可以将从后端链路2200传输的信号传输到链路层1210。与图21的前端链路(图21的1100)不同，构成前端链路1200的物理层1220的接收器1222可以包括延迟锁定环(dll)。接收器1222可以接收从后端链路2200传输的通路激活信号ln_a。锁相环1230可以从参考时钟生成器(ref)3200接收时钟信号。锁相环1230可以基于从链路层1210或从后端链路2200传输的通路激活信号ln_a来锁定从参考时钟生成器3200传输的时钟信号，然后可以将锁相时钟信号ckp传输到后端链路2200。锁相环1230可以接收从后端链路2200传输的通路激活信号ln_a。
147.后端链路2200可以包括链路层2210和物理层2220。链路层2210可以包括流动控制器2211和包解码器2212。链路层2210的流动控制器2211可以执行在向前端链路1200传输包时的包流动控制。链路层2210的包解码器2212可以对从前端链路1200传输的包执行错误检测功能。链路层2210可以生成和输出通路激活信号ln_a。从链路层2210输出的通路激活信号ln_a可以被传输到物理层2220的发送器2222和前端链路1200。链路层2210可以接收从前端链路1200传输的通路激活信号ln_a。物理层2220可以包括接收器(rx)2221和发送器(tx)2222。接收器2221可以将从前端链路1200传输的信号传输到链路层2210。接收器2221可以包括延迟锁定环(dll)。接收器2221可以接收从前端链路1200传输的通路激活信号ln_a。发送器2222可以将从链路层2210传输的信号传输到前端链路1200。
148.前端链路1200和后端链路2200中的每一个可以包括gpio引脚。可以通过gpio引脚执行通路激活信号ln_a从前端链路1200到后端链路2200的传输以及通路激活信号ln_a从后端链路2200到前端链路1200的传输。前端链路1200的发送器1221和后端链路2200的发送器2222中的每一个可以包括作为差分数据输出引脚的txdp引脚和txdn引脚。尽管图22中未示出，但是txdp引脚可以用作正输出端，txdn引脚可以用作负输出端。前端链路1200的接收器1222和后端链路2200的接收器2221中的每一个可以包括作为差分数据输入引脚的rxdp引脚和rxdn引脚。尽管图22中未示出，但是rxdp引脚可以用作正输入端，rxdn引脚可用作负输入端。来自前端链路1200的发送器1221的信号可以作为差分数据对从前端链路1200的
txdp引脚和txdn引脚输出，并且可以被传输到后端链路2200的rxdp引脚和rxdn引脚。类似地，来自后端链路2200的发送器2222的信号可以作为差分数据对从后端链路2200的txdp引脚和txdn引脚输出，并且可以被传输到前端链路1200的rxdp引脚和rxdn引脚。
149.图23是示出根据所公开技术的又一实施例的存储架构的前端链路1300和后端链路2300的配置的框图。根据本示例的前端链路1300和后端链路2300的配置还可以适用于参照图1至图20描述的各个示例。如到目前为止的各个示例中，前端链路1300和后端链路2300可以用于前端芯片与后端芯片之间的通信。
150.参照图23，前端链路1300可以包括链路层1310、物理层1320和锁相环(pll)1330。链路层1310可以包括流动控制器1311和包解码器1312。链路层1310的流动控制器1311可以执行在向后端链路2300传输包时的包流动控制。链路层1310的包解码器1312可以对从后端链路2300传输的包执行错误检测功能。链路层1310可以生成和输出通路激活信号ln_a。从链路层1310输出的通路激活信号ln_a可以被传输到物理层1320的发送器1321、锁相环1330和后端链路2300。链路层1310可以接收从后端链路2300传输的通路激活信号ln_a。
151.物理层1320可以包括发送器(tx)1321和接收器(rx)1322。发送器1321可以将从链路层1310传输的信号传输到后端链路2300。接收器1322可以将从后端链路2300传输的信号传输到链路层1310。接收器1322可以接收从后端链路2300传输的通路激活信号ln_a。锁相环1330可以从参考时钟生成器(ref)3300接收时钟信号。锁相环1330可以基于从链路层1310传输的或从后端链路2300传输的通路激活信号ln_a来锁定从参考时钟生成器3300接收的时钟信号，然后可以将锁相时钟信号ckp传输到后端链路2300。锁相环1330可以接收从后端链路2300传输的通路激活信号ln_a。
152.后端链路2300可以包括链路层2310和物理层2320。链路层2310可以包括流动控制器2311和包解码器2312。链路层2310的流动控制器2311可以执行在向前端链路1300传输包时的包流动控制。链路层2310的包解码器2312可以对从前端链路1300传输的包执行错误检测功能。链路层2310可以生成和输出通路激活信号ln_a。从链路层2310输出的通路激活信号ln_a可以被传输到物理层2320的发送器2322和前端链路1300。链路层2310可以接收从前端链路1300传输的通路激活信号ln_a。物理层2320可以包括接收器(rx)2321和发送器(tx)2322。接收器2321可以将从前端链路1300传输的信号传输到链路层2310。接收器2321可以接收从前端链路1300传输的通路激活信号ln_a。发送器2322可以将从链路层2310传输的信号传输到前端链路1300。
153.前端链路1300和后端链路2300中的每一个可以包括gpio引脚。可以通过gpio引脚执行通路激活信号ln_a从前端链路1300到后端链路2300的传输以及通路激活信号ln_a从后端链路2300到前端链路1300的传输。前端链路1300的发送器1321和后端链路2300的发送器2322中的每一个可以包括作为差分数据输出引脚的txdp引脚和txdn引脚。尽管图23中未示出，但是txdp引脚可以用作正输出端，txdn引脚可以用作负输出端。前端链路1300的接收器1322和后端链路2300的接收器2321中的每一个可以包括作为差分数据输入引脚的rxdp引脚和rxdn引脚。尽管图23中未示出，但是rxdp引脚可以用作正输入端，rxdn引脚可用作负输入端。来自前端链路1300的发送器1321的信号可以作为差分数据对从前端链路1300的txdp引脚和txdn引脚输出，并且可以被传输到后端链路2300的rxdp引脚和rxdn引脚。类似地，来自后端链路2300的发送器2322的信号可以作为差分数据对从后端链路2300的txdp引
flit。后端链路的接收器rx可以向前端链路传输与正常接收的flit的数量相等的信用c。后端链路的接收器rx可以通过链路层link将接收flit rx flit以读取命令rcmd的格式传输到上层(即，后端芯片中的逻辑电路)。后端链路的上层可以将从存储器装置读取的读取数据rdata传输到链路层link。后端链路的链路层link可以通过物理层的发送端tx以传输flit tx flit的形式将读取数据rdata传输到前端链路的接收端rx。在这种情况下，后端链路的链路层link可以对读取数据rdata与信用c一起编码，并且可以将经编码的读取数据rdata与信用c一起传输到前端链路。另外，在将读取数据rdata传输到前端链路的同时，后端链路的链路层link可以将信用c减去所传输的flit的数量(即，“c-1”)。
161.前端链路的接收器rx可以从后端链路接收传输flit tx flit作为接收flit rx flit。接收到接收flit rx flit的前端链路的接收器rx可以通过链路层link以读取数据rdata的形式将接收flit rx flit传输到上层。在这种情况下，前端链路的链路层可以将信用c加上所接收的flit的数量(即，“c+1”)。虽然图25中未示出，但是当没有读取数据rdata将要从后端链路传输到前端链路时，可以生成用于信用返回的flit并且可以立即将其返回给前端链路，或者可以将其延迟返回，直到读取数据rdata传输到前端链路。
162.图26是示出图21至图23的前端链路到后端链路的通信过程的另一示例的示图。下面的描述可以同样适用于从后端链路到前端链路的通信过程。另外，假设前端链路和后端链路之间的通信在对等方案中执行。在该示例中，将例示数据从前端链路传输到后端链路的情况。相同的方法可以应用于传输命令而不是数据的情况。
163.参照图26，前端链路和后端链路可以提前交换它们的信用值。前端链路的链路层link可以通过物理层的发送器tx以传输flit tx flit的形式将从上层(即，前端芯片中的逻辑电路)传输的数据data传输到后端链路的接收器rx。在传输读取命令rcmd的同时，前端链路的链路层link可以将信用c减去所传输的flit的数量(即“c-1”)。后端链路的接收器rx可以从前端链路接收传输flit tx flit作为接收flit rx flit，并且可以将传输flit tx flit传输到链路层link。当接收flit rx flit中包括错误时，后端链路的链路层link可以阻止向上层传输数据，并且可以通过后端链路的发送器tx向前端链路的接收器rx传输恢复请求nack。另外，后端链路可以停止所有接收操作，直到前端链路传输恢复消息resume。
164.已经从前端链路的接收器rx接收到恢复请求rx nack的前端链路的链路层link可以响应于所接收的恢复请求rx nack而向后端链路的接收器rx传输传输恢复消息tx resume。在这种情况下，前端链路的链路层link可以不执行信用c加减运算。前端链路的链路层link向后端链路传输传输恢复消息tx resume的时间点可以设置为未返回信用。例如，如果与4个信用相对应的flit从前端链路传输到后端链路并且正常返回第3信用，则前端链路的链路层link可以将与第四信用相对应的flit重新传输到后端链路。
165.已经从前端链路的发送器tx接收到传输恢复消息tx resume作为接收恢复消息rx resume的后端链路的接收器rx可以向后端链路的链路层link传输接收恢复消息rx resume。后端链路的链路层link可以在通过发送器tx向前端链路的接收器rx传输恢复请求tx_resume_ok之后恢复接收操作。前端链路可以响应于恢复请求resume_ok而将数据data传输回后端链路。尽管图26中未示出，但是当后端链路未接收到传输恢复消息tx resume或前端链路未接收到恢复请求tx_resume_ok时，前端链路可能超时。
166.尽管上面已经描述了多个实施例，但是可以基于文件中描述或示出的内容对所公
开的实施例和其他实施例进行变化和改进。

技术特征：
1.一种实施存储架构的装置，包括：前端芯片，执行与第一装置的第一接口连接；以及多个后端芯片，执行与第二装置的第二接口连接，其中所述前端芯片包括用于与所述多个后端芯片通信的前端链路，并且其中所述后端芯片包括用于与所述前端链路通信的后端链路。2.根据权利要求1所述的存储架构的装置，其中所述第一装置为主机装置，并且所述第二装置为存储器装置。3.根据权利要求1所述的存储架构的装置，其中所述第二装置中的每一个包括易失性存储器装置、非易失性存储器装置或加速器存储器装置中的至少一个。4.根据权利要求1所述的存储架构的装置，其中所述前端芯片和所述多个后端芯片以所述前端芯片和所述多个后端芯片在物理上分离以彼此独立地发挥作用的小芯片结构来配置。5.根据权利要求1所述的存储架构的装置，其中所述前端芯片和所述多个后端芯片响应于所述第一装置和所述第二装置中的至少一个的规格的任何变化而单独地可替换。6.根据权利要求1所述的存储架构的装置，其中所述第一接口连接的运行速度高于所述第二接口连接的运行速度。7.根据权利要求1所述的存储架构的装置，其中所述前端芯片包括：主机接口，执行与所述第一装置的信号和数据通信；内核逻辑电路，处理所述前端芯片中的指令和数据；以及流开关逻辑电路，控制所述前端芯片中的信号和数据的传输路径。8.根据权利要求7所述的存储架构的装置，其中所述主机接口包括：物理层，根据高速外围组件互连标准即pcie标准或高速计算链路标准即cxl标准联接到所述第一装置；接口逻辑电路，控制所述主机接口的信号和数据处理；以及链路，提供所述物理层和所述接口逻辑电路之间的信号和数据的传输路径。9.根据权利要求8所述的存储架构的装置，其中所述接口逻辑电路处理从所述链路传输的信号和数据，并将处理后的信号和数据传输到所述流开关逻辑电路。10.根据权利要求8所述的存储架构的装置，其中所述内核逻辑电路包括具有第一运行速度的第一内核电路以及具有低于所述第一运行速度的第二运行速度的多个第二内核电路，其中所述第一内核电路联接到第一指令紧密联接存储器电路和第一数据紧密联接存储器电路，并且其中所述多个第二内核电路中的每一个联接到第二指令紧密联接存储器电路和第二数据紧密联接存储器电路。11.根据权利要求10所述的存储架构的装置，其中所述第一指令紧密联接存储器电路具有比所述第二指令紧密联接存储器电路更大的存储容量，并且其中所述第二数据紧密联接存储器电路具有比所述第一数据紧密联接存储器电路更大的存储容量。
12.根据权利要求7所述的存储架构的装置，其中所述前端芯片进一步包括被设置为将pci方案的外围装置连接到所述前端芯片的装置的pci逻辑电路。13.根据权利要求7所述的存储架构的装置，其中所述前端芯片进一步包括高速非易失性存储器逻辑电路即nvme逻辑电路，所述nvme逻辑电路执行nvme装置的接口连接。14.根据权利要求1所述的存储架构的装置，其中所述后端芯片中的每一个包括：后端链路，与所述前端链路通信；极限存储器配置文件增强器即xmpe，支持存储器配置文件功能；控制器，控制所述第二装置；以及物理层，执行与所述第二装置的接口连接。15.根据权利要求1所述的存储架构的装置，其中所述后端芯片中的每一个包括：后端链路，与所述前端链路通信；第一流控制逻辑电路，通过内部总线联接到所述后端链路；交叉开关，调整所述后端芯片中的信号和数据的传输路径；电源管理逻辑电路，管理所述后端芯片中的电力；嵌入式应用逻辑电路，根据所编程的嵌入式应用执行应用操作；紧密联接存储器电路，用作所述后端芯片中的缓冲存储器电路；存储器管理逻辑电路，对所述紧密联接存储器电路执行控制操作；第二流控制逻辑电路，提供所述存储器管理逻辑电路和所述交叉开关之间的数据传输路径；以及第三流控制逻辑电路，提供与所述交叉开关的数据传输路径。16.根据权利要求1所述的存储架构的装置，其中所述后端芯片中的每一个包括：后端链路，与所述前端链路通信；网络连接逻辑电路，控制所述后端芯片内的信号和数据的传输路径；流控制逻辑电路，提供所述后端链路与所述网络连接逻辑电路之间的信号和数据的传输路径；内核电路，在所述后端芯片内执行指令和数据处理；以及控制器，通过外部总线联接到所述第二装置以控制所述第二装置。17.根据权利要求1所述的存储架构的装置，其中所述后端芯片中的每一个包括：后端链路，与所述前端链路通信；网络连接逻辑电路，控制所述后端芯片中的信号和数据的传输路径；接口层，在所述第二装置的读取和写入期间执行接口连接操作；写入保护逻辑电路，防止所述第二装置中的不需要的写入操作；以及读取保护逻辑电路，保护存储在所述第二装置中的软件代码。18.根据权利要求1所述的存储架构的装置，其中所述前端链路中的每一个包括第一链路层和第一物理层，并且所述后端链路中的每一个包括第二链路层和第二物理层，其中所述第一链路层为所述前端芯片中的上层和第一物理层之间的包传输提供路径，其中所述第一物理层执行与所述后端链路的包传输，其中所述第二链路层为所述后端芯片中的上层和所述第二物理层之间的包传输提供
路径，并且其中所述第二物理层执行与所述前端链路的包传输。19.根据权利要求18所述的存储架构的装置，其中所述第一链路层包括：第一流动控制器，执行在将所述包传输到所述后端链路时的包流动控制；以及第一包解码器，对从所述后端链路传输的包执行错误检测功能，并且其中所述第二链路层包括：第二流动控制器，执行在将所述包传输到所述前端链路时的包流动控制；以及第二包解码器，对从所述前端链路传输的包执行错误检测功能。20.根据权利要求17所述的存储架构的装置，其中所述第一物理层包括：第一发送器，将所述包从所述第一链路层传输到所述后端链路；以及第一接收器，将所述包从所述后端链路传输到所述第一链路层，并且其中所述第二物理层包括：第二发送器，将所述包从所述第二链路层传输到所述前端链路；以及第二接收器，将所述包从所述前端链路传输到所述第二链路层。21.根据权利要求20所述的存储架构的装置，其中所述第一接收器和所述第二接收器中的每一个包括锁相环和时钟数据恢复电路。22.根据权利要求20所述的存储架构的装置，其中所述前端链路和所述后端链路中的每一个进一步包括从参考时钟生成器接收时钟信号的时钟测量模块。23.根据权利要求20所述的存储架构的装置，其中所述第一链路层生成第一通路激活信号以将所述第一通路激活信号传输到所述第一发送器、所述第二接收器和所述第二链路层，并且其中所述第二链路层生成第二通路激活信号以将所述第二通路激活信号传输到所述第二发送器、所述第一接收器和所述第一链路层。24.根据权利要求20所述的存储架构的装置，其中所述第一接收器和所述第二接收器中的每一个包括延迟锁定环。25.根据权利要求20所述的存储架构的装置，其中所述前端链路中的每一个进一步包括从参考时钟生成器接收时钟信号的锁相环。26.根据权利要求18所述的存储架构的装置，其中所述第一链路层生成第一通路激活信号以将所述第一通路激活信号传输到所述锁相环、所述第一发送器、所述第二接收器和所述第二链路层，并且其中所述第二链路层生成第二通路激活信号以将所述第二通路激活信号传输到所述第二发送器、所述第一接收器、所述锁相环和所述第一链路层。

技术总结
一种用于实施存储架构的装置包括：前端芯片，被配置成执行与第一装置的第一接口连接；以及多个后端芯片，被配置成执行与第二装置的第二接口连接。前端芯片包括用于与多个后端芯片通信的前端链路，多个后端芯片包括用于与前端链路通信的后端链路。端链路通信的后端链路。端链路通信的后端链路。


技术研发人员：李东燮
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2022.09.09
技术公布日：2023/8/1