用于引线键合应力减小的厚接合焊盘结构的制作方法

用于引线键合应力减小的厚接合焊盘结构
1.相关申请的交叉引用
2.本技术要求于2022年1月25日提交的美国临时专利申请no.63/302,612的优先权，其公开内容通过引用并入于此。
技术领域
3.本发明总体上涉及一种集成电路，尤其涉及一种用于集成电路的接合焊盘结构。


背景技术：

4.图1示出了常规集成电路10的截面图，该常规集成电路10包括半导体衬底12，集成电路器件在半导体衬底12中以及在半导体衬底上形成。例如，集成电路器件可以包括垂直导电功率mosfet器件，其中晶体管的漏极14设置在半导体衬底12的后侧，垂直栅极设置在半导体衬底12中，并且掺杂的源极区设置在半导体衬底12的上表面处。预金属化电介质(pmd)层16覆盖半导体衬底12。在晶体管的栅极电极22(电耦合到垂直栅极)和源极电极24(电耦合到源极区)的预金属化电介质层16上分别设置接合焊盘18和20。钝化层26覆盖接合焊盘18和20、以及预金属化电介质层16的上表面，并且包括用于访问栅极和源极22和24的开口。
5.到接合焊盘18和20的引线键合是高应力行为，其可以导致接合焊盘和/或下伏预金属化电介质层16和/或半导体衬底12的破裂或损坏。这个问题的一个解决方案是增加接合焊盘18和20的厚度t。例如，用于接合焊盘形成的常规alcu工艺的厚度范围为4-5.5μm。制造例如厚度在8.5-9.5μm范围内的接合焊盘可以是有利的。然而，使用典型的制造工艺获得这种较厚的接合焊盘需要使用相应较厚的抗蚀剂(例如，厚度大于9μm)，以便在钝化层中蚀刻开口。这种较厚的抗蚀剂目前不可用和/或在典型的半导体工艺中得不到支持。
6.因此，本领域中需要解决上述问题，并使用典型的半导体工艺生产厚度在8.5-9.5μm范围内的接合焊盘。


技术实现要素：

7.在一个实施例中，一种方法包括：在接合焊盘支撑层上沉积第一金属层；对所述第一金属层进行图案化以限定下接合焊盘层；在所述下接合焊盘层上共形地沉积钝化层；在所述钝化层中形成钝化开口，以暴露所述下接合焊盘层的上表面的一部分；在所述钝化层上和所述钝化开口中的所述下接合焊盘层的上表面上共形地沉积第二金属层；以及对所述第二金属层进行图案化以限定上接合焊盘层；其中所述上接合焊盘层和下接合焊盘层形成用于集成电路的接合焊盘。
8.在一个实施例中，一种集成电路包括：接合焊盘支撑层；在所述接合焊盘支撑层上的下接合焊盘层；所述下接合焊盘层上的钝化层；其中所述钝化层包括在所述下接合焊盘层的上表面的一部分处的钝化开口；上接合焊盘层，在所述钝化层上并且在所述钝化开口中与下接合焊盘层接触；其中所述上接合焊盘层和下接合焊盘层形成用于所述集成电路的
接合焊盘。
附图说明
9.为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
10.图1是常规集成电路的截面图；
11.图2是厚度增加的集成电路的截面图；
12.图3a-图3k示出了用于形成图2的电路的接合焊盘的工艺中的步骤；
13.图4和图5是扫描电子显微照片(sem)横截面图像；
14.图6示出了备选实施例；以及
15.图7示出了备选实施例。
具体实施方式
16.现在参考图2，图2示出了集成电路110的截面图，集成电路110包括半导体衬底112，集成电路器件形成在半导体衬底112中以及在半导体衬底112上。例如，集成电路器件可以包括垂直导电功率mosfet器件，其中晶体管的漏极电极114设置在半导体衬底112的后侧，垂直栅极设置在半导体衬底112中，掺杂源极区设置在半导体衬底12的上表面。预金属化电介质(pmd)层116覆盖半导体衬底112。在分别用于晶体管的栅极电极122(电耦合到垂直栅极)和源极电极124(电耦合到源极区)的预金属化电介质层116上设置接合焊盘118和120。接合焊盘118和120与图1中的接合焊盘18和20的不同之处在于，接合焊盘118和120各自由包括厚度为t1的下接合焊盘层130和厚度为t2的上接合焊盘层132的接合焊盘层的堆叠形成。接合焊盘118和120的总厚度t1+t2大于图1中的接合焊盘18和20的厚度t。例如，接合焊盘118和120的厚度可以是接合焊盘18和20的两倍。钝化层126覆盖接合焊盘118和120的下接合焊盘层130以及预金属化电介质层116的上表面，并且钝化层126包括用于上接合焊盘层132与下接合焊盘层130接触的开口。虽然未直接说明，但可以在上接合焊盘层132上提供另一钝化层(参见图3k中的附图标记156)。
17.现在参考图3a-图3j，其示出了用于形成图2电路的接合焊盘118和120的工艺步骤。在图3a-图3j中，未示出衬底的细节(衬底的存在通常由垂直虚线表示)。此外，尽管示出了预金属化电介质(pmd)层116，但这是作为集成器件是垂直导电的功率mosfet器件的优选示例。在备选实施例中，所示的预金属化电介质层116可以是如图7所示的集成电路器件的任何最上层电介质(或绝缘)层(例如，多层互连的最上层)。
18.图3a：在预金属化电介质层116上沉积厚度为t1的第一金属层140。虽然未明确示出，但是应当注意的是，可以在第一金属层140和预金属化电介质层116之间提供屏障金属层。第一金属层140可以由alcu制成。厚度t1可以例如在4-5μm的范围内，并且更一般而言是由(典型的)半导体工艺支持的大的和/或最大的金属层厚度。
19.图3b：沉积并且图案化抗蚀剂层142以形成掩模。
20.图3c：使用掩模干式蚀刻第一金属层140以限定具有厚度t1的下接合焊盘层130。然后去除由图案化的抗蚀剂层142提供的掩模。
21.图3d：共形沉积钝化层126。在一个实施例中，钝化层126可以由以下一项或多项制成：氮化物(例如，sin)层和正硅酸四乙酯(teos)层。实际上，在一个实施例中，钝化层126由
氮化物层和teos层的堆叠形成(见图4)。
22.图3e：沉积抗蚀剂层144并且对其进行图案化，以形成具有开口146的掩模，该开口146与下接合焊盘层130对准。这里应当注意的是，抗蚀剂层144仅需要具有比下接合焊盘层130的厚度大30-40％的厚度。
23.图3f：执行钝化蚀刻以去除在开口146中暴露的钝化层126的一部分，从而在钝化层126中形成钝化开口148。然后去除由图案化抗蚀剂层144提供的掩模。
24.图3g：执行氩溅射150以预处理开口148中的下接合焊盘层130的上表面，并且去除可能存在的任何金属氧化物。
25.图3h：在钝化层126上和钝化开口148中的下接合焊盘层130上共形地沉积厚度为t2的第二金属层152。第二金属层152的沉积优选在不使用溅射蚀刻的情况下进行，以防止蚀刻室的金属污染。第二金属层152可以由alcu制成。厚度t2可以例如在4-5μm的范围内，并且更一般而言是由(典型的)半导体工艺支持的大的和/或最大的金属层厚度。
26.图3i：沉积并且图案化抗蚀剂层154，以形成与下接合焊盘层130对准的掩模。这里应当注意的是，这里需要高于正常的曝光能量(例如，多约50％)。这是由于额外的第二金属层152沉积和在下接合焊盘层130之间产生的高拓扑结构。当由抗蚀剂层154涂覆时，由于高拓扑效应，该区域将比正常抗蚀剂覆盖区域厚得多。这种较厚的抗蚀剂需要使用较高的曝光能量。
27.图3j：使用掩模来对第二金属层152进行湿法蚀刻，以限定具有厚度t2的上接合焊盘层132。然后去除由图案化抗蚀剂层154提供的掩模。
28.图3k：使用如图3d-图3e所示的工艺，可以在上接合焊盘层132上形成另一钝化层156。该另一钝化层156是可选的，并且可以例如由氮化物材料制成。
29.这完成了接合焊盘118、120的制造。图4示出了使用图3a-图3k的工艺形成的接合焊盘的扫描电子显微照片(sem)截面图像。
30.重要的是，在图3j所示的步骤中进行的蚀刻不是干式蚀刻。其原因在于，第二金属层152的各向异性干蚀刻可以在与下接合焊盘层130相邻的钝化层的侧壁处产生不期望的金属间隔件(来自第二金属层152)。参见图5中的扫描电子显微照片(sem)横截面图像(参考160)。
31.现参考图6，其图示接合焊盘118，120的备选实施例。在图3i所示的步骤中控制抗蚀剂层154的图案化允许对上接合焊盘层132的横向尺寸进行控制。图2和图3j示出了上接合焊盘层132的横向尺寸通常与下接合焊盘层130的横向尺寸对准的实施方式。然而，由于公差和掩模对准的考虑，上接合焊盘层132的横向尺寸小于下接合焊盘层130的横向尺寸可以是有利的。图6示出了横向偏移距离d，该横向偏移距离d将确保上接合焊盘层132在正确位置，而没有或仅具有很小的由于下接合焊盘层130上的横向错位而导致突出悬垂(overhang)的风险。横向偏移距离d的大小可以通过由抗蚀剂层154形成的掩模的适当尺寸设置以及对第二金属层152的湿法蚀刻的过度蚀刻的量来控制。例如，d可以包括在5.5-6.5μm范围内。虽然此处未明确说明，但可以在上接合焊盘层132上提供另一钝化层(参见图3k中的附图标记156)。
32.现参考图7，其示出了备选实施例。例如，图2和3k所示的实施例示出由预金属化电介质层116形成的电路110的支撑层或结构支撑的接合焊盘118、120。然而，在图7的实施例
中，在预金属化电介质层116上设置多个互连层170(1)-170(n)，并且接合焊盘118、120由提供接合焊盘支撑层或结构的互连层170(n)的最上部的一个互联层来支撑。如本领域技术人员所熟知的，互连层170(1)-170(n)包括导电线路172和通孔174，以用于在形成于半导体衬底112上和半导体衬底112中的集成电路器件之间以及在这些集成电路器件和接合焊盘118、120之间进行电互连。图3a-图3k中所示的工艺同样适用于形成由互连层170(n)的最上部的一个互连层支撑的接合焊盘118、120，包括在预金属化电介质层116上的一个或多个互连层。
33.虽然已经在附图和前面的说明书中详细说明和描述了本发明，但是这样的说明和描述被认为是说明性的或示例性的而不是限制性的；本发明不限于所公开的实施例。本领域技术人员通过研究附图、公开内容和所附权利要求后实施本发明时，可以理解和实现所公开的实施例的其它变型。

技术特征：
1.一种方法，包括：在接合焊盘支撑层上沉积第一金属层；图案化所述第一金属层，以限定下接合焊盘层；在所述下接合焊盘层上共形地沉积钝化层；在所述钝化层中形成钝化开口，以暴露所述下接合焊盘层的上表面的一部分；在所述钝化层上共型地、并且与在所述钝化开口中的所述下接合焊盘层的所述上表面接触地沉积第二金属层；以及图案化所述第二金属层，以限定上接合焊盘层；其中所述上接合焊盘层和所述下接合焊盘层形成用于集成电路的接合焊盘。2.根据权利要求1所述的方法，其中所述接合焊盘支撑层包括预金属化电介质层。3.根据权利要求1所述的方法，其中所述接合焊盘支撑层包括最上部的互连层。4.根据权利要求1所述的方法，其中所述钝化层包括氮化物层。5.根据权利要求1所述的方法，其中所述钝化层包括正硅酸四乙酯teos层。6.根据权利要求1所述的方法，其中所述钝化层包括包含氮化物层和正硅酸四乙酯teos层的堆叠。7.根据权利要求1所述的方法，进一步包括，在形成所述钝化开口之后、并且在共形地沉积所述第二金属层之前，执行氩溅射以在所述钝化开口中预调节所述下接合焊盘层的所述上表面。8.根据权利要求7所述的方法，其中预调节所述上表面从所述上表面去除金属氧化物。9.根据权利要求1所述的方法，其中在不存在溅射蚀刻的情况下共形地沉积所述第二金属层。10.根据权利要求1所述的方法，进一步包括在所述上接合焊盘层上提供另一钝化层。11.根据权利要求1所述的方法，其中图案化所述第一金属层包括执行干式蚀刻。12.根据权利要求1所述的方法，其中图案化所述第二金属层包括执行湿式蚀刻。13.根据权利要求1所述的方法，其中所述下接合焊盘层的厚度在4μm至5μm的范围内，并且其中所述上接合焊盘层的厚度在4μm至5μm的范围内。14.根据权利要求1所述的方法，其中所述上接合焊盘层的横向尺寸小于所述下接合焊盘层的对应横向尺寸。15.根据权利要求1所述的方法，其中所述上接合焊盘层的横向尺寸大于所述下接合焊盘层的对应横向尺寸，并且其中所述上接合焊盘层的横向侧边缘与所述钝化层的横向侧边缘对准。16.根据权利要求1所述的方法，其中形成所述钝化开口包括：沉积具有厚度大于所述下接合焊盘层的厚度的抗蚀剂层；在所述抗蚀剂层中形成开口以形成掩模；以及通过在所述抗蚀剂层中的所述开口执行所述钝化层的蚀刻，以提供所述钝化开口。17.一种集成电路，包括：接合焊盘支撑层；下接合焊盘层，位于所述接合焊盘支撑层上；钝化层，位于所述下接合焊盘层上；
其中所述钝化层包括在所述下接合焊盘层的上表面的一部分处的钝化开口；上接合焊盘层，位于所述钝化层上，并且所述上接合焊盘层在所述钝化开口中与所述下接合焊盘层接触；其中所述上接合焊盘层和所述下接合焊盘层直接接触，并且形成用于所述集成电路的接合焊盘。18.根据权利要求17所述的集成电路，其中所述接合焊盘支撑层包括预金属化电介质层。19.根据权利要求18所述的集成电路，其中所述接合焊盘支撑层包括最上部的互连层。20.根据权利要求17所述的集成电路，其中所述钝化层包括氮化物层。21.根据权利要求17所述的集成电路，其中所述钝化层包括正硅酸四乙酯teos层。22.根据权利要求17所述的集成电路，其中所述钝化层包括包含氮化物层和正硅酸四乙酯teos层的堆叠。23.根据权利要求17所述的集成电路，还包括位于所述上接合焊盘层上的另一钝化层。24.根据权利要求17所述的集成电路，其中所述下接合焊盘层的厚度在4μm至5μm的范围内，并且其中所述上接合焊盘层的厚度在4μm至5μm的范围内。25.根据权利要求17所述的集成电路，其中所述上接合焊盘层的横向尺寸小于所述下接合焊盘层的对应横向尺寸。26.根据权利要求17所述的集成电路，其中所述上接合焊盘层的横向尺寸大于所述下接合焊盘层的对应横向尺寸，并且其中所述上接合焊盘层的横向侧边缘与所述钝化层的横向侧边缘对准。

技术总结
本公开的实施例涉及用于引线键合应力减小的厚接合焊盘结构。一种用于集成电路的接合焊盘，由接合焊盘层的堆叠形成。下接合焊盘层由接合衬支撑层支撑。钝化层在下接合焊盘层上延伸，并包括在下接合焊盘层的上表面的一部分处的钝化开口。上接合焊盘层位于钝化层上并在钝化开口中与下接合焊盘层接触。钝化开口中与下接合焊盘层接触。钝化开口中与下接合焊盘层接触。


技术研发人员：严俊荣 M
受保护的技术使用者：意法半导体有限公司
技术研发日：2023.01.20
技术公布日：2023/8/1