半导体器件及其形成方法、存储器与流程

1.本公开涉及半导体技术领域，涉及但不限于一种半导体器件及其形成方法、存储器。


背景技术：

2.由于铟镓锌氧化物薄膜晶体管(indium gallium zinc oxide-thin film transistor，igzo-tft)以及非金属氧化物沟道晶体管相较于硅晶体管具有非常低的截止电流，因此，采用铟镓锌氧化物薄膜晶体管形成半导体器件可以提高存储单元(例如为动态随机存储器单元)的数据保持能力。
3.相关技术中的无电容的动态随机存储器(dynamic random access memory，dram)中的读取晶体管采用单栅极的铟镓锌氧化物薄膜晶体管，然而，单栅极的铟镓锌氧化物薄膜晶体管在读取过程中通过源极或者漏极控制读取操作，表现出了极大的限制作用。另外，相关技术中的无电容的dram包括两条独立的位线(bit line，bl)，限制了无电容的dram存储单元的高密度设计。


技术实现要素：

4.有鉴于此，本公开实施例提供一种半导体器件及其形成方法、存储器。
5.第一方面，本公开实施例提供一种半导体器件，包括：
6.基底；
7.位于所述基底上的第一晶体管；其中，所述第一晶体管至少包括第一源极；
8.位于所述第一晶体管表面的第二晶体管；其中，所述第二晶体管至少包括第二栅极和第三栅极，所述第二栅极与所述第一源极连接。
9.在一些实施例中，所述第二晶体管还包括第二沟道；所述第二沟道具有朝向第一方向的至少一个u型开口，所述第二栅极和所述第三栅极分别沿所述第一方向对称设置于所述第二沟道的内侧表面和外侧表面；
10.所述第一方向为所述基底的厚度方向。
11.在一些实施例中，所述第二沟道呈u型或者h型；
12.所述第二栅极和所述第三栅极分别沿所述第一方向对称设置于所述u型的一个所述u型开口的内部和外部；或者，所述第二栅极和所述第三栅极对称设置于所述h型的两个所述u型开口的内部。
13.在一些实施例中，所述基底包括第一绝缘层、第二绝缘层以及位于所述第一绝缘层和所述第二绝缘层之间的导电层；所述第一晶体管还包括第一漏极；
14.所述第一漏极与所述导电层连接。
15.在一些实施例中，所述第一晶体管还包括位于所述第一绝缘层表面的第一衬底；所述第二晶体管还包括：位于所述第一晶体管表面的第二衬底；所述半导体器件还包括：贯穿所述第一衬底和所述第二绝缘层的第一导电柱、以及贯穿所述第二衬底的第二导电柱；
16.其中，所述第一导电柱连接所述第一漏极与所述导电层；所述第二导电柱连接所述第一源极与所述第二栅极。
17.在一些实施例中，所述第一晶体管还包括第一沟道和第一栅极；
18.所述第一沟道位于所述第一衬底的顶表面、且向所述第一衬底的底部和第二方向延伸；所述第一栅极位于所述第一沟道的表面，所述第一源极和所述第一漏极分别位于所述第一沟道沿第三方向的两端；
19.所述第二方向和所述第三方向为所述第一衬底所在平面内的任意两个垂直的方向。
20.在一些实施例中，所述第二晶体管还包括第二源极和第二漏极；其中，所述第二源极和所述第二漏极分别位于所述第二沟道沿所述第三方向的两端。
21.第二方面，本公开实施例提供一种半导体器件的形成方法，包括：
22.提供基底；
23.在所述基底上形成第一晶体管；其中，所述第一晶体管至少包括第一源极；
24.在所述第一晶体管上形成第二晶体管；其中，所述第二晶体管至少包括第二栅极和第三栅极，且所述第二栅极与所述第一源极连接。
25.在一些实施例中，在所述第一晶体管上形成第二晶体管，包括：
26.在所述第一晶体管上形成第二衬底；
27.形成贯穿所述第二衬底、且与所述第一源极连接的第二导电柱；
28.在所述第二衬底的表面形成与所述第二导电柱连接的第二栅极；
29.形成至少覆盖所述第二栅极顶表面的第二沟道；其中，所述第二沟道具有朝向第一方向的至少一个u型开口、且所述第二栅极位于所述u型开口的内部或外部；所述第一方向为所述基底的厚度方向；
30.在所述第二沟道的表面形成沿所述第一方向与所述第二栅极对称设置的所述第三栅极。
31.在一些实施例中，所述基底包括第一绝缘层、第二绝缘层以及位于所述第一绝缘层和所述第二绝缘层之间的导电层；在所述基底上形成第一晶体管，包括：
32.在所述第二绝缘层的表面形成第一衬底；
33.在所述第一衬底中形成第一沟道；其中，所述第二沟道沿第二方向延伸；
34.在所述第一沟道沿第三方向的两端形成所述第一源极和第一漏极；其中，所述第二方向和所述第三方向为所述第一衬底所在平面内的任意两个垂直的方向；
35.在所述第一沟道的表面形成第一栅极。
36.在一些实施例中，所述方法还包括：
37.形成贯穿所述第一漏极、所述第一衬底、所述第二绝缘层、且与所述导电层连接的第一导电柱。
38.在一些实施例中，所述方法还包括：
39.在形成所述第二沟道之后，在所述第二沟道沿第三方向的两端形成第二源极和第二漏极；或者，在形成所述第二沟道之前，形成所述第二源极和所述第二漏极。
40.第三方面，本公开实施例提供一种存储器，包括：上述实施例所述的半导体器件。
41.本公开实施例提供的半导体器件及其形成方法、存储器，其中，半导体器件包括：
基底；位于基底上的第一晶体管；第一晶体管至少包括第一源极；位于第一晶体管表面的第二晶体管；第二晶体管至少包括第二栅极和第三栅极，第二栅极与第一源极连接。由于第二晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作。另外，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度。
附图说明
42.在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
43.图1为相关技术中的半导体结构的电路结构示意图一；
44.图2为相关技术中的半导体结构的电路结构示意图二；
45.图3为本公开实施例提供的半导体器件的结构示意图；
46.图4为本公开实施例提供的第二晶体管的结构示意图一；
47.图5为本公开实施例提供的第二晶体管的结构示意图二；
48.图6为本公开实施例提供的另一种半导体器件的三维结构示意图；
49.图7为本公开实施例提供的另一种半导体器件的剖视图一；
50.图8为本公开实施例提供的另一种半导体器件的剖视图二；
51.图9为本公开实施例提供的半导体器件电路结构示意图一；
52.图10为本公开实施例提供的半导体器件电路结构示意图二；
53.图11为本公开实施例提供的半导体器件形成方法的流程示意图；
54.图12至图21为本公开实施例提供的半导体器件形成过程中的结构示意图；
55.图22至图25为本公开实施例提供的沟槽式第一晶体管形成过程中的结构示意图。
具体实施方式
56.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
57.在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
58.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
59.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。应当明白，尽管
可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
60.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其他的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
61.图1和图2为相关技术中的半导体结构的电路结构示意图，其中，图1为单个存储单元的电路结构示意图，图2为存储单元阵列的电路结构示意图。如图1所示，相关技术中的半导体结构100包括一个写入晶体管10a和一个读取晶体管10b，即为2个晶体管无电容器(2transistor 0capacitor，2t0c)的dram结构。其中，写入晶体管10a的栅极与写入字线(write word-line，wwl)连接，写入晶体管10a的源极(或漏极)与写入位线(write bit-line，wbl)连接，写入晶体管10a的漏极(或源极)通过存储节点接触(stroage node，sn)与读取晶体管10b的栅极连接，读取晶体管10b的源极和漏极分别连接至读取位线(read bit-line，rbl)和读取字线(read word-line，rwl)。
62.相关技术中的读取晶体管10b采用单栅极的铟镓锌氧化物薄膜晶体管，这将存在以下三个方面的缺陷：一是，单栅极的铟镓锌氧化物薄膜晶体管在读取过程中通过源极或者漏极控制读取操作，表现出了极大的限制作用；二是，两条独立的位线(即rbl和wbl)，限制了2t0c dram存储单元的高密度设计；三是，严重的压降(ir drop)问题，在激活rwl的中累积电流(电流的流向如图2中箭头方向所示)，限制了每一行中的dram存储单元的个数。
63.基于此，本公开实施例提供一种半导体器件及其形成方法、存储器，其中，半导体器件包括：基底；位于基底上的第一晶体管；第一晶体管至少包括第一源极；位于第一晶体管表面的第二晶体管；第二晶体管至少包括第二栅极和第三栅极，第二栅极与第一源极连接。本公开实施例中的半导体器件相比于相关技术具有以下三点优势：一是，由于第二晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作；二是，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度；三是，dram存储单元的电流可以通过位线流向地面，因此rwl中由于压降问题积累的电流可以忽略不计。
64.下面，结合附图对本公开实施例中的半导体器件及其形成方法进行详细说明。
65.在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括x轴、y轴和z轴方向。定义基底的厚度方向为第一方向。在基底所在的平面方向上，定义两彼此相交(例如彼此垂直)的方向为第二方向和第三方向，例如可以定义第一沟道的延伸方向为第二方向。这里，第一方向例如可以为z轴方向，第二方向例如可以为y轴方向，第三方向例如可以为x轴方向。
66.图3为本公开实施例提供的半导体器件的结构示意图，如图3所示，半导体器件300
包括：基底30；位于基底30上的第一晶体管；第一晶体管至少包括第一源极404；位于第一晶体管表面的第二晶体管；第二晶体管至少包括第二栅极505和第三栅极506，第二栅极505与第一源极404连接。
67.需要说明的是，本公开实施例中的第一晶体管可以是igzo薄膜晶体管，也可以是普通硅基晶体管或者其它类型的晶体管；第二晶体管可以是igzo薄膜晶体管，也可以是普通硅基晶体管或者其它类型的晶体管。
68.还需要说明的是，由于半导体器件300包括2个晶体管，因此，本公开实施例中的半导体器件300可以是2t0c的dram单元。
69.在一些实施例中，请继续参见图3，基底30包括第一绝缘层301、第二绝缘层303以及位于第一绝缘层301和第二绝缘层303之间的导电层302。其中，第一绝缘层301和第二绝缘层303可以由任意一种绝缘性能好的材料构成，例如氧化硅、氮化硅或者氮氧化硅。导电层302可以是高浓度掺杂的硅衬底或者任意一种导电性好的金属层，例如为金属铜层。
70.在一些实施例中，请继续参见图3，第一晶体管还包括第一漏极403，第一漏极403与导电层302连接。
71.在一些实施例中，请继续参见图3，第一晶体管还包括位于第一绝缘层301表面的第一衬底401；第二晶体管还包括：位于第一晶体管表面的第二衬底501(参考图3至图5)；半导体器件100还包括：贯穿第一衬底401和第二绝缘层303的第一导电柱406、以及贯穿第二衬底501的第二导电柱507；其中，第一导电柱406连接第一漏极403与导电层302；第二导电柱507连接第一源极404与第二栅极505。
72.需要说明的是，第一衬底401和第二衬底501可以是硅衬底、锗衬底、锗化硅衬底、绝缘体上硅(silicon on insulator，soi)衬底或绝缘体上锗(germanium-on-insulator，goi)衬底等；第一衬底401和第二衬底501还可以包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。在其它实施例中，第一衬底401和第二衬底501还可以为进行离子掺杂后的衬底，例如为p型掺杂的衬底或者n型掺杂的衬底。
73.在一些实施例中，请继续参考图3，第二栅极505包括第二栅极绝缘层5051、以及位于第二栅极绝缘层5051表面的第二栅极导电层5052。第三栅极506包括第三栅极绝缘层5061、以及位于第三栅极绝缘层5061表面的第三栅极导电层5062。其中，第二栅极绝缘层5051和第三栅极绝缘层5061可以由高介电常数(hk)材料或者氧化硅等其它合适的材料构成，高介电常数(hk)材料例如可以包括氧化铪(hfo2)，氧化硅铪(hfsio2)，氧化锆(zro2)和氧化铝(al2o3)；第二栅极导电层5052和第三栅极导电层5062可以由任意一种导电性能较好的材料构成，例如为钛(ti)、氮化钛(tin)、氮化钨(wn)、钨(w)、钴(co)、铂(pt)、钯(pd)、钌(ru)、铜(cu)中的任意一种。
74.需要说明的是，第二导电柱507连接第一源极404与第二栅极505实际上是，第二导电柱507连接第一源极404与第二栅极505的第二栅极导电层5052。
75.在一些实施例中，请继续参见图3，第二晶体管还包括第二沟道502；第二沟道502具有朝向第一方向(即z轴方向)的至少一个u型开口，第二栅极505和第三栅极506分别沿z轴方向对称设置于第二沟道502的内侧表面和外侧表面。
76.可以理解地，第二沟道502的材料可以包括金属氧化物，例如为igzo。
77.图4和图5为本公开实施例提供的不同结构的第二晶体管的结构示意图，如图3至
图5所示，第二沟道502呈u型或者h型；其中，图3和图4中的第二沟道502呈u型，图5中的第二沟道502呈h型。具体地，图3中的第二沟道502具有朝向基底30的一个u型开口，图4中的第二沟道502具有背离基底30的一个u型开口，图5中的第二沟道502具有一个朝向基底30的u型开口和一个背离基底30的u型开口，即图5中的第二沟道500具有两个u型开口。
78.在一些实施例中，当第二沟道502呈u型时，第二栅极505和第三栅极506分别沿z轴方向对称设置于u型的一个u型开口的内部和外部。请参考图3，第二栅极505设置于第二沟道502的u型开口的内部、第三栅极506设置于第二沟道502的u型开口的外部；具体地，第二栅极绝缘层5051位于第二沟道502的内侧表面，即第二栅极绝缘层5051具有一个朝向基底的u型开口，第二栅极导电层5052位于第二栅极绝缘层5051的u型开口内部，且充满第二栅极绝缘层5051的u型开口；第三栅极绝缘层5061位于第二沟道502的外侧顶表面上，且第三栅极绝缘层5061具有一个背离基底30的u型开口；第三栅极导电层5062位于第三栅极绝缘层5061的表面，且充满第三栅极绝缘层5061的u型开口。请参考图4，第二栅极505设置于第二沟道502的u型开口的外部、第三栅极506设置于第二沟道502的u型开口的内部。具体地，第三栅极绝缘层5061位于第二沟道502的内侧表面，即第三栅极绝缘层5061具有一个背离基底30的u型开口，第三栅极导电层5062位于第三栅极绝缘层5061的u型开口内部，且充满第三栅极绝缘层5061的u型开口；第二栅极绝缘层5051位于第二沟道502的外侧顶表面上，且第二栅极绝缘层5051具有一个背离基底30的u型开口；第二栅极导电层5052位于第二栅极绝缘层5051的表面，且充满第二栅极绝缘层5051的u型开口。
79.在一些实施例中，当第二沟道502呈h型时，第二栅极505和第三栅极506对称设置于h型的两个u型开口的内部。请参考图5，第二栅极505和第三栅极506均位于第二沟道502的u型开口内部。具体地，第二栅极绝缘层5051至少位于第二沟道502朝向第二衬底501的u型开口的内侧表面，即第二栅极绝缘层5051也具有一个朝向第二衬底501的u型开口，第二栅极导电层5052位于第二栅极绝缘层5051的u型开口内部，且充满第二栅极绝缘层5051的u型开口；第三栅极绝缘层5061位于第二沟道502背离第二衬底501的u型开口的内侧表面，即第三栅极绝缘层5061也具有一个背离第二衬底501的u型开口，第三栅极导电层5062位于第三栅极绝缘层5061的u型开口内部，且充满第三栅极绝缘层5061的u型开口。
80.在一些实施例中，请继续参考图3，第一晶体管还包括第一沟道402和第一栅极405；第一沟道402位于第一衬底401的顶表面、且向第一衬底401的底部和第二方向(即y轴方向)延伸；第一栅极405位于第一沟道402的表面，第一源极404和第一漏极403分别位于第一沟道402沿第三方向(即x轴方向)的两端。
81.在一些实施例中，请继续参考图3，第一栅极405包括位于第一沟道402表面的第一栅极绝缘层4051、以及位于第一栅极绝缘层4051表面的第一栅极导电层4052。
82.可以理解地，第一沟道402的材料可以为金属氧化硅，例如为igzo。
83.在一些实施例中，请继续参考图3，第二晶体管还包括第二源极503和第二漏极504；其中，第二源极503和第二漏极504分别位于第二沟道502沿第三方向(即x轴方向)的两端。
84.在一些实施例中，请继续参考图3，半导体器件300还包括位于相邻两个第二晶体管之间的介质层508。介质层508用于使得第二晶体管具有平整的外表面，从而便于后续在第二晶体管的表面形成其它结构。
85.需要说明的是，上述图3所示的实施例中，第一栅极405为平面栅极，在其它实施例中，第一栅极405还可以为沟槽式栅极或者埋入式栅极。
86.图6和图7为本公开实施例提供的另一种半导体器件的结构示意图，其中，图6为三维视图，图7和图8为剖视图。请参考图7和图8，半导体器件300包括：基底30；位于基底30上的第一晶体管；第一晶体管至少包括第一源极404；位于第一晶体管表面的第二晶体管；第二晶体管至少包括第二栅极505和第三栅极506，第二栅极505与第一源极404连接。
87.在一些实施例中，请继续参见图7和图8，第一晶体管包括位于基底30表面的第一衬底401、第一沟道402、第一漏极403、第一源极404和第一栅极405。其中，第一衬底401包括沿y轴方向延伸的第一凹槽；第一沟道402位于第一凹槽的内壁；第一栅极405位于第一沟道402的表面、且充满第一凹槽。第一栅极405包括位于第一沟道402内壁的第一栅极绝缘层4051、以及位于第一栅极绝缘层4051表面的第一栅极导电层4052，第一栅极导电层4052充满第一凹槽。第一源极404和第一漏极403分别位于第一沟道402沿x轴方向的两个顶表面上。
88.需要说明的是，图6和图7中的第一栅极405为沟槽式栅极，图8中的第一栅极405为埋入式栅极。
89.在一些实施例中，请继续参见图8，第一晶体管还包括位于第一栅极405表面的栅极保护层4053，栅极保护层4053的顶表面与第一衬底401的顶表面平齐。
90.在一些实施例中，请继续参见图7和图8，第二晶体管包括第二衬底501、第二沟道502、第二栅极505和第三栅极506。
91.在一些实施例中，请继续参见图6，半导体器件300还包括：第一导电线701，第一导电线701与第三栅极506电连接。这里，第一导电线701可以是读取字线rwl。
92.在一些实施例中，请继续参见图6至图8，半导体器件300还包括：第一导电柱406，第一导电柱406用于连接第一晶体管的第一漏极(图6中未示出)与导电层302。这里，导电层302是基底30的一部分，导电层302可以是位线bl。
93.在一些实施例中，导电层302还与第二晶体管的第二源极(或第二漏极)连接，第二晶体管的第二漏极(或第二源极)接地。
94.在一些实施例中，请继续参见图6至图8，半导体器件300还包括：第二导电柱507，第二导电柱507连接第一源极(图6中未示出)与第二栅极505。
95.需要说明的是，本公开实施例中的基底30和第二晶体管的具体结构、以及第一晶体管与第二晶体管的连接方式与上述实施例中的类似，这里，不再详细描述。
96.本公开实施例提供的半导体器件包括第一晶体管和第二晶体管，由于第二晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作。另外，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度。
97.另外，本公开实施例中的半导体器件(2t0c dram存储单元)的电流可以通过位线流向地面，因此rwl中由于压降问题积累的电流可以忽略不计，提高了半导体器件的电性能。
98.图9和图10为本公开实施例提供的半导体器件电路结构示意图，其中，图9为单个存储单元的电路结构示意图，图10为存储单元阵列的电路结构示意图。如图9所示，半导体
器件300包括第一晶体管30a(即写入晶体管)和第二晶体管30b(即读取晶体管)。其中，第一晶体管30a的第一源极(或第一漏极)、以及第二晶体管30b的第二源极(或第二漏极)均与位线bl连接，第一晶体管30a的第一栅极连接写入字wwl，第一晶体管30a的第一漏极(或第一源极)通过存储节点接触sn连接第二晶体管30b的第二栅极，第二晶体管30b的第二漏极(或第二源极)接地，第二晶体管30b的第三栅极与读取字线rwl连接。
99.下面，参考图9说明本公开实施例提供的半导体器件300(2t0c dram存储单元)的工作原理。
100.写“1”过程，在第一晶体管30a的第一栅极(即写入字线wwl)加正电压，正电压须大于第一晶体管30a的阈值电压，从而使得第一晶体管30a开启，在第一晶体管30a的第一漏极(即位线bl)加正电压向第二晶体管30b的第二栅极电容注入电荷。电荷注入后撤去第一晶体管30a的栅极电压和漏极电压，保存“1”状态。
101.读“1”过程，在第二晶体管30b的第三栅极(即读取字线rwl)加读取电压，由于第二栅极电容中存有一定电荷，第二晶体管30b处于较低阻态，获得较大的电流，再由外围电路放大识别后完成读取“1”的过程。
102.写“0”过程，在第一晶体管30a的第一栅极(即写入字线wwl)加正电压，正电压须大于第一晶体管30a的阈值电压，从而使得第一晶体管30a开启，在第一晶体管30a的第一漏极(即位线bl)加负电压从第二晶体管30b的第二栅极电容抽取电荷。电荷抽取后撤去第一晶体管30a的第一栅极电压和漏极电压，保存“0”状态。
103.读“0”过程，在第二晶体管30b的第三栅极(即读取字线rwl)加读取电压，由于第二栅极电容中没有电荷，第二晶体管30b处于较高阻态，获得较小的电流，再由外围电路放大识别后完成读取“0”的过程。
104.本公开实施例提供的半导体结构具有以下优势：一是，由于第二晶体管(读取晶体管)包括两个栅极，因此，可以通过栅极灵活地控制读取操作，二是，由于本公开实施例中的半导体器件300仅仅包括一条位线，如此，可以提高半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度；三是，半导体器件300中的电流可以通过位线流向地面(电流的流向如图10中的箭头所示)，因此rwl中由于压降问题积累的电流可以忽略不计。
105.下表1为相关技术中的半导体结构(igzo 2t0c dram)与本公开中的半导体器件(igzo 2t0c dram)的性能对比图，其中，1#～4#为相关技术中的半导体结构，5#为本公开中的半导体器件。
106.[0107][0108]
其中，上表1中的l为沟道长度；通过上表1可以看出，本公开实施例中的半导体结构中的晶体管在开启状态下具有较高的电流、且尺寸较小、数据保持时间较长，因此，本公开实施例中的具有双栅极晶体管的半导体器件的性能较相关技术中的单栅极晶体管的半导体结构的性能优异。
[0109]
图11为本公开实施例提供的半导体器件形成方法的流程示意图，图12至图21为本公开实施例提供的半导体器件形成过程中的结构示意图，下面以第一晶体管为平面晶体管为例，结合图11至图21对本公开实施例提供图3中的半导体器件300的形成过程进行详细的说明。
[0110]
如图11所示，半导体器件300的形成方法包括以下步骤s1001至步骤s1003。
[0111]
首先，参考图11和图12，执行步骤s1001，提供基底30。
[0112]
如图12所示，基底30包括第一绝缘层301、第二绝缘层303以及位于第一绝缘层301和第二绝缘层303之间的导电层302。
[0113]
实施时，可以在第一绝缘层301的表面沉积导电材料形成导电层302，或者，在第一绝缘层301的表面形成硅衬底，并对硅衬底进行离子掺杂形成高浓度掺杂的硅衬底，例如，可以采用硼、镓、铟等三价p型掺杂剂进行掺杂。在形成导电层302之后，在导电层302的表面通过任意一种合适的沉积工艺形成第二绝缘层303，例如，化学气相沉积(chemical vapor deposition，cvd)工艺、物理气相沉积(physical vapor deposition，pvd)工艺、原子层沉积(atomic layer deposition，ald)工艺、旋涂工艺、涂敷工艺或薄膜工艺等。
[0114]
接下来，继续参考图11、以及图13至图17，执行步骤s1002，在基底30上形成第一晶体管；其中，第一晶体管至少包括第一源极404。
[0115]
本公开实施例中，第一晶体管还包括第一沟道402、第一漏极403和第一栅极405，步骤s1002可以包括以下步骤一至步骤四：
[0116]
步骤一、在第二绝缘层303的表面形成第一衬底401；
[0117]
步骤二、在第一衬底401中形成如图14所示的第一沟道402；
[0118]
实施时，刻蚀第一衬底401形成如图13所示的刻蚀凹槽a，接下来，在刻蚀凹槽a中沉积第一沟道材料，形成第一沟道402，其中，第一沟道材料充满刻蚀凹槽a。第一沟道材料可以是任意一种合适的金属氧化物材料，例如为igzo。
[0119]
需要说明的是，第一沟道材料也可以为硅，即不执行步骤二，直接执行步骤三，在
形成第一源极404和第一漏极403之后，第一源极404和第一漏极403之间的区域构成第一沟道402。
[0120]
步骤三、在第一沟道402沿x轴方向的两端形成如图15所示的第一源极404和第一漏极403。
[0121]
实施时，例如可以对第一沟道402沿x轴方向两端的第一衬底401进行离子注入，形成第一源极404和第一漏极403。
[0122]
步骤四、在第一沟道402的表面形成如图17所示的第一栅极405。
[0123]
实施时，在第一沟道402的表面依次沉积第一栅极绝缘材料和第一栅极导电材料，形成第一栅极绝缘层4051和第一栅极导电层4052，第一栅极绝缘层4051和第一栅极导电层4052构成第一栅极405。其中，第一栅极绝缘材料可以是hk材料，第一栅极导电材料可以是任意一种导电性较好的材料。
[0124]
在一些实施例中，在执行步骤四之前，半导体器件的形成方法还包括：形成贯穿第一漏极403、第一衬底401、第二绝缘层303、且与导电层302连接的第一导电柱406。实施时，刻蚀第一漏极403、第一衬底401和第二绝缘层303，直至暴露出导电层302，形成如图16所示的第一刻蚀孔b，在第一刻蚀孔b中填充导电材料，形成第一导电柱406。
[0125]
最后，继续参考图11、以及图18至图21，执行步骤s1003，在第一晶体管上形成第二晶体管；其中，第二晶体管至少包括第二栅极505和第三栅极506，且第二栅极505与第一源极404连接。
[0126]
在一些实施例中，第二晶体管还包括第二沟道和第二漏极504。步骤s1003可以包括以下步骤五至步骤九：
[0127]
步骤五、在第一晶体管上形成如图18所示的第二衬底501；
[0128]
步骤六、形成贯穿第二衬底501、且与第一源极404连接的如图19所示第二导电柱507；
[0129]
实施时，刻蚀第二衬底501，直至暴露出第一源极404，形成如图18所示的第二刻蚀孔c，在第二刻蚀孔c中填充导电材料，形成第二导电柱507。
[0130]
步骤七、在第二衬底501的表面形成与第二导电柱507连接的第二栅极505；
[0131]
实施时，请参考图20，在第二导电柱507和部分第二衬底501的表面形成第二栅极导电层5052，在第二栅极导电层5052以及第二衬底501的表面沉积第二栅极绝缘材料，形成具有朝向基底30的u型开口的第二栅极绝缘层5051，其中，第二栅极导电层5052和第二栅极绝缘层5051构成第二栅极505。
[0132]
需要说明的是，第二栅极导电层5052也可以埋入第二衬底501中，第二栅极绝缘层5051可以平行于第二衬底501，不具有u型开口。当第二栅极导电层5052埋入第二衬底501中时，可以在形成第二沟道502之前，先形成第二源极503和第二漏极504。
[0133]
步骤八、形成至少覆盖第二栅极505顶表面的第二沟道502；其中，第二沟道502具有朝向第一方向的至少一个u型开口、且第二栅极505位于u型开口的内部或外部。
[0134]
需要说明的是，第二沟道502可以覆盖第二栅极505的顶表面、也可以覆盖第二栅极505的顶表面和侧面。当第二沟道502覆盖第二栅极505的顶表面时，第二沟道502具有背离基底30的一个u型开口；当第二沟道502覆盖第二栅极505的顶表面和侧面时，第二沟道502具有朝向基底30的一个u型开口，此时，第二沟道502呈u型。
[0135]
本公开实施例中，以第二沟道502具有一个朝向基底30的u型开口为例说明第二沟道的形成过程。实施时，在第二栅极绝缘层5051的顶表面和侧壁沉积第二沟道材料，形成u型的第二沟道502，其中，第二沟道材料可以是igzo。
[0136]
在一些实施例中，在形成第二沟道502之后，半导体器件的形成方法还包括：在所述第二沟道502沿第三方向的两端形成如图21所示的第二源极503和第二漏极504。
[0137]
需要说明的是，第二源极503和第二漏极504的顶表面可以与第二沟道502的顶表面平齐，也可以超出第二沟道502的顶表面(如图21所示)。
[0138]
在一些实施例中，半导体器件的形成方法还包括：形成位于相邻两个第二晶体管之间的介质层508。
[0139]
步骤九、在第二沟道502的表面形成沿z轴方向与第二栅极505对称设置的如图3所示的第三栅极506。
[0140]
实施时，在第二沟道502、第二源极503和第二漏极504暴露面沉积第三栅极绝缘材料，形成具有一个u型开口的第三栅极绝缘层5061，在第三栅极绝缘层5061的u型开口内部沉积第三栅极导电材料，形成第三栅极导电层5062，第三栅极绝缘层5061和第三栅极导电层5062构成第三栅极506。
[0141]
需要说明的是，第二沟道502还可以同时覆盖第二栅极505的顶表面和侧面、以及第三栅极506的侧面，即第二沟道502还可以呈h型。
[0142]
在一些实施例中，第一晶体管还可以为沟槽式晶体管，图22至图25为本公开实施例提供的沟槽式第一晶体管形成过程中的结构示意图，下面，结合图22至图25、以及上述图18至图21对本公开实施例图4中半导体器件的形成过程进行详细的说明。
[0143]
在一些实施例中，在上述步骤s1001的基础上，步骤s1002可以替换为以下步骤1至步骤5：
[0144]
步骤1，在第二绝缘层303的表面形成如图22所示的第一衬底401；
[0145]
步骤2，在第一衬底401中形成如图22所示的第一沟道402；
[0146]
实施时，刻蚀第一衬底401形成如图22所示的刻蚀沟槽d，在刻蚀沟槽d的内壁填充第一沟道材料，形成第一沟道402。
[0147]
步骤3，在第一沟道402表面形成如图23所示的第一栅极405。
[0148]
实施时，在第一沟道402的内壁、以及第一衬底401的表面形成第一栅极绝缘层4051、在第一沟道402中的第一栅极绝缘层4051的表面形成充满刻蚀沟槽d的第二栅极绝缘层4052。
[0149]
步骤4，在第一沟道402沿x轴方向两侧的顶表面形成如图24所示的第一源极404和第一漏极403。
[0150]
步骤5，形成贯穿第一漏极403、第一衬底401、第二绝缘层303的如图25所示的第一导电柱406。
[0151]
接下来，可以参考上述实施例中的步骤s1003、以及图18至图21的描述，在第一晶体管表面形成第二晶体管，从而形成如图4所示的半导体器件300。
[0152]
需要说明的是，本公开实施例所形成的半导体器件与上述实施例中的半导体器件类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
[0153]
除此之外，本公开实施例还提供一种存储器，请继续参见图3、图7和图8，存储器包括上述实施例中半导体器件300，半导体器件300包括：基底30；位于基底30上的第一晶体管；第一晶体管至少包括第一源极404；位于第一晶体管表面的第二晶体管；第二晶体管至少包括第二栅极505和第三栅极506，第二栅极505与第一源极404连接。
[0154]
在一些实施例中，存储器可以是动态随机存取存储器dram，对于dram来说，不仅可以符合双倍速率(double data rate，ddr)、ddr2、ddr3、ddr4、ddr5等内存规格，还可以符合低功耗双倍数据速率sdram(low power double data rate sdram，lpddr)、lpddr2、lpddr3、lpddr4、lpddr5等内存规格，这里不作任何限定。
[0155]
本公开实施例中的存储器，由于第二晶体管包括两个栅极，因此，可以通过栅极灵活地控制读取操作，从而提高存储器的电性能。另外，由于可以通过栅极控制读取操作，因此，本公开实施例中的半导体器件可以只设计一条位线，提高了半导体器件中存储单元的设计密度，进而提高了半导体器件的集成度，实现存储器的微缩。
[0156]
在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
[0157]
本公开所提供的几个方法或结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。
[0158]
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

技术特征：
1.一种半导体器件，其特征在于，包括：基底：位于所述基底上的第一晶体管；其中，所述第一晶体管至少包括第一源极；位于所述第一晶体管表面的第二晶体管；其中，所述第二晶体管至少包括第二栅极和第三栅极，所述第二栅极与所述第一源极连接。2.根据权利要求1所述的半导体器件，其特征在于，所述第二晶体管还包括第二沟道；所述第二沟道具有朝向第一方向的至少一个u型开口，所述第二栅极和所述第三栅极分别沿所述第一方向对称设置于所述第二沟道的内侧表面和外侧表面；所述第一方向为所述基底的厚度方向。3.根据权利要求2所述的半导体器件，其特征在于，所述第二沟道呈u型或者h型；所述第二栅极和所述第三栅极分别沿所述第一方向对称设置于所述u型的一个所述u型开口的内部和外部；或者，所述第二栅极和所述第三栅极对称设置于所述h型的两个所述u型开口的内部。4.根据权利要求2或3所述的半导体器件，其特征在于，所述基底包括第一绝缘层、第二绝缘层以及位于所述第一绝缘层和所述第二绝缘层之间的导电层；所述第一晶体管还包括第一漏极；所述第一漏极与所述导电层连接；所述第一晶体管还包括位于所述第一绝缘层表面的第一衬底；所述第二晶体管还包括：位于所述第一晶体管表面的第二衬底；所述半导体器件还包括：贯穿所述第一衬底和所述第二绝缘层的第一导电柱、以及贯穿所述第二衬底的第二导电柱；其中，所述第一导电柱连接所述第一漏极与所述导电层；所述第二导电柱连接所述第一源极与所述第二栅极。5.根据权利要求4所述的半导体器件，其特征在于，所述第一晶体管还包括第一沟道和第一栅极；所述第一沟道位于所述第一衬底的顶表面、且向所述第一衬底的底部和第二方向延伸；所述第一栅极位于所述第一沟道的表面，所述第一源极和所述第一漏极分别位于所述第一沟道沿第三方向的两端；所述第二方向和所述第三方向为所述第一衬底所在平面内的任意两个垂直的方向；所述第二晶体管还包括第二源极和第二漏极；其中，所述第二源极和所述第二漏极分别位于所述第二沟道沿所述第三方向的两端。6.一种半导体器件的形成方法，其特征在于，所述方法包括：提供基底；在所述基底上形成第一晶体管；其中，所述第一晶体管至少包括第一源极；在所述第一晶体管上形成第二晶体管；其中，所述第二晶体管至少包括第二栅极和第三栅极，且所述第二栅极与所述第一源极连接。7.根据权利要求6所述的方法，其特征在于，在所述第一晶体管上形成第二晶体管，包括：在所述第一晶体管上形成第二衬底；形成贯穿所述第二衬底、且与所述第一源极连接的第二导电柱；
在所述第二衬底的表面形成与所述第二导电柱连接的第二栅极；形成至少覆盖所述第二栅极顶表面的第二沟道；其中，所述第二沟道具有朝向第一方向的至少一个u型开口、且所述第二栅极位于所述u型开口的内部或外部；所述第一方向为所述基底的厚度方向；在所述第二沟道的表面形成沿所述第一方向与所述第二栅极对称设置的所述第三栅极。8.根据权利要求7所述的方法，其特征在于，所述基底包括第一绝缘层、第二绝缘层以及位于所述第一绝缘层和所述第二绝缘层之间的导电层；在所述基底上形成第一晶体管，包括：在所述第二绝缘层的表面形成第一衬底；在所述第一衬底中形成第一沟道；其中，所述第二沟道沿第二方向延伸；在所述第一沟道沿第三方向的两端形成所述第一源极和第一漏极；其中，所述第二方向和所述第三方向为所述第一衬底所在平面内的任意两个垂直的方向；在所述第一沟道的表面形成第一栅极。9.根据权利要求8所述的方法，其特征在于，所述方法还包括：形成贯穿所述第一漏极、所述第一衬底、所述第二绝缘层、且与所述导电层连接的第一导电柱；在形成所述第二沟道之后，在所述第二沟道沿第三方向的两端形成第二源极和第二漏极；或者，在形成所述第二沟道之前，形成所述第二源极和所述第二漏极。10.一种存储器，其特征在于，包括权利要求1至5任一项所述的半导体器件。

技术总结
本公开实施例提供一种半导体器件及其形成方法、存储器，其中，半导体器件包括：基底；位于基底上的第一晶体管；其中，第一晶体管至少包括第一源极；位于第一晶体管表面的第二晶体管；其中，第二晶体管至少包括第二栅极和第三栅极，第二栅极与第一源极连接。第二栅极与第一源极连接。第二栅极与第一源极连接。


技术研发人员：顾婷婷
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2023.04.26
技术公布日：2023/8/1