一种高压ESD静电版图结构的制作方法

一种高压esd静电版图结构
技术领域
1.本发明涉及半导体器件结构，尤其是指基于cmos工艺下的一种高压esd静电版图结构。


背景技术：

2.随着电子产品的便携性、小型化，集成电路也朝着系统集成化发展，工艺水平也进入集成电路线宽的深亚微米时代。芯片中esd保护单元是整个芯片最重要的组成部分之一，它决定了整个芯片保护设计是否能否顺利完成。高压esd需要维持高电压和大电流，当esd事件发生时，需短时间内泄放较大电流，高压esd器件的工作方式也会不同，因此研究高压esd是非常必要的。
3.随着电子产品在高电压、高功率的应用，常规的高压esd保护，采用器件的自身承载能力来自我保护越来越困难，而外置高压esd模块占用封装面积，从而使用片上高压esd用来节约面积。
4.工作在高压io端口，有可能会产生少量带电载流子到阱或衬底中，esd防护单元的抗闩锁(latch-up)能力也需要做加固，尤其注意阱电位连接方式。
5.为了解决该问题，在电路设计中借鉴低压部分esd防护设计用于高压esd设计，既能使版图面积最小化，又能保证器件的闩锁能力。


技术实现要素：

6.为解决上述技术问题，本发明的一种高压esd静电版图结构，esd纵向版图结构包括埋层、在所述的埋层下层以及左右两边的衬底材料；所述埋层上包括有深n阱区，有深n阱区也包括一个p阱注入区和一个n阱注入区、及n型注入区，n阱注入区作为n型注入区的阱接触使用；
7.p阱注入区中设有n管源端、p阱接触，同时两者之间有一层浅槽隔离；n管源端一侧设有n管漏端，且在n管漏端和n管源端上方设置有多晶栅ⅰ。
8.在本发明的一个实施例中，同样在n阱注入区内设有p管源端、n阱接触，同时两者之间有一层浅槽隔离，在n阱接触和p管源端上方设置有多晶栅ⅱ。
9.在本发明的一个实施例中，esd纵向版图结构内连接有一个连接环路，其中环路包括电阻ⅰ、电阻ⅱ和输入端in、输出端out；
10.其中输入端in与电阻ⅱ、n阱注入区内的n阱接触、p管源端相连，电阻ⅱ的另一端与多晶栅ⅱ相连，多晶栅ⅱ一端还设置有p管漏端，且和n管源端串联。
11.在本发明的一个实施例中，电阻ⅰ的一端与多晶栅ⅰ相连，电阻ⅰ的另外一端与n管漏端、p阱接触以及输出端out相连接。
12.在本发明的一个实施例中，esd纵向版图结构内插指数量范围为6～10个，单mos管总宽度》360um。
13.本发明的上述技术方案相比现有技术具有以下优点：本发明所述的esd纵向版图
结构，该mos版图结构采用多栅插指结构，源极和漏极分别在栅极两端，相互重叠，节省面积，源极和漏极设置一定宽度比例，并设置接触孔阵列。栅极、源极和漏极分别使用金属连线，按等效电路图设置，分别连接焊盘、电阻和mos管互联。电阻使用多晶电阻，焊盘材料选用金属材料。
14.本发明方案在绝大部分工艺都会提供相关标准模型，所以该模型泛用性高，成本低，且不增加制造成本。
附图说明
15.为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明。
16.图1为借鉴低压esd防护设计的高压esd电路结构示意图；
17.图2为基于图1增强型高压esd结构的电路结构示意图；
18.图3为本发明中所述高压esd结构的版图结构示意图；
19.图4为本发明中所述高压esd结构的版图纵向结构示意图。
20.图3附图中标记为，301、漏端金属线；302、源端金属线；303、多晶栅孔；304、多晶栅；305有源区孔；306、注入ⅰ；307、注入ⅱ；
21.图4附图中标记为401、埋层；402、深n阱注入区；403、p阱注入区；404、n阱注入区；405、n型注入区；406、多晶栅ⅰ；407、n管漏端；408、n管源端；409、p阱接触；410、电阻ⅰ；411、多晶栅ⅱ；412、p管源端；413、p管漏端；414、n阱接触；415、电阻ⅱ；416、输入端in，417、输出端out。
具体实施方式
22.本实施例的esd静电版图结构可参见图4所示，包括埋层401、在所述的埋层401下层以及左右两边的衬底材料；所述埋层401上包括有深n阱区402，深n阱区402也包括一个p阱注入区403和一个n阱注入区404、及n型注入区405，n阱注入区404作为n型注入区405的阱接触使用；
23.p阱注入区403中设有n管源端408、p阱接触409，同时两者之间有一层浅槽隔离；n管源端408一侧设有n管漏端407，且在n管漏端407和n管源端408上方设置有多晶栅ⅰ406。
24.同样在n阱注入区404内设有p管源端412、n阱接触414，同时两者之间有一层浅槽隔离，在n阱接触414和p管源端412上方设置有多晶栅ⅱ411。
25.esd纵向版图结构内连接有一个连接环路，其中环路包括电阻ⅰ410、电阻ⅱ415和输入端in416、输出端out417；
26.其中输入端in416与电阻ⅱ415、n阱注入区404内的n阱接触414、p管源端412相连，电阻ⅱ415的另一端与多晶栅ⅱ411相连，多晶栅ⅱ411一端还设置有p管漏端413，且和n管源端408串联。
27.电阻ⅰ410的一端与多晶栅ⅰ406相连，电阻ⅰ410的另外一端与n管漏端407、p阱接触409以及输出端out417相连接。
28.图3为单个结构的平面图，也是常见的低压esd防护设计，提供了低压mos版图结构为通用结构，同时适用于nmos、pmos及带隔离(iso)器件结构。
29.本发明涉及的插指数量范围为6～10个，单mos管总宽度》360um，插指个数较多会导致大部分插指未开启，导致esd失效。未保证其均匀性，有源区孔距305、多晶栅304有相同的阵列和间距，注入ⅰ306使用环形设计，注入ⅱ307需覆盖整个mos管。注入ⅰ306与注入ⅱ307使用相斥(如注入ⅰ306使用n注入，则注入ⅱ307使用p注入)。漏端金属线301按电流方向连接输入端，多晶栅304通过多晶栅孔303与源端金属线302按电流方向连接输出端。
30.本发明提供esd静电版图结构可用于高压的半导体静电防护结构，能够在发生静电放电时，高压esd器件会早于内部电路开启，充分的对器件进行保护。该高压esd电路结构包含输入端in、输出端out、低压nmos和低压pmos，该结构采用多级串联结构，图2为图1加固版(注：图1风险点在于，高压可能会导致pn结击穿)以上低压mos均可采用带隔离(iso)器件。所述电路还包含电阻，该电阻实际设计阻值为1k欧姆。
31.其等效电路为图2，电阻r1一端与输入in、mp1的源端和n阱电位相连，r1另外一端与栅相连。mp1漏端与mn1漏端相连接。电阻r2一端与输出out、mn1的源端和p阱电位相连，r2另外一端与栅相连。该串联结构不局限于2级串联，按输入电压可设置3-5层串联结构，最多不超过5级，会导致esd开启速度变慢。该结构首先利用串联方式提高esd的耐压，其次电阻也可加速mos管开启速度，降低导通电压，第一级使用pmos管可预防电压压降较高超过n阱承载压降，第二级nmos管有较好的esd泄放能力。
32.显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

技术特征：
1.一种高压esd静电版图结构，其特征在于，esd纵向版图结构包括埋层(401)、在所述的埋层(401)下层以及左右两边的衬底材料；所述埋层(401)上包括有深n阱区(402)，深n阱区(402)也包括一个p阱注入区(403)和一个n阱注入区(404)、及n型注入区(405)，n阱注入区(404)作为n型注入区(405)的阱接触使用；p阱注入区(403)中设有n管源端(408)、p阱接触(409)，同时两者之间有一层浅槽隔离；n管源端(408)一侧设有n管漏端(407)，且在n管漏端(407)和n管源端(408)上方设置有多晶栅ⅰ(406)。2.根据权利要求1所述的esd纵向版图结构，其特征在于：同样在n阱注入区(404)内设有p管源端(412)、n阱接触(414)，同时两者之间有一层浅槽隔离，在n阱接触(414)和p管源端(412)上方设置有多晶栅ⅱ(411)。3.根据权利要求1所述的esd纵向版图结构，其特征在于：esd纵向版图结构内连接有一个连接环路，其中环路包括电阻ⅰ(410)、电阻ⅱ(415)和输入端in(416)、输出端out(417)；其中输入端in(416)与电阻ⅱ(415)、n阱注入区(404)内的n阱接触(414)、p管源端(412)相连，电阻ⅱ(415)的另一端与多晶栅ⅱ(411)相连，多晶栅ⅱ(411)一端还设置有p管漏端(413)，且和n管源端(408)串联。4.根据权利要求3所述的esd纵向版图结构，其特征在于：电阻ⅰ(410)的一端与多晶栅ⅰ(406)相连，电阻ⅰ(410)的另外一端与n管漏端(407)、p阱接触(409)以及输出端out(417)相连接。5.根据权利要求1所述的esd纵向版图结构，其特征在于：esd纵向版图结构内插指数量范围为6～10个，单mos管总宽度>360um。

技术总结
本发明涉及一种高压ESD静电版图结构，ESD纵向版图结构包括埋层、在所述的埋层下层以及左右两边的衬底材料；所述埋层上包括有深N阱区，有深N阱区也包括一个P阱注入区和一个N阱注入区；P阱注入区中设有N管源端、P阱接触，同时两者之间有一层浅槽隔离；N管源端一侧设有N管漏端，且在N管漏端和N管源端上方设置有多晶栅Ⅰ。同样在N阱注入区内设有P管源端、N阱接触，同时两者之间有一层浅槽隔离，在N阱接触和P管源端上方设置有多晶栅Ⅱ。该MOS版图结构采用多栅插指结构，源极和漏极分别在栅极两端，相互重叠，节省面积，源极和漏极设置一定宽度比例，并设置接触孔阵列。并设置接触孔阵列。并设置接触孔阵列。


技术研发人员：李全 严正军
受保护的技术使用者：中科芯集成电路有限公司
技术研发日：2023.04.28
技术公布日：2023/8/1