eMMC卡的时钟相位动态切换方法、结构及eMMC卡与流程

emmc卡的时钟相位动态切换方法、结构及emmc卡
技术领域
1.本发明涉及emmc卡技术领域，尤其是emmc卡的时钟相位动态切换方法及结构。


背景技术：

2.emmc(embedded multi media card)卡即嵌入式多媒体卡，是一种由mmc协会订立的存储技术，它将闪存和控制器封装在同一颗芯片中，具有快速、可升级的性能、简化存储类产品设计等优势。
3.由于芯片制造工艺、pcb走线、电压、温度等因素的影响，数据信号从emmc卡到达host端的时间是存在差异的，因此host端接收数据时采样的时间点也需要相应的进行调整，这个调整的过程，称为tuning调整。
4.在使用fpga模块作为host端的应用中，对接收数据的采样时间点的调整主要有两种方式，第一种是利用io延时链的动态配置，第二种是利用锁相环的相移，图1列出了一种基于锁相环相移的emmc卡的控制器的原理框图。
5.锁相环(pll)输出3个时钟，时钟a信号用于输出并驱动emmc卡、时钟b信号用于驱动发送控制块，时钟c信号用于驱动接收控制块，这3个时钟同频不同相，时钟a信号相位固定为0，时钟b信号使用固定的相位用于发送数据延时以满足emmc卡接收数据时采样的保持时间，时钟c信号的相位由tuning调整结果决定。此时发送逻辑和接收逻辑处于不同时钟域，在进行控制器逻辑设计的时候需要进行时钟域的转换和同步处理，对发送和接收进行对接和交互控制这一块的设计带来麻烦。


技术实现要素：

6.本发明要解决的技术问题是：提供一种emmc卡的时钟相位动态切换方法、结构及emmc卡，使得emmc卡的控制器的发送逻辑和接收逻辑工作在同一个时钟域。
7.本发明解决上述技术问题所采用的技术方案是：第一方面，一种emmc卡的时钟相位动态切换方法，所述emmc卡包括锁相环，所述锁相环输出3个同频不同相的时钟a信号、时钟b信号、时钟c信号，时钟a信号作为emmc卡的驱动时钟，锁相环输出的时钟b信号、时钟c信号分别接至多路选择器的两个输入端口，多路选择器的输出端口输出时钟d信号并接至逻辑块的输入端口，逻辑块中的交互逻辑块输出时钟切换信号e至多路选择器的sel选择端口；时钟切换信号e为第一电平时，多路选择器的输出端口选择时钟b信号作为输出信号；时钟切换信号e为第二电平时，多路选择器的输出端口选择时钟c信号作为输出信号，所述时钟b信号作为逻辑块中的发送控制块的驱动信号，所述时钟c信号作为逻辑块中的接收控制块的驱动信号。
8.在逻辑块写入操作过程中，在命令发送阶段时钟切换信号e为第一电平；在命令发送阶段和命令响应阶段之间的间歇时钟切换信号e切换为第二电平，在命令响应阶段时钟切换信号e为第二电平；在命令响应阶段和数据发送阶段之间的间歇时钟切换信号e切换为第一电平，在数据发送阶段时钟切换信号e为第一电平；在数据发送阶段和校验状态接收阶
段之间的间歇时钟切换信号e切换为第二电平，在校验状态接收阶段时钟切换信号e为第二电平；
9.在逻辑块读取操作过程中，在命令发送阶段时钟切换信号e为第一电平；在命令发送阶段和命令响应阶段之间的间歇时钟切换信号e切换为第二电平，在命令响应阶段、数据接收阶段时钟切换信号e为第二电平。
10.优选的，emmc卡的状态包括空闲态、命令发送态、数据发送态、命令或数据接收态；命令发送态和数据发送态状态下对应的时钟切换信号e为第一电平，命令或数据接收态状态下对应的时钟切换信号e为第二电平。
11.优选的，当emmc卡收到命令发送请求时，时钟切换信号e为第一电平，状态由空闲态转换为命令发送态，等待命令发送完成；
12.然后判断命令是否存在响应，当命令不存在响应时，返回空闲态；
13.当命令存在响应时，时钟切换信号e为第二电平，状态由命令发送态转换为命令或数据接收态；
14.此时判断命令对应的操作是否返回数据，当命令对应的操作返回数据时，等待数据接收完成后返回空闲态；
15.当命令对应的操作不返回数据时，等待命令响应完成。
16.优选的，在emmc卡命令响应完成后，判断是否需要发送数据，如果不发送数据，则返回空闲态；
17.如果发送数据，时钟切换信号e为第一电平，状态由命令或数据接收态转换为数据发送态，等待数据发送完成；
18.数据发送完成后，时钟切换信号e为第二电平，状态由数据发送态转换为命令或数据接收态，接收并检查crc校验状态。
19.优选的，如果emmc卡只发送单块数据，则返回空闲态；
20.如果发送多块数据，时钟切换信号e在第二电平与第一电平之间来回切换，状态在命令或数据接收态和数据发送态之间来回切换直至所有数据发送并校验完成，最后返回空闲态。
21.第二方面，一种emmc卡的时钟相位动态切换结构，所述emmc卡包括锁相环，所述锁相环输出3个同频不同相的时钟a信号、时钟b信号、时钟c信号，时钟a信号作为emmc卡的驱动时钟，锁相环输出的时钟b信号、时钟c信号分别接至多路选择器的两个输入端口，多路选择器的输出端口输出时钟d信号并接至逻辑块的输入端口，逻辑块中的交互逻辑块输出时钟切换信号e至多路选择器的sel选择端口；时钟切换信号e为第一电平时，多路选择器的输出端口选择时钟b信号作为输出信号；时钟切换信号e为第二电平时，多路选择器的输出端口选择时钟c信号作为输出信号。
22.优选的，所述时钟a信号的相位固定，所述时钟b信号的相位固定，所述时钟c信号的相位根据外部的host端的tuning调整结果进行调整。
23.优选的，所述时钟b信号作为逻辑块中的发送控制块的驱动信号，所述时钟c信号作为逻辑块中的接收控制块的驱动信号。
24.优选的，所述多路选择器中包含glitch-free时钟无毛刺切换电路。
25.第三方面，一种emmc卡，所述emmc卡采用上述的emmc卡的时钟相位动态切换方法
进行时钟相位切换。
26.第四方面，一种emmc卡，所述emmc卡包括上述的emmc卡的时钟相位动态切换结构。
27.优选的，所述的emmc卡包括控制逻辑块，所述控制逻辑块与存储器块双向信息传输，所述存储器块与逻辑块双向信息传输，所述存储器块包括寄存器组、先入先出存储器、直接内存存储器。
28.优选的，所述时钟a信号通过第一缓冲器接至emmc卡的时钟口，所述逻辑块的发送控制块通过第二缓冲器向emmc卡的命令口发送信息，所述逻辑块的发送控制块通过第三缓冲器向emmc卡的数据口发送信息；所述逻辑块的接收控制块通过第二缓冲器从emmc卡的命令口接收信息，所述逻辑块的接收控制块通过第三缓冲器从emmc卡的数据口接收信息。
29.本发明的有益效果是：时钟切换分别发生在命令发送阶段和命令响应阶段之间的间歇、命令响应阶段和数据发送阶段之间的间歇、数据发送阶段和校验状态接收阶段之间的间歇，时钟切换几乎瞬时完成，利用这些间歇可以完成时钟的切换，使得emmc卡的控制器的发送逻辑和接收逻辑工作在同一个时钟域，从而降低控制器核心逻辑的设计难度和设计冗杂度，降低错误风险。
附图说明
30.图1是现有技术中的基于锁相环相移的emmc卡的控制器的原理框图；
31.图2是本发明的emmc卡的控制器的原理框图；
32.图3是本发明的emmc卡的状态转换实例示意图；
33.图4是本发明的emmc卡的逻辑块写入操作过程；
34.图5是本发明的emmc卡的逻辑块读取操作过程。
具体实施方式
35.现在结合附图和优选实施例对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
36.本发明的一种实施方式，如图2所示，一种emmc卡的时钟相位动态切换结构，所述emmc卡包括锁相环，所述锁相环输出3个同频不同相的时钟a信号、时钟b信号、时钟c信号，时钟a信号作为emmc卡的驱动时钟，锁相环输出的时钟b信号、时钟c信号分别接至多路选择器的两个输入端口，多路选择器的输出端口输出时钟d信号并接至逻辑块的输入端口，逻辑块中的交互逻辑块输出时钟切换信号e至多路选择器的sel选择端口。具体的，作为本实施例中的一种可选实施方式，所述时钟b信号作为逻辑块中的发送控制块的驱动信号，所述时钟c信号作为逻辑块中的接收控制块的驱动信号。所述锁相环支持3路时钟输出且支持输出频率和相位的动态配置，可以在运行中配置。
37.时钟切换信号e为第一电平时，多路选择器的输出端口选择时钟b信号作为输出信号；时钟切换信号e为第二电平时，多路选择器的输出端口选择时钟c信号作为输出信号。
38.具体的，作为本实施例中的一种可选实施方式，所述时钟a信号的相位固定，所述时钟b信号的相位固定，所述时钟c信号的相位根据外部的host端的tuning调整结果进行调整。
39.本发明的一种实施方式，一种emmc卡，所述emmc卡采用上述的emmc卡的时钟相位
动态切换方法进行时钟相位切换。
40.本发明的一种实施方式，如图2所示，一种emmc卡，所述emmc卡包括上述的emmc卡的时钟相位动态切换结构。
41.具体的，作为本实施例中的一种可选实施方式，所述的emmc卡包括控制逻辑块，所述控制逻辑块与存储器块双向信息传输，所述存储器块与逻辑块双向信息传输，所述存储器块包括寄存器组、先入先出存储器、直接内存存储器。
42.具体的，作为本实施例中的一种可选实施方式，所述时钟a信号通过第一缓冲器接至emmc卡的时钟口，所述逻辑块的发送控制块通过第二缓冲器向emmc卡的命令口发送信息，所述逻辑块的发送控制块通过第三缓冲器向emmc卡的数据口发送信息；所述逻辑块的接收控制块通过第二缓冲器从emmc卡的命令口接收信息，所述逻辑块的接收控制块通过第三缓冲器从emmc卡的数据口接收信息。
43.具体的，作为本实施例中的一种可选实施方式，如图2所示，所述多路选择器是一个二输入多路选择器，其输入端口分别为锁相环输出的时钟b信号和时钟c信号。具体的，作为本实施例中的一种可选实施方式，时钟b信号连接至输入端口0(i0)，时钟c信号连接至输入端口1(i1)；其输出端口(o)输出时钟d信号，所述多路选择器的sel选择端口由交互逻辑块控制即接至时钟切换信号e。
44.具体的，作为本实施例中的一种可选实施方式，所述多路选择器中包含glitch-free时钟无毛刺切换电路。
45.所述发送控制块(tx control)用于实现命令和数据发送相关事务，即实现emmc卡的控制器的发送逻辑；
46.所述接收控制块(rx control)用于实现命令和数据接收相关事务，即实现emmc卡的控制器的接收逻辑；
47.所述交互逻辑块(interaction logic)用于实现发送和接收的状态转换以及时钟切换；
48.所述寄存器组(registers)用于作为控制器的相关寄存器；
49.所述先入先出存储器(fifo)用于实现发送和接收数据的缓存；
50.所述直接内存存取器(dma)用于实现发送和接收数据与系统内存之间的快速访问。
51.所述寄存器组、先入先出存储器和直接内存存取器，其工作的时钟可使用时钟d信号，也可使用独立时钟。
52.本发明的一种实施方式，一种emmc卡的时钟相位动态切换方法，所述emmc卡包括锁相环，所述锁相环输出3个同频不同相的时钟a信号、时钟b信号、时钟c信号，时钟a信号作为emmc卡的驱动时钟，锁相环输出的时钟b信号、时钟c信号分别接至多路选择器的两个输入端口，多路选择器的输出端口输出时钟d信号并接至逻辑块的输入端口，逻辑块中的交互逻辑块输出时钟切换信号e至多路选择器的sel选择端口；时钟切换信号e为第一电平时，多路选择器的输出端口选择时钟b信号作为输出信号；时钟切换信号e为第二电平时，多路选择器的输出端口选择时钟c信号作为输出信号，所述时钟b信号作为逻辑块中的发送控制块的驱动信号，所述时钟c信号作为逻辑块中的接收控制块的驱动信号。
53.如图4所示，在逻辑块写入操作过程中，在命令发送阶段(cmd)时钟切换信号e为第
一电平；在命令发送阶段(cmd)和命令响应阶段(resp)之间的间歇(n
cr
)时钟切换信号e切换为第二电平，在命令响应阶段(resp)时钟切换信号e为第二电平；在命令响应阶段(resp)和数据发送阶段(data&crc)之间的间歇(n
wr
)时钟切换信号e切换为第一电平，在数据发送阶段(data&crc)时钟切换信号e为第一电平；在数据发送阶段(data&crc)和校验状态接收阶段(crc status)之间的间歇(n
crc
)时钟切换信号e切换为第二电平，在校验状态接收阶段(crc status)时钟切换信号e为第二电平。
54.如图5所示，在逻辑块读取操作过程中，在命令发送阶段(cmd)时钟切换信号e为第一电平；在命令发送阶段(cmd)和命令响应阶段(resp)之间的间歇(n
cr
)时钟切换信号e切换为第二电平，在命令响应阶段(resp)、数据接收阶段(data&crc)时钟切换信号e为第二电平。
55.具体的，作为本实施例中的一种可选实施方式，第一电平设为0即低电平，第二电平设为1即高电平。
56.在上述两个过程中，时钟切换分别发生在命令发送阶段和命令响应阶段之间的间歇(n
cr
)、命令响应阶段和数据发送阶段之间的间歇(n
wr
)、数据发送阶段和校验状态接收阶段之间的间歇(n
crc
)，时钟切换几乎瞬时完成，利用这些间歇可以完成时钟的切换，使得emmc卡的控制器的发送逻辑和接收逻辑工作在同一个时钟域，从而降低控制器核心逻辑的设计难度和设计冗杂度，降低错误风险。
57.具体的，作为本实施例中的一种可选实施方式，如图3所示，所述emmc卡的状态包括空闲态、命令发送态、数据发送态、命令或数据接收态；命令发送态和数据发送态状态下对应的时钟切换信号e为第一电平，命令或数据接收态状态下对应的时钟切换信号e为第二电平。
58.具体的，作为本实施例中的一种可选实施方式，当emmc卡收到命令发送请求时，时钟切换信号e为第一电平，状态由空闲态转换为命令发送态，等待命令发送完成；
59.然后判断命令是否存在响应，当命令不存在响应时，返回空闲态；
60.当命令存在响应时，时钟切换信号e切换为第二电平，状态由命令发送态转换为命令或数据接收态；
61.此时判断命令对应的操作是否返回数据，当命令对应的操作返回数据时，等待数据接收完成后返回空闲态；
62.当命令对应的操作不返回数据时，等待命令响应完成。
63.具体的，作为本实施例中的一种可选实施方式，在emmc卡命令响应完成后，判断是否需要发送数据，如果不发送数据，则返回空闲态；
64.如果发送数据，时钟切换信号e切换为第一电平，状态由命令或数据接收态转换为数据发送态，等待数据发送完成；
65.数据发送完成后，时钟切换信号e切换为第二电平，状态由数据发送态转换为命令或数据接收态，接收并检查crc校验状态。
66.具体的，作为本实施例中的一种可选实施方式，如果emmc卡只发送单块数据，则返回空闲态；
67.如果发送多块数据，时钟切换信号e在第二电平与第一电平之间来回切换，状态在命令或数据接收态和数据发送态之间来回切换直至所有数据发送并校验完成，最后返回空
闲态。
68.以上说明书中描述的只是本发明的具体实施方式，各种举例说明不对本发明的实质内容构成限制，所属技术领域的普通技术人员在阅读了说明书后可以对以前所述的具体实施方式做修改或变形，而不背离发明的实质和范围。

技术特征：
1.一种emmc卡的时钟相位动态切换方法，其特征在于：所述emmc卡包括锁相环，所述锁相环输出3个同频不同相的时钟a信号、时钟b信号、时钟c信号，时钟a信号作为emmc卡的驱动时钟，锁相环输出的时钟b信号、时钟c信号分别接至多路选择器的两个输入端口，多路选择器的输出端口输出时钟d信号并接至逻辑块的输入端口，逻辑块中的交互逻辑块输出时钟切换信号e至多路选择器的sel选择端口；时钟切换信号e为第一电平时，多路选择器的输出端口选择时钟b信号作为输出信号；时钟切换信号e为第二电平时，多路选择器的输出端口选择时钟c信号作为输出信号，所述时钟b信号作为逻辑块中的发送控制块的驱动信号，所述时钟c信号作为逻辑块中的接收控制块的驱动信号；在逻辑块写入操作过程中，在命令发送阶段时钟切换信号e为第一电平；在命令发送阶段和命令响应阶段之间的间歇时钟切换信号e切换为第二电平，在命令响应阶段时钟切换信号e为第二电平；在命令响应阶段和数据发送阶段之间的间歇时钟切换信号e切换为第一电平，在数据发送阶段时钟切换信号e为第一电平；在数据发送阶段和校验状态接收阶段之间的间歇时钟切换信号e切换为第二电平，在校验状态接收阶段时钟切换信号e为第二电平；在逻辑块读取操作过程中，在命令发送阶段时钟切换信号e为第一电平；在命令发送阶段和命令响应阶段之间的间歇时钟切换信号e切换为第二电平，在命令响应阶段、数据接收阶段时钟切换信号e为第二电平。2.根据权利要求1所述的一种emmc卡的时钟相位动态切换方法，其特征在于：emmc卡的状态包括空闲态、命令发送态、数据发送态、命令或数据接收态；命令发送态和数据发送态状态下对应的时钟切换信号e为第一电平，命令或数据接收态状态下对应的时钟切换信号e为第二电平。3.根据权利要求2所述的一种emmc卡的时钟相位动态切换方法，其特征在于：当emmc卡收到命令发送请求时，时钟切换信号e为第一电平，状态由空闲态转换为命令发送态，等待命令发送完成；然后判断命令是否存在响应，当命令不存在响应时，返回空闲态；当命令存在响应时，时钟切换信号e为第二电平，状态由命令发送态转换为命令或数据接收态；此时判断命令对应的操作是否返回数据，当命令对应的操作返回数据时，等待数据接收完成后返回空闲态；当命令对应的操作不返回数据时，等待命令响应完成。4.根据权利要求3所述的一种emmc卡的时钟相位动态切换方法，其特征在于：在emmc卡命令响应完成后，判断是否需要发送数据，如果不发送数据，则返回空闲态；如果发送数据，时钟切换信号e为第一电平，状态由命令或数据接收态转换为数据发送态，等待数据发送完成；数据发送完成后，时钟切换信号e为第二电平，状态由数据发送态转换为命令或数据接收态，接收并检查crc校验状态。5.根据权利要求4所述的一种emmc卡的时钟相位动态切换方法，其特征在于：如果emmc卡只发送单块数据，则返回空闲态；如果发送多块数据，时钟切换信号e在第二电平与第一电平之间来回切换，状态在命令
或数据接收态和数据发送态之间来回切换直至所有数据发送并校验完成，最后返回空闲态。6.一种emmc卡的时钟相位动态切换结构，其特征在于：所述emmc卡包括锁相环，所述锁相环输出3个同频不同相的时钟a信号、时钟b信号、时钟c信号，时钟a信号作为emmc卡的驱动时钟，锁相环输出的时钟b信号、时钟c信号分别接至多路选择器的两个输入端口，多路选择器的输出端口输出时钟d信号并接至逻辑块的输入端口，逻辑块中的交互逻辑块输出时钟切换信号e至多路选择器的sel选择端口；时钟切换信号e为第一电平时，多路选择器的输出端口选择时钟b信号作为输出信号；时钟切换信号e为第二电平时，多路选择器的输出端口选择时钟c信号作为输出信号。7.根据权利要求6所述的emmc卡的时钟相位动态切换结构，其特征在于：所述时钟a信号的相位固定，所述时钟b信号的相位固定，所述时钟c信号的相位根据外部的host端的tuning调整结果进行调整。8.根据权利要求6所述的emmc卡的时钟相位动态切换结构，其特征在于：所述时钟b信号作为逻辑块中的发送控制块的驱动信号，所述时钟c信号作为逻辑块中的接收控制块的驱动信号。9.根据权利要求6所述的emmc卡的时钟相位动态切换结构，其特征在于：所述多路选择器中包含glitch-free时钟无毛刺切换电路。10.一种emmc卡，其特征在于：所述emmc卡采用权利要求1-5任一项所述的emmc卡的时钟相位动态切换方法进行时钟相位切换。11.一种emmc卡，其特征在于：包括权利要求6-9任一项所述的emmc卡的时钟相位动态切换结构。12.根据权利要求11所述的emmc卡，其特征在于：包括控制逻辑块，所述控制逻辑块与存储器块双向信息传输，所述存储器块与逻辑块双向信息传输，所述存储器块包括寄存器组、先入先出存储器、直接内存存储器。13.根据权利要求11所述的emmc卡，其特征在于：所述时钟a信号通过第一缓冲器接至emmc卡的时钟口，所述逻辑块的发送控制块通过第二缓冲器向emmc卡的命令口发送信息，所述逻辑块的发送控制块通过第三缓冲器向emmc卡的数据口发送信息；所述逻辑块的接收控制块通过第二缓冲器从emmc卡的命令口接收信息，所述逻辑块的接收控制块通过第三缓冲器从emmc卡的数据口接收信息。

技术总结
本发明公开了eMMC卡的时钟相位动态切换方法、结构及eMMC卡，eMMC卡包括锁相环，锁相环输出3个同频不同相的时钟a信号、时钟b信号、时钟c信号，时钟b信号、时钟c信号分别接至多路选择器的两个输入端口，多路选择器的输出端口输出时钟d信号并接至逻辑块的输入端口，逻辑块中的交互逻辑块输出时钟切换信号e至多路选择器的sel选择端口；时钟切换信号e为第一电平时，多路选择器的输出端口选择时钟b信号作为输出信号；时钟切换信号e为第二电平时，多路选择器的输出端口选择时钟c信号作为输出信号。eMMC卡的控制器的发送逻辑和接收逻辑工作在同一个时钟域，从而降低控制器核心逻辑的设计难度和设计冗杂度。难度和设计冗杂度。难度和设计冗杂度。


技术研发人员：董斌 曾德能 李向丁 马志敏 李俊龙
受保护的技术使用者：昆山迈致治具科技有限公司
技术研发日：2023.04.28
技术公布日：2023/8/1