一种基于LIF神经元的WTA电路

一种基于lif神经元的wta电路
技术领域
1.本发明属于脉冲神经网络领域，具体涉及一种基于lif神经元的wta电路。


背景技术：

2.脉冲神经网络作为第三代神经网络，相比传统的人工神经网络更加贴近于生物的工作原理，它能够有效的模仿生物神经元之间的连接与通信。在脉冲神经网络中神经元作为一个基本单元，它能够接收脉冲信号并激发出尖峰脉冲，是实现复杂时空信息处理的重要基础。lif神经元以生物神经元为模型，能够有效的模仿生物神经元的信息传递特性,例如动作电位尖峰的有或无尖峰、累积发放和不应期等。然而由于生物神经元的激发脉冲较为复杂，以传统器件构建的lif神经元电路不仅需要大量元器件，而且lif神经元激发尖峰脉冲与生物神经元激发脉冲相似度较低。这就导致了实用性低下，功耗高，不利于电路集成等问题。忆阻器作为一种新型元器件，它在外部施加电压时，忆阻值会随着施加电压的方向增大或减小。由于忆阻器阻值变化的非线性能更好的贴近生物神经元离子通道开关阻值变化的非线性，因此基于忆阻器的lif神经元电路能有效降低lif电路的复杂度，这将有利于提高类脑芯片的集成密度，降低类脑芯片的功耗。然而当前大多忆阻lif神经元激发尖峰脉冲宽度、峰值强弱和不应期时长不可调控，这种神经元在脉冲神经网络中限制了信息的编码方式和传递速率，导致了神经计算灵活性大幅下降。
3.为了有效的减少器件的数量和功耗，提高神经元的编码速率为神经网络传递灵活的时空信息。构建功能完备，简洁高效且激发尖峰脉冲宽度、峰值强弱和不应期时长可调控的忆阻lif神经元在类脑集成芯片上有重要意义。
4.通常来讲生物神经元中的wta机制是指当多个神经元同时与同一目标神经元相连时，只有其中具有最高激活值的神经元会产生输出，其他神经元的输出则被抑制。而在机器学习领域中，wta有多种方式，其中有一种与时间相关的wta学习机制。在该机制中，神经元之间是基于时间竞争的，即根据神经元激活的时间顺序来决定某个神经元被激活。时间相关wta机制常见于神经网络和时序分类模型中，这种机制可以帮助神经元在接收到输入信号时快速调整活性水平，从而实现更精确的响应，并且可以在输入信号的时间序列中提取重要的信息。此外，时间相关的wta学习机制还可以通过抑制不必要的信号来提高神经系统的噪声鲁棒性和稳定性，从而提高信息处理的可靠性和准确性。而当前传统神经元与时间相关的wta电路多基于放大器实现，这种实现方式不仅结构复杂，并且在面对庞大数量神经元竞争时无法满足snn计算中速率编码的高速性和稳定性。


技术实现要素：

5.针对与现有技术的不足，本发明的目的在于提供一种激发尖峰范围调控忆阻lif(泄漏积分和点火)神经元电路及与时间速率相关的wta(赢者通吃)电路。本发明的技术方案是，
6.一种基于lif神经元的wta电路，其特征在于，包括多个同时参与竞争的lif神经元
电路、数量与lif神经元电路相等的双重开关电路和一个逻辑门电路；
7.所述的lif神经元电路包括依次连接的输入端、膜电位积累单元、波形整形单元、脉冲产生单元、不应期单元和输出端；
8.输入端连接膜电位积累单元的输入端，并通过膜电位积累单元来对输入电流进行积分；
9.膜电位积累单元的输出端连接波形整形单元的输入端，以向波形整形单元输出达到预设阈值的电压；
10.波形整形单元的输出端连接至脉冲产生单元，以输出由膜电位积累单元产生的模拟信号转换并整形后得到的数字信号；其中波形整形单元包括一级反相器和二级反相器；一级反相器的输入端通过泄漏单元连接至膜电位积累单元，并在接收到预设阈值的电压后马上由输出正电压转为输出0电压，从而向二级反相器输出在正电压和0之间转换的方波信号；二级反相器在接收到0电压后马上由输出负电压转换为输出正电压，从而输出在负电压和正电压之间转换的方波信号；
11.脉冲产生单元的输出端作为lif神经元电路的输出端来基于接收的数字信号产生尖峰脉冲输出，同时还连接到不应期单元以控制不应期单元；
12.不应期单元的输出端连接到膜电位积累单元的输入端，以对膜电位积累单元的输入进行通断控制；
13.所述的双重开关电路包括第一控制端和第二控制端，其中第一控制端连接lif神经元电路中波形整形单元的一级反相器输出端，第二控制端连接至逻辑门电路的输出端，双重开关电路的输出端连接至膜电位积累单元以控制膜电位积累单元开始或停止积分；
14.所述的逻辑门电路的输入端连接所有参与竞争的lif神经元电路中波形整形电路的输出端，并通过输出端来与各个双重开关电路一起控制各个lif神经元电路的膜电位积累单元开始或停止积分。
15.所述的一种基于lif神经元的wta电路，还包括泄露单元，所述的泄漏单元设置于膜电位积累单元和波形整形单元之间，以使膜电位积累单元通过泄露单元来向波形整形单元输出达到预设阈值的电压。
16.所述的一种基于lif神经元的wta电路，所述的膜电位积累单元包括电容，所述的电容的一端连接于电流输入端和波形整形单元之间，另一端接地；所述的泄漏单元包括泄漏电阻，所述的泄漏电阻的一端连接于膜电位积累单元和波形整形单元之间，另一端接地。
17.所述的一种基于lif神经元的wta电路，所述的一级反相器包括第一nmos管和第一pmos管；所述的第一nmos管和第一pmos管的栅极互相连接，并通过泄漏单元连接至膜电位积累单元；第一nmos管的漏极和第一pmos管的漏极相连；第一nmos管的源极接地，第一pmos管的源极接正电压；
18.所述的二级反相器包括第二nmos管和第二pmos管；所述的第二nmos管和第二pmos管的栅极互相连接，并通过泄漏单元连接至膜电位积累单元；第二nmos管的漏极和第二pmos管的漏极相连；第二nmos管的源极接负电压，第二pmos管的源极接正电压。
19.所述的一种基于lif神经元的wta电路，所述的脉冲产生单元包括脉冲单元忆阻器和脉冲单元电阻，所述的脉冲单元忆阻器的输入端连接至波形整形单元的输出端，脉冲单元忆阻器的输出端作为电压输出端，并连接至不应期单元；所述的脉冲单元电阻的一端连
接至脉冲单元忆阻器的输出端，另一端连接至正电压。
20.所述的一种基于lif神经元的wta电路，所述的不应期单元包括不应期单元pmos管，所述的不应期单元pmos管的栅极连接至脉冲产生单元，漏极连接至电流输入端和膜电位积累单元之间，源极接地。
21.所述的一种基于lif神经元的wta电路，所述的双重开关电路包括第三nmos管和第四nmos管，所述的第三nmos管的漏极与第四nmos管的源极连接，第三nmos管的源极接地，第四nmos管的漏极连接膜电位积累单元，第三nmos管的栅极连接逻辑门电路的输出端，第四nmos管的栅极连接lif神经元电路中波形整形单元的一级反相器输出端。
22.所述的一种基于lif神经元的wta电路，所述的逻辑门电路包括数量与lif神经元电路相等的二极管和一个逻辑或门；其中每个二极管的输入端连接至对应的一个lif神经元电路中波形整形单元的二级反相器输出端，输出端均连接逻辑或门的其中一个输入端；逻辑或门的另一个输入端接地，输出端连接至双重开关电路的第二控制端。
23.本发明的技术效果在于，本发明的忆阻lif神经元通过忆阻器阻值的变化和mos管的开关特性实现了激发尖峰脉冲宽度、峰值电位大小和不应期时长可调控。此种忆阻lif神经元为脉冲神经网中的速率编码和脉冲幅度编码方式提供了灵活高效的时空信息，在以脉冲神经网络对图像分类，语音识别等应用中，神经元对输入图像、语音的不同特征进行速率编码或脉冲幅度编码时有很大优势。本发明的wta电路通过数字逻辑电路控制方式能有效的提高时间编码信息的高速性和准确性，提高神经系统的噪声鲁棒性和稳定性，在面对大量的神经元激发竞争时表现效果更好。并且本发明的忆阻lif神经元和wta学习机制电路所用器件很少，有利于提高类脑芯片的集成密度。
附图说明
24.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
25.图1是本实施例中基于忆阻器的lif神经元电路，其中虚线框内的n3、n4、e1及其导线属于wta的部分电路。
26.图2是本实施例中忆阻器lif神经元电路的封装电路。
27.图3是本实施例中的wta电路。
28.图4是本实施例中忆阻lif神经元的输入脉冲和输出尖峰脉冲曲线。
29.图5是本实施例中忆阻lif神经元在不同输入下的输出脉冲尖峰调控曲线。
30.图6是本实施例中wta电路在三个神经元竞争下的输出脉冲曲线。
具体实施方式
31.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
32.本实施例的目的在于提供一种集成后面积代价低，且具有实时性好、激发尖峰脉冲和不应期可调忆阻lif神经元电路和wta学习机制电路。
33.本实施例所包括两个电路：忆阻lif神经元电路和wta电路。其中用于脉冲神经网络激发尖峰范围调控忆阻lif神经元电路包括：膜电位积累电路、波形整形电路，泄露电路、脉冲产生电路和不应期电路。wta学习机制电路包括：双重开关电路和逻辑门电路。
34.该具有激发范围调控的忆阻lif神经元由1个忆阻器和5个mos管2个电阻和1个电容构成。本实施例的wta电路由1*n个二极管，2*n个nmos管和一个或逻辑门组成，n的个数为参与竞争神经元的个数。
35.本实施例的lif神经元电路中的膜电位积累电路与泄露电路相连，膜电位积累电路的输出端连接到波形整形电路的输入端，波形整形电路将膜电位产生的模拟信号转换成数字信号并整形，波形整形电路的输出端与脉冲产生电路的输入端连接。脉冲产生电路输出端与不应期电路相连，不应期电路的输出端连接到膜电位积累电路的输入端。
36.每个忆阻lif神经元均包括电流输入端iin，电压输出端vout。
37.忆阻lif神经元中的一级反相器由n1和p1共两个mos管组成，二级反相器由n2和p2共两个mos管组成。
38.膜电位积累电路通过一个电容c1实现，利用电容c1对输入信号进行累积，将膜电位vc积累至一级反相器中n1管电压阈值时，n1导通用于产生方波信号。
39.泄漏电路由电阻r1实现，当电容电压vc并未达到n1管电压阈值时，膜电压将会泄露至静息电位或等到下一次信号的到来。
40.波形整形电路由n1、p1、n2、p2共4个mos管组成，n1、p1相连成一级反相器。当膜电位没有达到n1的阈值电压时，p1管导通，一级反相器输出为高电平，当膜电位达到n1管的阈值电压时，n1管导通，一级反相器输出为低电平，此时就将膜电位的模拟电压转换成了数字电路的方波信号。一级反相器的输出端连接n2，p2的栅极，控制n2与p2的工作状态。当一级反相器的输出端为高电平时，n2管导通，此时由于n2管源极接负电压，波形整形电路输出为稳定的负电压。当一级反相器的输出端为和低电平时，p2管导通，波形整形电路输出为稳定的正电压。
41.脉冲产生电路由忆阻器m和电阻r2构成。其中忆阻器为非线性阈值忆阻器，波形整形电路输出的方波电压信号会让忆阻器阻值产生变化，超出忆阻的正向阈值使得m的阻值逐渐降低到低阻态ron，随着忆阻m阻值的下降，电阻r2分得的电压在逐渐升高，输出脉冲vout电位会逐渐升高产生尖峰脉冲信号，可以看做是生物动作电位的上升，即去极化过程。
42.不应期电路由p3管实现。在脉冲产生电路没有输出尖峰脉冲信号时，p3管不导通，神经元输入端电流流向膜电位积累电路。在脉冲产生电路产生输出尖峰脉冲信号后，p3管导通，神经元输入端电流流向地。在p3管导通期间，神经元电容c1不会积分，类似于生物神经元的不应期，不应期的持续时间可以有p3管的阈值电压控制。
43.本实施例的wta电路需要与忆阻lif神经元相结合来使用。其中wta电路由双重开关电路和逻辑门电路组成。
44.双重开关电路由n3、n4共两个mos管组成。n3管的漏极连接n4管的源极。n3的栅极作为双重开关的输入端，n4管的栅极连接上述神经元波形整形电路中一级反相器的输出端。
45.逻辑门电路由二极管和或门组成，参与竞争的上述神经元中的波形整形电路连接二极管后连接到或逻辑门的一个输入端，或逻辑门的另一个输入端接地。逻辑门电路的输出端连接到参与竞争神经元中双重开关的输入端。
46.wta电路工作方式如下：当神经元处于静息状态时，上述波形整形电路的一级反相器输出端处于高电平状态，波形整形电路的输出端为低电平状态。上述双重开关电路中的n4管导通，n3管的控制端由所参与竞争神经元的波形整形电路输出端共同控制，因上述逻辑门电路中的或逻辑门一端接地为低电平，所以或逻辑门的输出端与神经元的波形整形电路输出端共同控制n3管。静息状态下n3管不导通。
47.当所参与竞争神经元中有一神经元率先接受到信号时，神经元中的一级反相器输出有高电平转为低电平，n4管截止。神经元中的波形整形电路输出端为高电平，逻辑门电路输出端为高电平，n3管导通。由于所参与竞争神经元中其他神经元并未接受到信号或后接受信号，其他神经元n4管导通，n3管导通，输入电流直接接地，无法产生膜电位积分，进而不会产生尖峰脉冲信号。
48.图1为本实施例中基于忆阻器的lif神经元电路的一种硬件实现电路图，如图一所示，电容c1两端的电位视为神经元的细胞膜电位，用来对输入电流进行积分。
49.p1、p2和p3是p型mos管，n1、n2、n3和n4是n型mos管。其中n1和p1构成一级反相器，n2和p2构成二级反相器。n1管的开关阈值即为神经元的阈值。
50.一级反相器的输出作为wta电路中双重开关的一个外部控制端，决定神经元的膜电位增加和截止。二级反相器的输出电压可以影响忆阻器m的阻值变化，电阻r2与忆阻器串联，将通过分压得到的脉冲电压vout作为神经元的输出。神经元的输出电压控制p3的通断，决定神经元的不应期。
51.图1电路中p1和p2的源极接+vcc，n2的源极接-vdd，r2的一端接忆阻器m。另一端接+vcc。在静息状态下，电容上电位为0，p1管导通，一级反相器输出电位+vcc。n2导通，二级反相器输出电位为-vdd，忆阻m处于高阻态roff，电阻r2分得的电压可以忽略。输出脉冲vout几乎为0v，m上的压降大约为-vdd，达到了忆阻器的反相阈值，此时忆阻值已到最大值并且不会改变。p2、p3和n1处于关闭状态，神经元膜电位c1等待信号到来累积电荷。
52.输入电流iin是该神经元从它所连接的前神经元得到的输入加权之和。当神经元iin有信号进来时，随着电容c1对电荷的积分，c1的电压如果没有超过n1的阈值则会随着r1电阻流向地，如图1的iin曲线的第3个信号所示，电容电压vc慢慢释放。如果电容c1的电压超过n1的阈值则会n1导通，一级反相器输出0到+vcc的方波信号，二级反相器则会输出高电平约为+vcc。这里一级反相器静止状态时输出为+vcc，达到阈值后输出为0v，二级反相器静态为-vdd，达到阈值后输出为+vcc。然后忆阻器会超出阈值电压，忆阻器m的阻值逐渐降低到低阻态ron，随着忆阻器阻值的下降，电阻r2的分压逐渐升高，输出vout的电位逐渐升高，神经元激发出尖峰脉冲。
53.图4所示，随着输出脉冲的电位逐渐升高，电容电荷逐渐释放，其电位也逐渐降低，一级和二级反相器电位迅速反转，波形整形电路输出-vdd，反转的瞬间形成动作电位的下降。忆阻器m上的分压超出其反向阈值，忆阻值开始逐渐升高到高阻态roff同时，电阻r2分得的电压从负向最大值逐渐降低直至可以忽略，输出脉冲vout开始从负向最低值缓慢上升直至恢复初始电位。当激发尖峰达到p3的阈值时，p3导通，电容电荷迅速释放。在p3导通期
间，神经元再次接收iin信号时，电容对电荷不再积分。从而实现生物神经元不应期。神经元无法响应新的输入，也无法产生新的脉冲。最后，电路恢复到初始状态，等待新一轮的输入。不应期的时间大小由p3管的阈值电压控制。
54.图2所示是将图1忆阻lif神经元电路与部分wta电路封装为一个电路示意图。上述忆阻lif神经元仅有输入iin和输出vout两个接口，图1中所示n2、n3为wta电路部分实例。接口d1、e1也为wta电路接口。
55.图3所示是多个神经元参与竞争的wta实施方案。当神经元处于静息状态时，上述波形整形电路的一级反相器输出端电位处于+vcc，波形整形电路的输出端为-vdd。上述双重开关电路中的n4管导通，n3管的控制端由所参与竞争神经元的波形整形电路输出端共同控制，因上述逻辑门电路中的或逻辑门一端接地为低电平，所以或逻辑门的输出端与神经元的波形整形电路输出端共同控制n3管。静息状态下n3管不导通。神经元电容c1等待信号到来进行积分。当所参与竞争神经元中有一神经元率先接受到直流方波电流信号时，所述神经元中的一级反相器输出有+vcc跳变为0v，n4管截止。二级反相器输出有静息的-vdd跳变为+vcc。所述神经元中的波形整形电路输出端为+vcc，逻辑门电路输出端为+vcc，n3管导通，竞争胜利的神经元n4管截止，n3管导通，神经元电容正常工作。在每个参与竞争神经元的e1端口出的二极管作单向导通作用，防止对其他神经元e1端的信号干扰。由于所参与竞争神经元中其他神经元并未接受到信号或后接受信号，所述其他神经元n4管导通，n3管导通，输入电流直接接地，无法产生膜电位积分，进而不会产生尖峰脉冲信号。
56.图4是当输入信号为直流方波电流时iin，神经元的电容电压vc的充放电过程，以及神经元输出尖峰vout的电压变化过程。
57.图5是在神经元输入信号为24us到35us直流方波电流范围内，神经元的电容电压vc的充放电过程，以及神经元输出尖峰vout的电压变化过程。神经元输入信号需要为24us到35us直流方波电流之间且不限于图中所示。
58.图6所示是在三个神经元第一次竞争时分别是s1在10us、s2在20u、s3在15us接受直流方波电流信号，10us的s1神经元胜出激发尖峰信号，抑制另外两个神经元激发。三个神经元第二次竞争时是s1在170us、s2在150us、s3在160us接受直流方波电流信号，150us的s2神经元胜出激发尖峰信号，抑制另外两个神经元激发。三个神经元第三次竞争时是s1在320us、s2在310us、s3在300us接受直流方波电流信号，300us的s3神经元胜出激发尖峰信号，抑制另外两个神经元激发。以所述方案为例，本发明的神经元wta学习机制需要参与竞争神经元在激发大小相同的尖峰脉冲下进行且可以精确到1us。
59.以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

技术特征：
1.一种基于lif神经元的wta电路，其特征在于，包括多个同时参与竞争的lif神经元电路、数量与lif神经元电路相等的双重开关电路和一个逻辑门电路；所述的lif神经元电路包括依次连接的输入端、膜电位积累单元、波形整形单元、脉冲产生单元、不应期单元和输出端；输入端连接膜电位积累单元的输入端，并通过膜电位积累单元来对输入电流进行积分；膜电位积累单元的输出端连接波形整形单元的输入端，以向波形整形单元输出达到预设阈值的电压；波形整形单元的输出端连接至脉冲产生单元，以输出由膜电位积累单元产生的模拟信号转换并整形后得到的数字信号；其中波形整形单元包括一级反相器和二级反相器；一级反相器的输入端通过泄漏单元连接至膜电位积累单元，并在接收到预设阈值的电压后马上由输出正电压转为输出0电压，从而向二级反相器输出在正电压和0之间转换的方波信号；二级反相器在接收到0电压后马上由输出负电压转换为输出正电压，从而输出在负电压和正电压之间转换的方波信号；脉冲产生单元的输出端作为lif神经元电路的输出端来基于接收的数字信号产生尖峰脉冲输出，同时还连接到不应期单元以控制不应期单元；不应期单元的输出端连接到膜电位积累单元的输入端，以对膜电位积累单元的输入进行通断控制；所述的双重开关电路包括第一控制端和第二控制端，其中第一控制端连接lif神经元电路中波形整形单元的一级反相器输出端，第二控制端连接至逻辑门电路的输出端，双重开关电路的输出端连接至膜电位积累单元以控制膜电位积累单元开始或停止积分；所述的逻辑门电路的输入端连接所有参与竞争的lif神经元电路中波形整形电路的输出端，并通过输出端来与各个双重开关电路一起控制各个lif神经元电路的膜电位积累单元开始或停止积分。2.根据权利要求1所述的一种基于lif神经元的wta电路，其特征在于，还包括泄露单元，所述的泄漏单元设置于膜电位积累单元和波形整形单元之间，以使膜电位积累单元通过泄露单元来向波形整形单元输出达到预设阈值的电压。3.根据权利要求2所述的一种基于lif神经元的wta电路，其特征在于，所述的膜电位积累单元包括电容，所述的电容的一端连接于电流输入端和波形整形单元之间，另一端接地；所述的泄漏单元包括泄漏电阻，所述的泄漏电阻的一端连接于膜电位积累单元和波形整形单元之间，另一端接地。4.根据权利要求2所述的一种基于lif神经元的wta电路，其特征在于，所述的一级反相器包括第一nmos管和第一pmos管；所述的第一nmos管和第一pmos管的栅极互相连接，并通过泄漏单元连接至膜电位积累单元；第一nmos管的漏极和第一pmos管的漏极相连；第一nmos管的源极接地，第一pmos管的源极接正电压；所述的二级反相器包括第二nmos管和第二pmos管；所述的第二nmos管和第二pmos管的栅极互相连接，并通过泄漏单元连接至膜电位积累单元；第二nmos管的漏极和第二pmos管的漏极相连；第二nmos管的源极接负电压，第二pmos管的源极接正电压。5.根据权利要求1所述的一种基于lif神经元的wta电路，其特征在于，所述的脉冲产生
单元包括脉冲单元忆阻器和脉冲单元电阻，所述的脉冲单元忆阻器的输入端连接至波形整形单元的输出端，脉冲单元忆阻器的输出端作为电压输出端，并连接至不应期单元；所述的脉冲单元电阻的一端连接至脉冲单元忆阻器的输出端，另一端连接至正电压。6.根据权利要求1所述的一种基于lif神经元的wta电路，其特征在于，所述的不应期单元包括不应期单元pmos管，所述的不应期单元pmos管的栅极连接至脉冲产生单元，漏极连接至电流输入端和膜电位积累单元之间，源极接地。7.根据权利要求1所述的一种基于lif神经元的wta电路，其特征在于，所述的双重开关电路包括第三nmos管和第四nmos管，所述的第三nmos管的漏极与第四nmos管的源极连接，第三nmos管的源极接地，第四nmos管的漏极连接膜电位积累单元，第三nmos管的栅极连接逻辑门电路的输出端，第四nmos管的栅极连接lif神经元电路中波形整形单元的一级反相器输出端。8.根据权利要求1所述的一种基于lif神经元的wta电路，其特征在于，所述的逻辑门电路包括数量与lif神经元电路相等的二极管和一个逻辑或门；其中每个二极管的输入端连接至对应的一个lif神经元电路中波形整形单元的二级反相器输出端，输出端均连接逻辑或门的其中一个输入端；逻辑或门的另一个输入端接地，输出端连接至双重开关电路的第二控制端。

技术总结
本发明公开了一种基于LIF神经元的WTA电路。包括：膜电位积累电路、波形整形电路，泄露电路、脉冲产生电路、不应期电路、双重开关电路、逻辑门电路。本发明的忆阻LIF神经元通过忆阻器的阻值变化和MOS管的开关特性实现激发尖峰脉冲宽度、峰值电位大小和不应期时长可调控。本发明通过双重开关电路、逻辑门电路控制忆阻LIF神经元，实现WTA机制，能有效的提高时间编码信息的高速性和准确性，提高神经系统的噪声鲁棒性和稳定性，在面对庞大数量神经元激发的竞争中效果更好。并且本发明的忆阻LIF神经元电路及其WTA电路所用器件很少，有利于提高类脑芯片的集成密度。高类脑芯片的集成密度。高类脑芯片的集成密度。


技术研发人员：宋宏甲 王怀宇 钟向丽 王金斌 郭红霞 欧阳晓平
受保护的技术使用者：湘潭大学
技术研发日：2023.05.10
技术公布日：2023/8/1