五进制乘法器的制作方法

1.本技术涉及计算机和数据处理系统领域，尤其涉及一种五进制乘法器。


背景技术：

2.十进制可由二进制和五进制组合而成，在以二进制为基础的计算机和数据处理系统中， 提高十进制乘法运算速度的主要途径之一是提高五进制乘法运算速度。因此，本领 域技术人员亟需一种新的五进制数的二进制编码，依据新编码乘法运算原理设计五进制乘法器，提高五进制乘法运算速度。


技术实现要素：

3.为了解决上述技术问题，本技术提供了一种五进制乘法器，为了 实现上述目的，本技术实施例提供的技术方案如下：
4.一种五进制乘法器，所述五进制乘法器用于将第一输入数和第二输入数进行五进制相乘，输出第一乘积数和第二乘积数；乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将所述第一输入数和第二输入数进行逻辑运算处理，输出第一乘积数；第二乘积电路用于将第一输入数的中位二进制数、右位二进制数和第二输入数的中位二进制数、右位二进制数进行逻辑运算处理，输出第二乘积数；第一输入数和第二输入数为 1 位 121bcq_f五进制数，第一乘积数为 1 位 121bcq_f五进制数，第二乘积数为 1 位121bcq_l五进制数；121bcq_f 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1 位五进制数码为 0、1、2、3、4 时，121bcq_f 编码依次为 000、100、101、110、111；121bcq_l 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1 位五进制数码为 0、1、2、3、4 时，121bcq_l 编码依次为 000、001、010、011、111。
5.在一些可能的实施例中，第一乘积电路的一种逻辑运算式为：z'11=a11&b11，z'2=a11&b11&(b2&(b12&~a2|~b12&~a12)|~b2&(b12&a12|~b12&a2))，z'12=a11&b11&(a2&(a12&~b12|~a12&b2)|~a2&(a12&~b2|~a12&b12))，其中，a11、a2、a12 依次为第一输入数的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数的左位二进制数、中位二进制数、右位二进制数。
6.在一些可能的实施例中，第一乘积电路包括：第一与门、第二与门、第三与门、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器、第一非门、第二非门、第三非门和第四非门；第一与门的两个输入端接入第一输入数的左位二进制数和第二输入数的左位二进制数；第二与门的两个输入端连接第一与门
的输出端和第五数据选择器的输出端；第三与门的两个输入端连接第一与门的输出端和第六数据选择器的输出端；第一数据选择器的选择端、第二数据选择器的选择端连接在一起接入第二输入数的右位二进制数，第五数据选择器的选择端接入第二输入数的中位二进制数；第三数据选择器的选择端、第四数据选择器的选择端连接在一起接入第一输入数的右位二进制数，第六数据选择器的选择端接入第一输入数的中位二进制数；当第五数据选择器的选择端的信号为高电平、第一数据选择器的选择端的信号为高电平时，第五数据选择器的输出数为第一输入数的中位二进制数通过第一非门、第一数据选择器和第五数据选择器的输出数；当第五数据选择器的选择端的信号为高电平、第一数据选择器的选择端的信号为低电平时，第五数据选择器的输出数为第一输入数的右位二进制数通过第二非门、第一数据选择器和第五数据选择器的输出数；当第五数据选择器的选择端的信号为低电平、第二数据选择器的选择端的信号为高电平时，第五数据选择器的输出数为第一输入数的右位二进制数通过第二数据选择器和第五数据选择器的输出数；当第五数据选择器的选择端的信号为低电平、第二数据选择器的选择端的信号为低电平时，第五数据选择器的输出数为第一输入数的中位二进制数通过第二数据选择器和第五数据选择器的输出数；当第六数据选择器的选择端的信号为高电平、第四数据选择器的选择端的信号为高电平时，第六数据选择器的输出数为第二输入数的右位二进制数通过第四非门、第四数据选择器和第六数据选择器的输出数；当第六数据选择器的选择端的信号为高电平、第四数据选择器的选择端的信号为低电平时，第六数据选择器的输出数为第二输入数的中位二进制数通过第四数据选择器和第六数据选择器的输出数；当第六数据选择器的选择端的信号为低电平、第三数据选择器的选择端的信号为高电平时，第六数据选择器的输出数为第二输入数的中位二进制数通过第三非门、第三数据选择器和第六数据选择器的输出数；当第六数据选择器的选择端的信号为低电平、第三数据选择器的选择端的信号为低电平时，第六数据选择器的输出数为第二输入数的右位二进制数通过第三数据选择器和第六数据选择器的输出数；第一与门的输出数、第二与门的输出数、第三与门的输出数依次为第一乘积数的左位二进制数、中位二进制数、右位二进制数。
7.在一些可能的实施例中，第二乘积电路的逻辑运算式为：z"2=a2&b2&(a12|b12)，z"12=a2&~b2&b12|~a2&a12&b2|a2&b2&~(a12^b12)，其中，a11、a2、a12 依次为所述第一输入数的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为所述第二乘积数的中位二进制数、右位二进制数。
8.在一些可能的实施例中，第一乘积电路包括：第一或门、第二或门、第三或门、第一与门、第二与门、第三与门、第四与门、第五与门、第六与门、第七与门和异或门；第一与门的两个输入端接入第一输入数的中位二进制数和第二输入数的中位二进制数，第一或门的两个输入端和异或门的两个输入端都接入第一输入数的右位二进制数和第二输入数的右位二进制数，第二与门的负逻辑输入端接入第二输入数的中位二进制数，第二与门的正逻辑输入端接入第二输入数的右位二进制数，第三与门的负逻辑输入端接入第一输入数的中位二进制数，第二与门的正逻辑输入端接入第一输入数的右位二进制数，第四与门的两个输入端连接第一与门的输出端和第一或门的输出端，第五与门的一个输入端连接第二与门的输出端，第五与门的另一个输入端接入第一输入数的中位二进制数，第六与门的一个输入
端连接第三与门的输出端，第六与门的另一个输入端接入第二输入数的中位二进制数，第七与门的正逻辑输入端连接第一与门的输出端，第七与门的负逻辑输入端连接异或门的输出端，第二或门的两个输入端连接第五与门的输出端和第六与门的输出端；第三或门的两个输入端连接第二或门的输出端和第七与门的输出端；第四与门的输出数、第三或门的输出数依次为第二乘积数的中位二进制数、右位二进制数。
9.在一些可能的实施例中，第一乘积电路的另一种逻辑运算式为： z'11=a11&b11； z'2=a11&b11&((a2^b2)^((a2^a12)&(b2^b12)))； z'12=a11&b11&((a2^b2)^((a2^a12)|(b2^b12)))； 其中，a11、a2、a12 依次为第一输入数的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数的左位二进制数、中位二进制数、右位二进制数。
10.在一些可能的实施例中，第一乘积电路的电路包括：第一与门、第二与门、第三与门、第四与门、第一异或门、第二异或门、第三异或门、第四异或门、第五异或门和第一或门；第一与门的两个输入端接入第一输入数的左位二进制数和第二输入数的左位二进制数；第一异或门的两个输入端接入第一输入数的中位二进制数和第二输入数的中位二进制数；第二异或门的两个输入端接入第二输入数的中位二进制数和右位二进制数；第三异或门的两个输入端接入第一输入数的中位二进制数和右位二进制数；第二与门的两个输入端和第一或门的两个输入端都连接第二异或门的输出端和第三异或门的输出端；第四异或门的两个输入端连接第一异或门的输出端和第二与门的输出端；第五异或门的两个输入端连接第一异或门的输出端和第一或门的输出端；第三与门的两个输入端连接第一与门的输出端和第四异或门的输出端；第四与门的两个输入端连接第一与门的输出端和第五异或门的输出端；第一与门的输出数、第三与门的输出数、第四与门的输出数依次为第一乘积数的左位二进制数、中位二进制数、右位二进制数。
11.在一些可能的实施例中，当第二输入数的左位二进制数、中位二进制数、右位二进制数为1、0、1时，第一乘积电路和第二乘积电路的逻辑运算式为：z'11=a11，z'2=a12，z'12=a11^a2，z"2=0，z"12=a2，其中，a11、a2、a12 依次为第一输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为第二乘积数的中位二进制数、右位二进制数。
12.在一些可能的实施例中，当第二输入数的左位二进制数、中位二进制数、右位二进制数为1、1、1；第一乘积电路和第二乘积电路的逻辑运算式为：z'11=a11，z'2=a11^a2，z'12=a11^a12，z"2=a2，z"12=a12，其中，a11、a2、a12 依次为第一输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为第二乘积数的中位二进制数、右位二进制数。
13.说明：符号&表示与逻辑运算，符号|表示或逻辑运算，符号~表示非逻辑运算，符号
^表示异或逻辑运算。
14.本技术公开了一种五进制乘法器，所述五进制乘法器用于将第一输入数和第二输入数进行五进制相乘，输出第一位乘积数和第二位乘积数；五进制数用权值为1的左位二进制数、权值为 2 的中位二进制数和权值为 1 的右位二进制数编码表示，乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将所述第一输入数和第二输入数进行逻辑运算处理，输出第一乘积数；第二乘积电路用于将所述第一输入数和第二输入数的中位二进制数、右位二进制数进行逻辑运算处理，输出第二乘积数。该乘法器采用了新的五进制数的二进制编码和乘法运算原理，提高了五进制乘法运算速度。
附图说明
15.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
16.图1为本技术实施例提供的一种五进制乘法器的示意图；图2为本技术实施例提供的一种第一乘积电路实施例一的示意图；图3为本技术实施例提供的一种第二乘积电路实施例的示意图；图4为本技术实施例提供的一种第一乘积电路实施例二的示意图；图5为本技术实施例提供的第一乘积数的右位二进制数真值表；图6为本技术实施例提供的第一乘积数的中位二进制数真值表；图7为本技术实施例提供的第二乘积数的右位二进制数真值表；图8为本技术实施例提供的第二乘积数的中位二进制数真值表。
具体实施方式
17.为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方 式对本技术实施例作进一步详细的说明。
18.由于 10=2
×
5 或 5
×
2，常用的十进制可由二进制与五进制组合而成。在以二进制为基础的计算机或数字处理系统中，十进制编码与算术运算问题本质上是二进制编码五进制(binary coded quinary，简称 bcq)编码与算术运算问题，十进制乘法运算可利用五进制乘法运算来实现，为此本技术提出了一种五进制乘法器。
19.以下结合附图详细说明发明内容。
20.一、二进制编码五进制(bcq)
21.五进制数可由两位权值为 1 和一位权值为 2 的二进制数表示，以下为提出的三种二 进制编码五进制(bcq)编码形式。
22.第一种编码形式是 121bcq，所述 121bcq 编码是用左位二进制数 q11、中位二进制数 q2、右位二进制数 q12 表示 1 位五进制数码 q 的编码，其中，左位二进制数 q11 和右位二进制 数 q12 权值均为 1，中位二进制数 q2 权值为 2，当 1 位五进制数码 q 为 0、1、2、3、4 时，121bcq 编码 q11q2q12 依次为 000、001/100、010/101、011/110、111；一位 121bcq 五进制数 q={q11,q2,q12}表示的值为左、中、右位 3 位二进制数 q11、q2、
q12 的加权之和，即： q={q11,q2,q12}=q11+2q2+q12。121bcq 为冗余编码，q 等于 1、2、3 的编码分别有两种形式的 编码，不存在无效码，具有自补特性。例如，2 的编码为 101 或者 010。
23.第二种编码形式是 121bcq_f，所述 121bcq_f 编码是用左位二进制数 q11、中位二进 制数 q2、右位二进制数 q12 表示 1 位五进制数码 q 的编码，其中，左位二进制数 q11 和右位二 进制数 q12 权值均为 1，中位二进制数 q2 权值为 2，当 1 位五进制数码 q 为 0、1、2、3、4 时， 121bcq_f 编码 q11q2q12 依次为 000、100、101、110、111。该编码取自 121bcq 编码的一部 分，属于 121bcq 编码，其特点一是左位二进制数 q11 优先编码(first coded)，即当五进制数 q》0 时，左位二进制数 q11 优先编码为 1；其特点二是非冗余编码，有三个无效码 001、010、011。
24.第三种编码形式是 121bcq_l，所述 121bcq_l编码是用左位二进制数 q11、中位二进 制数 q2、右位二进制数 q12 表示 1 位五进制数码 q 的编码，其中，左位二进制数 q11 和右位二进制数 q12 权值均为 1，中位二进制数 q2 权值为 2，当 1 位五进制数码 q 为 0、1、2、3、4 时， 121bcq_l编码 q11q2q12 依次为 000、001、010、011、111。该编码取自 121bcq 编码的一部 分，属于 121bcq 编码，其特点一是左位二进制数q_11最后编码(last coded)，即当五进制数q=4时，左位二进制数q_11才编码为1；特点二是非冗余编码，有三个无效码100、101、110。
25.二、五进制乘法器
26.本技术提供了一种五进制乘法器实施例提供的技术方案如下：
27.一种五进制乘法器，如图1所示，所述五进制乘法器用于将第一输入数a={a11,a2,a12}和第二输入数b={b11,b2,b12}进行五进制相乘，输出第一乘积数z'={z'11,z'2,z'12}和第二乘积数z"={z"2,z"12}；乘法器包括：第一乘积电路11和第二乘积电路12；第一乘积电路11用于将所述第一输入数a和第二输入数b进行逻辑运算处理，输出第一乘积数z'；第二乘积电路12用于将所述第一输入数a中位二进制数a2、右位二进制数a12和第二输入数b的中位二进制数b2、右位二进制数b12进行逻辑运算处理，输出第二乘积数z"；第一输入数a和第二输入数b为 1 位 121bcq_f五进制数，第一乘积数z'为 1 位 121bcq_f五进制数，第二乘积数z"为 1 位121bcq_l五进制数；121bcq_f 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1 位五进制数码为 0、1、2、3、4 时，121bcq_f 编码依次为 000、100、101、110、111；121bcq_l 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1 位五进制数码为 0、1、2、3、4 时，121bcq_l 编码依次为 000、001、010、011、111。
28.根据二进制乘法运算规则和121bcq_f五进制编码原理，第一输入数a和第二输入数b进行五进制相乘，得到第一乘积数z'和第二乘积数z"，第一乘积数z'的右位二进制数z'12真值表如图5所示，第一乘积数z'的中位二进制数z'2真值表如图6所示，第二乘积数z"的右位二进制数z"12真值表如图7所示，第二乘积数z"的中位二进制数z"2真值表如图8所示。由图5、图6、图7和图8提供的真值表可以得出图1中第一乘积电路11和第二乘积电路12的逻辑运算式和电路。
29.在一些可能的实施例中，图1中第一乘积电路11的一种逻辑运算式为：z'11=a11&b11，z'2=a11&b11&(b2&(b12&~a2|~b12&~a12)|~b2&(b12&a12|~b12&a2))，z'12=a11&b11&(a2&(a12&~b12|~a12&b2)|~a2&(a12&~b2|~a12&b12))，其中，a11、a2、a12 依次为第一输入数a的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数b的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数z'的左位二进制数、中位二进制数、右位二进制数。
30.在一些可能的实施例中，图1中第一乘积电路11的一种具体电路如图2所示，包括：第一与门24、第二与门31、第三与门32、第一数据选择器25、第二数据选择器26、第三数据选择器27、第四数据选择器28、第五数据选择器29、第六数据选择器30、第一非门20、第二非门21、第三非门22和第四非门23；第一与门24的两个输入端接入第一输入数a的左位二进制数a11和第二输入数b的左位二进制数b11；第二与门31的两个输入端连接第一与门24的输出端和第五数据选择器29的输出端；第三与门32的两个输入端连接第一与门24的输出端和第六数据选择器30的输出端；第一数据选择器25的选择端、第二数据选择器26的选择端连接在一起接入第二输入数b的右位二进制数b12，第五数据选择器29的选择端接入第二输入数b的中位二进制数b2；第三数据选择器27的选择端、第四数据选择器28的选择端连接在一起接入第一输入数a的右位二进制数a12，第六数据选择器30的选择端接入第一输入数a的中位二进制数a2；当第五数据选择器29的选择端的信号为高电平、第一数据选择器25的选择端的信号为高电平时，第五数据选择器29的输出数为第一输入数a的中位二进制数a2通过第一非门20、第一数据选择器25和第五数据选择器29的输出数；当第五数据选择器29的选择端的信号为高电平、第一数据选择器25的选择端的信号为低电平时，第五数据选择器29的输出数为第一输入数a的右位二进制数a12通过第二非门21、第一数据选择器25和第五数据选择器29的输出数；当第五数据选择器29的选择端的信号为低电平、第二数据选择器26的选择端的信号为高电平时，第五数据选择器29的输出数为第一输入数a的右位二进制数a12通过第二数据选择器26和第五数据选择器29的输出数；当第五数据选择器29的选择端的信号为低电平、第二数据选择器26的选择端的信号为低电平时，第五数据选择器29的输出数为第一输入数a的中位二进制数a2通过第二数据选择器26和第五数据选择器29的输出数；当第六数据选择器30的选择控端的信号为高电平、第四数据选择器28的选择端的信号为高电平时，第六数据选择器30的输出数为第二输入数b的右位二进制数b12通过第四非门23、第四数据选择器28和第六数据选择器30的输出数；当第六数据选择器30的选择端的信号为高电平、第四数据选择器28的选择端的信号为低电平时，第六数据选择器30的输出数为第二输入数b的中位二进制数b2通过第四数据选择器28和第六数据选择器30的输出数；当第六数据选择器30的选择端的信号为低电平、第三数据选择器27的选择端的信号为高电平时，第六数据选择器30的输出数为第二输入数b的中位二进制数b2通过第三非门22、第三数据选择器27和第六数据选择器30的输出数；当第六数据选择器30的选择端的信号为低电平、第三数据选择器27的选择端的信号为低电平时，第六数据选择器30的输出数为第二输入数b的右位二进制数b12通过第三数据选择器27和第六数据选择器30的输出数；第一与门24的输出数、第二与门31的输出数、第三与门32的输出数依次为第一乘积数z'的左位二进制数z'11、中位二进制数z'2、右位二进制数z'12。
31.在一些可能的实施例中，第二乘积电路12的逻辑运算式为：z"2=a2&b2&(a12|b12)，z"12=a2&~b2&b12|~a2&a12&b2|a2&b2&~(a12^b12)，其中，a11、a2、a12 依次为所述第一输入数a的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数b的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为所述第二乘积数z"的中位二进制数、右位二进制数。
32.在一些可能的实施例中，图1中第一乘积电路12的具体电路如图3所示，包括：第一或门34、第二或门42、第三或门43、第一与门33、第二与门35、第三与门36、第四与门38、第五与门39、第六与门40、第七与门41和异或门37；第一与门33的两个输入端接入第一输入数a的中位二进制数a2和第二输入数b的中位二进制数b2，第一或门34的两个输入端和异或门37的两个输入端都接入第一输入数a的右位二进制数a12和第二输入数b的右位二进制数b12，第二与门35的负逻辑输入端接入第二输入数b的中位二进制数b2，第二与门35的正逻辑输入端接入第二输入数b的右位二进制数b12，第三与门36的负逻辑输入端接入第一输入数a的中位二进制数a2，第二与门36的正逻辑输入端接入第一输入数a的右位二进制数a12，第四与门38的两个输入端连接第一与门33的输出端和第一或门34的输出端，第五与门39的一个输入端连接第二与门35的输出端，第五与门39的另一个输入端接入第一输入数a的中位二进制数a2，第六与门40的一个输入端连接第三与门36的输出端，第六与门40的另一个输入端接入第二输入数b的中位二进制数b2，第七与门41的正逻辑输入端连接第一与门33的输出端，第七与门41的负逻辑输入端连接异或门37的输出端，第二或门42的两个输入端连接第五与门39的输出端和第六与门40的输出端；第三或门43的两个输入端连接第二或门42的输出端和第七与门41的输出端；第四与门38的输出数、第三或门43的输出数依次为第二乘积数z"的中位二进制数z"2、右位二进制数z"12。
33.在一些可能的实施例中，第一乘积电路11的另一种逻辑运算式为： z'11=a11&b11； z'2=a11&b11&((a2^b2)^((a2^a12)&(b2^b12)))； z'12=a11&b11&((a2^b2)^((a2^a12)|(b2^b12)))； 其中，a11、a2、a12 依次为第一输入数a的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数b的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数z'的左位二进制数、中位二进制数、右位二进制数。
34.在一些可能的实施例中，图1中第一乘积电路11的另一种具体电路如图3所示，电路包括：第一与门44、第二与门48、第三与门52、第四与门53、第一异或门45、第二异或门46、第三异或门47、第四异或门50、第五异或门51和第一或门49；第一与门44的两个输入端接入第一输入数a的左位二进制数a11和第二输入数b的左位二进制数b11；第一异或门45的两个输入端接入第一输入数a的中位二进制数a2和第二输入数b的中位二进制数b2；第二异或门46的两个输入端接入第二输入数b的中位二进制数b2和右位二进制数b12；第三异或门47的两个输入端接入第一输入数a的中位二进制数a2和右位二进制数a12；第二与门48的两个输入端和第一或门49的两个输入端都连接第二异或门46的输出端和第三异或门47的输出端；第四异或门50的两个输入端连接第一异或门45的输出端和第二与门48的输出端；第五异或门51的两个输入端连接第一异或门45的输出端和第一或门49的输出端；第三与门52的两个输入端连接第一与门44的输出端和第四异或门50的输出端；第四与门53的两个输入端连接
第一与门44的输出端和第五异或门51的输出端；第一与门44的输出数、第三与门52的输出数、第四与门53的输出数依次为第一乘积数z'的左位二进制数z'11、中位二进制数z'2、右位二进制数z'12。
35.在一些可能的实施例中，当第二输入数b的左位二进制数b11、中位二进制数b2、右位二进制数b12为1、0、1时，第一乘积电路11和第二乘积电路12的逻辑运算式为：z'11=a11，z'2=a12，z'12=a11^a2，z"2=0，z"12=a2，其中，a11、a2、a12 依次为第一输入数a的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数z'的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为第二乘积数z"的中位二进制数、右位二进制数。
36.在一些可能的实施例中，当第二输入数b的左位二进制数b11、中位二进制数b2、右位二进制数b12为1、1、1；第一乘积电路11和第二乘积电路12的逻辑运算式为：z'11=a11，z'2=a11^a2，z'12=a11^a12，z"2=a2，z"12=a12，其中，a11、a2、a12 依次为第一输入数a的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数z'的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为第二乘积数z"的中位二进制数、右位二进制数。
37.以上各实施例电路表明，本技术五进制乘法器的第一乘积电路和第二乘积电路最大时间延迟为4级异或门时间延迟，与3位二进制乘法器电路最大时间延迟相同，本技术五进制乘法器具有良好的速度特性。
38.本技术公开了一种五进制乘法器，所述五进制乘法器用于将第一输入数和第二输入数进行五进制相乘，输出第一位乘积数和第二位乘积数；五进制数用权值为1的左位二进制数、权值为 2 的中位二进制数和权值为 1 的右位二进制数编码表示，乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将所述第一输入数和第二输入数进行逻辑运算处理，输出第一乘积数；第二乘积电路用于将所述第一输入数和第二输入数的中位二进制数、右位二进制数进行逻辑运算处理，输出第二乘积数。该乘法器采用了新的五进制数的二进制编码和乘法运算原理，提高了五进制乘法运算速度。

技术特征：
1.一种五进制乘法器，所述五进制乘法器用于将第一输入数和第二输入数进行五进制相乘，输出第一乘积数和第二乘积数；所述乘法器包括：第一乘积电路和第二乘积电路；所述第一乘积电路用于将所述第一输入数和所述第二输入数进行逻辑运算处理，输出所述第一乘积数；所述第二乘积电路用于将所述第一输入数的中位二进制数、右位二进制数和所述第二输入数的中位二进制数、右位二进制数进行逻辑运算处理，输出所述第二乘积数；所述第一输入数和所述第二输入数为 1 位 121bcq_f五进制数，所述第一乘积数为 1 位 121bcq_f五进制数，所述第二乘积数为 1 位121bcq_l五进制数；所述121bcq_f 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，所述左位二进制数和右位二进制数权值均为 1，所述中位二进制数权值为 2，当所述1 位五进制数码为 0、1、2、3、4 时，所述121bcq_f 编码依次为 000、100、101、110、111；所述121bcq_l 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，所述左位二进制数和右位二进制数权值均为 1，所述中位二进制数权值为 2，当1 所述位五进制数码为 0、1、2、3、4 时，所述121bcq_l 编码依次为 000、001、010、011、111。2.根据权利要求1所述的乘法器，其特征在于，所述第一乘积电路的一种逻辑运算式为：z'11=a11&b11，z'2=a11&b11&(b2&(b12&~a2|~b12&~a12)|~b2&(b12&a12|~b12&a2))，z'12=a11&b11&(a2&(a12&~b12|~a12&b2)|~a2&(a12&~b2|~a12&b12))，其中，a11、a2、a12 依次为所述第一输入数的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为所述第一乘积数的左位二进制数、中位二进制数、右位二进制数。3.根据权利要求2所述的乘法器，其特征在于，所述第一乘积电路包括：第一与门、第二与门、第三与门、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器、第一非门、第二非门、第三非门和第四非门；所述第一与门的两个输入端接入所述第一输入数的左位二进制数和所述第二输入数的左位二进制数；所述第二与门的两个输入端连接所述第一与门的输出端和所述第五数据选择器的输出端；所述第三与门的两个输入端连接所述第一与门的输出端和所述第六数据选择器的输出端；所述第一数据选择器的选择端、所述第二数据选择器的选择端连接在一起接入所述第二输入数的右位二进制数，所述第五数据选择器的选择端接入所述第二输入数的中位二进制数；所述第三数据选择器的选择端、所述第四数据选择器的选择端连接在一起接入所述第一输入数的右位二进制数，所述第六数据选择器的选择端接入所述第一输入数的中位二进制数；当所述第五数据选择器的选择端的信号为高电平、所述第一数据选择器的选择端的信号为高电平时，所述第五数据选择器的输出数为所述第一输入数的中位二进制数通过所述第一非门、所述第一数据选择器和所述第五数据选择器的输出数；当所述第五数据选择器的选择端的信号为高电平、所述第一数据选择器的选择端的信号为低电平时，所述第五数据选择器的输出数为所述第一输入数的右位二进制数通过所述第二非门、所述第一数据选择器和所述第五数据选择器的输出数；当第五数据选择器的选择端的信号为低电平、第二数据选择器的选择端的信号为高电平时，第五数据选择器的输出数为所述第一输入数的右
位二进制数通过所述第二数据选择器和所述第五数据选择器的输出数；当所述第五数据选择器的选择端的信号为低电平、所述第二数据选择器的选择端的信号为低电平时，所述第五数据选择器的输出数为所述第一输入数的中位二进制数通过所述第二数据选择器和所述第五数据选择器的输出数；当所述第六数据选择器的选择端的信号为高电平、所述第四数据选择器的选择端的信号为高电平时，所述第六数据选择器的输出数为所述第二输入数的右位二进制数通过所述第四非门、所述第四数据选择器和所述第六数据选择器的输出数；当所述第六数据选择器的选择端的信号为高电平、所述第四数据选择器的选择端的信号为低电平时，所述第六数据选择器的输出数为所述第二输入数的中位二进制数通过所述第四数据选择器和所述第六数据选择器的输出数；当所述第六数据选择器的选择端的信号为低电平、所述第三数据选择器的选择端的信号为高电平时，所述第六数据选择器的输出数为所述第二输入数的中位二进制数通过所述第三非门、所述第三数据选择器和所述第六数据选择器的输出数；当所述第六数据选择器的选择端的信号为低电平、所述第三数据选择器的选择端的信号为低电平时，所述第六数据选择器的输出数为所述第二输入数的右位二进制数通过所述第三数据选择器和所述第六数据选择器的输出数；所述第一与门的输出数、所述第二与门的输出数、所述第三与门的输出数依次为所述第一乘积数的左位二进制数、中位二进制数、右位二进制数。4.根据权利要求1所述的乘法器，其特征在于，所述第二乘积电路的逻辑运算式为：z"2=a2&b2&(a12|b12)，z"12=a2&~b2&b12|~a2&a12&b2|a2&b2&~(a12^b12)，其中，a11、a2、a12 依次为所述第一输入数的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为所述第二乘积数的中位二进制数、右位二进制数。5.根据权利要求4所述的乘法器，其特征在于，所述第一乘积电路包括：第一或门、第二或门、第三或门、第一与门、第二与门、第三与门、第四与门、第五与门、第六与门、第七与门和异或门；所述第一与门的两个输入端接入所述第一输入数的中位二进制数和所述第二输入数的中位二进制数，所述第一或门的两个输入端和所述异或门的两个输入端都接入所述第一输入数的右位二进制数和所述第二输入数的右位二进制数，所述第二与门的负逻辑输入端接入所述第二输入数的中位二进制数，所述第二与门的正逻辑输入端接入所述第二输入数的右位二进制数，所述第三与门的负逻辑输入端接入所述第一输入数的中位二进制数，所述第二与门的正逻辑输入端接入所述第一输入数的右位二进制数，所述第四与门的两个输入端连接所述第一与门的输出端和所述第一或门的输出端，所述第五与门的一个输入端连接所述第二与门的输出端，所述第五与门的另一个输入端接入所述第一输入数的中位二进制数，所述第六与门的一个输入端连接所述第三与门的输出端，所述第六与门的另一个输入端接入所述第二输入数的中位二进制数，所述第七与门的正逻辑输入端连接所述第一与门的输出端，所述第七与门的负逻辑输入端连接所述异或门的输出端，所述第二或门的两个输入端连接所述第五与门的输出端和所述第六与门的输出端；所述第三或门的两个输入端连接所述第二或门的输出端和所述第七与门的输出端；所述第四与门的输出数、所述第三或门的输出数依次为所述第二乘积数的中位二进制数、右位二进制数。6.根据权利要求1所述的乘法器，其特征在于，所述第一乘积电路11的逻辑运算式为： z'11=a11&b11；
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z'2=a11&b11&((a2^b2)^((a2^a12)&(b2^b12)))； z'12=a11&b11&((a2^b2)^((a2^a12)|(b2^b12)))； 其中，a11、a2、a12 依次为所述第一输入数的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为所述第一乘积数的左位二进制数、中位二进制数、右位二进制数。7.根据权利要求6所述的乘法器，其特征在于，所述第一乘积电路的电路包括：第一与门、第二与门、第三与门、第四与门、第一异或门、第二异或门、第三异或门、第四异或门、第五异或门和第一或门；所述第一与门的两个输入端接入所述第一输入数的左位二进制数和所述第二输入数的左位二进制数；所述第一异或门的两个输入端接入所述第一输入数的中位二进制数和所述第二输入数的中位二进制数；所述第二异或门的两个输入端接入所述第二输入数的中位二进制数和右位二进制数；所述第三异或门的两个输入端接入所述第一输入数的中位二进制数和右位二进制数；所述第二与门的两个输入端和所述第一或门的两个输入端都连接所述第二异或门的输出端和所述第三异或门的输出端；所述第四异或门的两个输入端连接所述第一异或门的输出端和所述第二与门的输出端；所述第五异或门的两个输入端连接所述第一异或门的输出端和所述第一或门的输出端；所述第三与门的两个输入端连接所述第一与门的输出端和所述第四异或门的输出端；所述第四与门的两个输入端连接所述第一与门的输出端和所述第五异或门的输出端；所述第一与门的输出数、所述第三与门的输出数、所述第四与门的输出数依次为所述第一乘积数的左位二进制数、中位二进制数、右位二进制数。8.根据权利要求1所述的乘法器，其特征在于，当所述第二输入数的左位二进制数、中位二进制数、右位二进制数为1、0、1时，所述第一乘积电路和所述第二乘积电路的逻辑运算式为：z'11=a11，z'2=a12，z'12=a11^a2，z"2=0，z"12=a2，其中，a11、a2、a12 依次为所述第一输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为所述第一乘积数的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为所述第二乘积数的中位二进制数、右位二进制数。9.根据权利要求1所述的乘法器，其特征在于，当所述第二输入数的左位二进制数、中位二进制数、右位二进制数为1、1、1；所述第一乘积电路和所述第二乘积电路的逻辑运算式为：z'11=a11，z'2=a11^a2，z'12=a11^a12，z"2=a2，z"12=a12，其中，a11、a2、a12 依次为所述第一输入数的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为所述第一乘积数的左位二进制数、中位二进制数、右位二进制数，z"2、z"12 依次为所述第二乘积数的中位二进制数、右位二进制数。

技术总结
本申请公开了一种五进制乘法器，所述五进制乘法器用于将第一输入数和第二输入数进行五进制相乘，输出第一位乘积数和第二位乘积数；五进制数用权值为1的左位二进制数、权值为2的中位二进制数和权值为1的右位二进制数编码表示，乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将所述第一输入数和第二输入数进行逻辑运算处理，输出第一乘积数；第二乘积电路用于将所述第一输入数和第二输入数的中位二进制数、右位二进制数进行逻辑运算处理，输出第二乘积数。该乘法器采用了新的五进制数的二进制编码和乘法运算原理，提高了五进制乘法运算速度。五进制乘法运算速度。五进制乘法运算速度。


技术研发人员：王军
受保护的技术使用者：青岛昆纳瑞信息科技有限责任公司
技术研发日：2023.05.13
技术公布日：2023/8/1