半导体装置和包括该半导体装置的数据存储系统的制作方法

半导体装置和包括该半导体装置的数据存储系统
1.相关申请的交叉引用
2.本技术要求于2022年1月27日在韩国知识产权局提交的韩国专利申请no.10-2022-0012662的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
3.本发明构思涉及半导体装置和/或包括该半导体装置的数据存储系统。


背景技术：

4.在期望或需要数据存储的数据存储系统中，对可以存储高容量数据的半导体装置的需求日益增加。因此，已经对增加半导体装置的数据存储容量的方法进行了研究。例如，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置作为增加半导体装置的数据存储容量的方法。


技术实现要素：

5.一些示例实施例提供一种具有改善的可靠性的半导体装置。
6.一些示例实施例提供一种包括具有改善的可靠性的半导体装置的数据存储系统。
7.根据示例实施例，半导体装置包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于第一区域中，第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，第一方向垂直于衬底的上表面；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；以及第二堆叠结构，其位于第一堆叠结构和第一沟道结构上，第二堆叠结构包括彼此间隔开并且在第一方向上堆叠的上栅电极。该装置还包括：第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构；第一模制结构，其位于第二区域中，第一模制结构包括彼此间隔开并且在第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透第一模制结构，并且与衬底接触；以及第二模制结构，其位于第一模制结构和第一对准结构上，第二模制结构包括彼此间隔开并且在第一方向上堆叠的上水平牺牲层。该装置还包括：第二对准结构，其穿透第二模制结构，并且连接到第一对准结构；以及保护层，其位于第一模制结构与第二模制结构之间。在上水平牺牲层之中，最下面的第一水平牺牲层的上表面在第一对准结构上位于第一水平上，在第一对准结构的外围的第一模制结构上位于第二水平上，并且在保护层上位于第三水平上，第二水平低于第一水平，并且第三水平高于第一水平。
8.根据示例实施例，半导体装置包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于第一区域中，第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，第一方向垂直于衬底的上表面；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；第二堆叠结构，其位于第一堆叠结构和第一沟道结构上，第二堆叠结构包括彼此间隔开并且在第一方向上堆叠的上栅电极；以及第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构。该装置还包括：第一模制结构，其位于第二区域中，第一模制结构包括彼此间隔开并且在第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透第一模制结构并且与
衬底接触；第二模制结构，其位于第一模制结构和第一对准结构上，第二模制结构包括彼此间隔开并且在第一方向上堆叠的上水平牺牲层，并且第二模制结构在第一对准结构上具有向下凹陷的键图案部分；以及保护层，其位于第一模制结构与第二模制结构之间。
9.根据示例实施例，数据存储系统包括：半导体存储装置，其包括具有第一区域和第二区域的衬底、位于衬底的一侧上的电路装置、以及电连接到电路装置的输入/输出焊盘；以及控制器，其通过输入/输出焊盘电连接到半导体存储装置，并且被配置为控制半导体存储装置。半导体存储装置还包括：第一堆叠结构，其位于第一区域中，第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，第一方向垂直于衬底的上表面；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；第二堆叠结构，其位于第一堆叠结构和第一沟道结构上，第二堆叠结构包括彼此间隔开并且在第一方向上堆叠的上栅电极；以及第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构。该装置还包括：第一模制结构，其位于第二区域中，第一模制结构包括彼此间隔开并且在第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透第一模制结构并且与衬底接触；第二模制结构，其位于第一模制结构和第一对准结构上，第二模制结构包括彼此间隔开并且在第一方向上堆叠的上水平牺牲层，并且第二模制结构在第一对准结构上具有向下凹陷的键图案部分；以及保护层，其位于第一模制结构与第二模制结构之间。
附图说明
10.从以下结合附图的详细描述中将更加清楚地理解本发明构思的以上和其它示例实施例。
11.图1是根据一些示例实施例的半导体装置的示意性平面图。
12.图2是根据一些示例实施例的半导体装置的示意性截面图。
13.图3是根据一些示例实施例的半导体装置的区域的部分放大图。
14.图4、图5和图6是根据一些示例实施例的半导体装置的截面图。
15.图7是根据一些示例实施例的半导体装置的示意性截面图。
16.图8a和图8b是根据一些示例实施例的半导体装置的示意性截面图。
17.图9a、图9b、图9c、图9d、图9e、图9f、图9g、图9h和图9i是示出根据一些示例实施例的制造半导体装置的方法的示意性截面图。
18.图10是示出根据一些示例实施例的制造半导体装置的方法的流程图。
19.图11是根据一些示例实施例的包括半导体装置的数据存储系统的示意图。
20.图12是根据示例实施例的包括半导体装置的数据存储系统的示意性透视图。
21.图13是根据示例实施例的半导体封装件的示意性截面图。
具体实施方式
22.在下文中，将参照附图描述一些示例实施例。
23.图1是根据一些示例实施例的半导体装置的示意性平面图。
24.图2是根据一些示例实施例的半导体装置的示意性截面图。图2示出分别沿着图1的线i-i'和ii-ii'截取的截面。
25.图3是根据一些示例实施例的半导体装置的区域的部分放大图。图3示出图2的区
域“a”的放大图。
26.参照图1至图3，半导体装置100可以包括具有第一区域r1和第二区域r2的衬底101。
27.在第一区域r1中，半导体装置100可以包括位于衬底101上的第一水平导电层102和第二水平导电层104、包括栅电极130和层间绝缘层120的第一堆叠结构gs1和第二堆叠结构gs2、被设置为穿透第一堆叠结构gs1和第二堆叠结构gs2并且各自包括沟道层140的沟道结构ch、穿透第二堆叠结构gs2的一部分的上分离区域us、在穿透第一堆叠结构gs1和第二堆叠结构gs2的同时延伸的分离区域ms、位于沟道结构ch上的接触插塞170、位于第一堆叠结构gs1与第二堆叠结构gs2之间的保护层160、以及覆盖第一堆叠结构gs1和第二堆叠结构gs2和沟道结构ch的单元区域绝缘层190。
28.在第二区域r2中，半导体装置100可以包括一个或多个对准键区域ak1和ak2。在第二区域r2中，半导体装置100可以包括位于衬底101上的水平绝缘层110和第二水平导电层104、包括水平牺牲层118和层间绝缘层120的第一模制结构ks1和第二模制结构ks2、被设置为穿透第一模制结构ks1和第二模制结构ks2并且包括沟道层140的对准结构kc、位于第一模制结构ks1与第二模制结构ks2之间的保护层160、以及覆盖第一模制结构ks1和第二模制结构ks2和对准结构kc的单元区域绝缘层190。
29.在半导体装置100中，第一区域r1可以是其中相对于沟道结构ch设置包括存储器单元的存储器单元串的区域，并且第二区域r2可以是其中未设置存储器单元且设置在第一区域r1外部的区域。例如，半导体装置100还可以包括具有将电信号施加到第一区域r1的存储器单元的电路装置的外围电路区域，并且第二区域r2可以是设置在外围电路区域的一侧上的区域或者设置在外围电路区域外部的虚设区域。在一些示例实施例中，第二区域r2可以设置在存储器芯片区域之间的划线中。在此情况下，半导体装置100可以是被切割之前的半导体结构。
30.衬底101可以具有在x方向和y方向上延伸的上表面。衬底101可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体，但是示例实施例不限于此。例如，iv族半导体可以包括硅、锗或硅锗，但是示例实施例不限于此。衬底101可以被设置为体晶片、外延层、绝缘体上硅(soi)层、绝缘体上半导体(seoi)层等。
31.衬底101的第一区域r1和第二区域r2可以彼此间隔开。为了易于描述，第一区域r1和第二区域r2被称作衬底101的区域，但是可以根据描述的方式被称作半导体装置100的区域。
32.第一水平导电层102和第二水平导电层104可以顺序地堆叠，并且设置在衬底101的第一区域r1的上部上。第一水平导电层102和第二水平导电层104可以与衬底101一起构成源极结构ss。源极结构ss可以用作半导体装置100的共源极线。如图2的放大图中所示，第一水平导电层102可以在沟道层140的外围上直接连接到沟道层140。
33.第一水平导电层102和第二水平导电层104可以包括例如多晶硅的半导体材料。在此情况下，至少第一水平导电层102可以掺杂有具有与衬底101相同或基本上相同的导电类型的杂质。第二水平导电层104可以是掺杂的层或是包括从第一水平导电层102扩散的杂质的本征半导体层。然而，第二水平导电层104的材料不限于半导体材料，并且在一些示例实施例中，第二水平导电层104可以用绝缘层代替。在一些示例实施例中，相对薄的绝缘层可
以插设在第一水平导电层102与第二水平导电层104之间。
34.水平绝缘层110可以在第二区域r2中在与第一水平导电层102相同或基本上相同的水平上设置在衬底101上。水平绝缘层110可以包括交替地堆叠在衬底101上的多个绝缘层。水平绝缘层110可以是在制造半导体装置100的工艺中在水平绝缘层110的一部分用第一水平导电层102代替之后保留的部分。水平绝缘层110可以包括氧化硅、氮化硅、碳化硅和氮氧化硅中的至少一种，但是示例实施例不限于此。
35.第一堆叠结构gs1和第二堆叠结构gs2可以在z方向上从衬底101顺序地堆叠。第一堆叠结构gs1和第二堆叠结构gs2中的每一个可以包括栅电极130和与栅电极130交替地设置的层间绝缘层120。第一堆叠结构gs1还可以包括上层间绝缘层125，上层间绝缘层125设置在第一堆叠结构gs1的最上部上并且具有相对大的厚度。
36.栅电极130可以在第一区域r1中彼此竖直地间隔开并且堆叠在衬底101上以构成第一堆叠结构gs1和第二堆叠结构gs2。第一堆叠结构gs1的栅电极130可以被称作下栅电极，并且第二堆叠结构gs2的栅电极130可以被称作上栅电极。
37.栅电极130之中的包括最下面的栅电极130的至少一个栅电极130可以构成地选择晶体管，并且栅电极130之中的包括最上面的栅电极130的至少一个栅电极130可以构成串选择晶体管。其它栅电极130可以构成多个存储器单元，并且可以根据半导体装置100的容量确定构成存储器单元的栅电极130的数量。在一些示例实施例中，设置在串选择晶体管上方和/或地选择晶体管下方的栅电极130可以构成利用栅致漏极泄漏(gidl)现象的擦除操作中使用的擦除晶体管。栅电极130中的一些(例如，构成存储器单元的栅电极130上方和/或下方的栅电极130)可以是虚设栅电极。
38.栅电极130可以被设置为在y方向上通过分离区域以期望的(或可替换地，预定的)单位分离。栅电极130可以在一对分离区域ms之间构成单个存储器块，但是示例实施例不限于此。
39.栅电极130可以包括例如钨(w)的金属材料。在一些示例实施例中，栅电极130可以包括多晶硅、金属硅化物材料等。根据一些示例实施例，栅电极130还可以包括扩散势垒。例如，扩散势垒可以包括氮化钨(wn)、氮化钽(tan)或氮化钛(tin)、或者它们的组合，但是示例实施例不限于此。
40.第一模制结构ks1和第二模制结构ks2可以在z方向上从衬底101顺序地堆叠。第一模制结构ks1和第二模制结构ks2中的每一个可以包括水平牺牲层118和与水平牺牲层118交替地设置的层间绝缘层120。第一模制结构ks1还可以包括上层间绝缘层125，上层间绝缘层125设置在第一模制结构ks1的最上部上并且具有相对大的厚度。
41.第二模制结构ks2可以被设置为具有其中第一模制结构ks1(例如，上层间绝缘层125)在对准结构kc的外围上被凹陷至期望的(或可替换地，预定的)厚度的形状。因此，构成第二模制结构ks2的水平牺牲层118和层间绝缘层120中的至少一个可以具有键图案部分kp(朝向衬底101凹陷或凹入的区域)。这随后将参照图3进行更详细地描述。
42.水平牺牲层118可以在第二区域r2中彼此竖直地间隔开并且堆叠在衬底101上以构成第一模制结构ks1和第二模制结构ks2。第一模制结构ks1的水平牺牲层118可以被称作下水平牺牲层，并且第二模制结构ks2的水平牺牲层118将被称作上水平牺牲层。
43.水平牺牲层118可以被设置为具有与栅电极130相同或基本上相同的厚度，并且可
以设置在与栅电极130相同或基本上相同的水平上。水平牺牲层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成。水平牺牲层118可以包括例如氧化硅、氮化硅或氮氧化硅，但是示例实施例不限于此。
44.保护层160可以在第一区域r1中设置在第一堆叠结构gs1与第二堆叠结构gs2之间，并且可以在第二区域r2中设置在第一模制结构ks1与第二模制结构ks2之间。根据描述的方式，保护层160可以被描述为包括在第二堆叠结构gs2和第二模制结构ks2中。
45.在第一区域r1中，保护层160可以在上层间绝缘层125上水平地延伸。参照图3，在第二区域r2中，保护层160可以设置在凹陷部分rp的外围上，并且可以不与第一对准结构kc1重叠。保护层160可以在x方向和y方向上与对准结构kc间隔开以围绕对准结构kc。保护层160的厚度t1可以大于水平牺牲层118中的每一个的厚度t2，但是厚度t1和t2不限于此，并且可以根据示例实施例而改变。
46.保护层160可以包括例如氧化硅、氮化硅或氮氧化硅的绝缘材料，但是示例实施例不限于此。例如，保护层160可以由与层间绝缘层120和上层间绝缘层125相同或基本上相同的材料形成。在此情况下，可以不区分保护层160与上层间绝缘层125之间的边界。
47.层间绝缘层120可以在第一区域r1中设置在栅电极130之间，并且可以在第二区域r2中设置在水平牺牲层118之间。与栅电极130和水平牺牲层118相似，层间绝缘层120可以在垂直于衬底101的上表面的方向上彼此间隔开，并且可以被设置为在x方向上延伸。相对厚的上层间绝缘层125可以设置在第一堆叠结构gs1与第二堆叠结构gs2之间以及第一模制结构ks1与第二模制结构ks2之间。然而，层间绝缘层120和上层间绝缘层125的相对厚度和设置位置可以根据示例实施例而改变。层间绝缘层120和上层间绝缘层125可以包括诸如氧化硅、氮化硅等的绝缘材料。
48.沟道结构ch可以各自构成单个存储器单元串，并且可以被设置为在第一区域r1中按照行和列彼此间隔开。沟道结构ch可以被设置为在xy平面中形成栅格图案，可以在一个方向上按照之字形形式设置等。沟道结构ch可以具有柱形状，并且可以具有根据宽高比在朝向衬底101的方向上变窄的倾斜侧表面。
49.沟道结构ch可以包括竖直地堆叠的第一沟道结构ch1和第二沟道结构ch2。第一沟道结构ch1可以穿透第一堆叠结构gs1以与衬底101接触，并且第二沟道结构ch2可以穿透第二堆叠结构gs2以与第一沟道结构ch1接触。沟道结构ch可以具有由其中第一沟道结构ch1和第二沟道结构ch2彼此连接的区域中的宽度的差形成的弯曲部分。然而，在z方向上堆叠的沟道结构的数量可以根据示例实施例而改变。
50.沟道结构ch中的每一个可以包括顺序地设置在沟道孔中的栅极电介质层145、沟道层140、沟道掩埋绝缘层150，以及沟道焊盘155。沟道层140、栅极电介质层145和沟道掩埋绝缘层150可以在第一沟道结构ch1与第二沟道结构ch2之间彼此连接。
51.如图2的放大图中所示，沟道层140可以被形成为具有围绕沟道掩埋绝缘层150的环形形状。然而，根据一些示例实施例，沟道层140可以在没有沟道掩埋绝缘层150的情况下具有诸如圆柱形状或棱柱形状的柱形状。沟道层140可以在沟道层140下方连接到第一水平导电层102。沟道层140可以包括诸如掺杂的或未掺杂的多晶硅或者单晶硅的半导体材料，但是示例实施例不限于此。
52.栅极电介质层145可以设置在栅电极130与沟道层140之间。尽管未详细示出，但是
栅极电介质层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层，并且可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或它们的组合，但是示例实施例不限于此。电荷存储层可以是电荷俘获层和/或浮置栅极导电层。阻挡层可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k电介质材料或它们的组合，但是示例实施例不限于此。在一些示例实施例中，栅极电介质层145的至少一部分可以在水平方向上沿着栅电极130延伸。
53.沟道焊盘155可以仅设置在第二沟道结构ch2的上端上。沟道焊盘155可以包括例如掺杂的多晶硅。
54.对准结构kc可以设置在第二区域r2中，并且可以被布置为在对准键区域ak1和ak2中具有期望的(或可替换地，预定的)图案，如图1中所示。对准键区域ak1和ak2可以是其中设置有对准键的区域，该对准键在制造半导体装置100的工艺之中的光刻工艺中用于上图案与下图案之间的对准。然而，对准键区域ak1和ak2的数量、由对准键区域ak1和ak2中的每一个中的对准结构kc形成的图案的形状和尺寸等可以根据示例实施例而改变。
55.对准结构kc可以包括竖直地堆叠的第一对准结构kc1和第二对准结构kc2。第一对准结构kc1可以穿透第一模制结构ks1以与衬底101接触，并且第二对准结构kc2可以穿透第二模制结构ks2以连接到第一对准结构kc1。对准结构kc可以具有由其中第一对准结构kc1和第二对准结构kc2彼此连接的区域中的宽度的差形成的弯曲部分。
56.对准结构kc可以具有与沟道结构ch相同的内部结构。相同的内部结构表示设置在其中的层的类型和堆叠次序相同或基本上相同。因此，对准结构kc可以包括顺序地设置在开口中的栅极电介质层145、沟道层140、沟道掩埋绝缘层150、以及沟道焊盘155。然而，与沟道结构ch不同，对准结构kc没有通过接触插塞170等被施加有电信号，并且不构成存储器单元串，并且因此可以被称作虚设沟道结构。对准结构kc在一个方向上的第二宽度w2可以大于或等于沟道结构ch的第一宽度w1。
57.参照图3，第二模制结构ks2的最下部的第一水平牺牲层118u1可以覆盖第一对准结构kc1的上表面的一部分和侧表面的上部，并且沿着其中第一模制结构ks1的上层间绝缘层125凹陷的区域延伸，并且随后可以沿着保护层160的侧表面和上表面延伸。因此，基于第一水平牺牲层118u1的上表面，第一水平牺牲层118u1可以在第一对准结构kc1上设置在第一水平l1上，在第一对准结构kc1的外围的第一模制结构ks1上设置在低于第一水平l1的第二水平l2上，在保护层160上设置在高于第一水平l1的第三水平l3上。因此，第一水平牺牲层118u1可以具有与低于第三水平l3的区域对应的键图案部分kp，并且可以在第一对准结构kc1的外围上具有朝向衬底101凹陷的凹陷部分rp。
58.第一模制结构ks1的上表面可以设置在低于第一水平l1并且高于第二水平l2的第四水平l4上。第四水平l4可以与第一对准结构kc1的上表面的第五水平l5基本上相同。在第一区域r1中，第二堆叠结构gs2的最下面的栅电极130的上表面可以设置在第三水平l3上。
59.水平牺牲层118和层间绝缘层120可以共形地形成在第一水平牺牲层118u1上以具有与第一对准结构kc1的中心对应的凹陷形状的键图案部分kp。然而，键图案部分kp可以在第一水平牺牲层118u1上的水平牺牲层118中具有逐渐平滑的形状。例如，第一水平牺牲层118u1上的第二水平牺牲层118u2可以具有不具有凹陷部分rp的凹陷部分。如由图2的虚线所表示的，键图案部分kp之中的上层的键图案部分kp可以被第二对准结构kc2穿透，并且因
此最终可以不保留。如上所述，键图案部分kp可以用作对准键，对准键在制造半导体装置100的工艺期间用于上图案与下图案之间的对准。
60.分离区域ms可以在x方向上延伸穿过第一堆叠结构gs1和第二堆叠结构gs2以及第一水平导电层102和第二水平导电层104，并且可以在第一区域r1中连接到衬底101。如图1中所示，分离区域ms可以被设置为彼此平行。分离区域ms可以在y方向上将栅电极130彼此分离。分离区域ms可以具有宽度根据高的宽高比而在朝向衬底101的方向上减小的形状。分离区域ms可以包括设置在沟槽中的分离绝缘层105。分离绝缘层105可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅，但是示例实施例不限于此。
61.如图1中所示，上分离区域us可以在第一区域r1中在沿y方向彼此相邻的分离区域ms之间在x方向上延伸。上分离区域us可以被设置为穿透栅电极130之中的包括最上面的上栅电极130s的一些栅电极130。如图2中所示，例如，上分离区域us可以在y方向上将总共三个栅电极130彼此分离。然而，由上分离区域us分离的栅电极130的数量可以根据示例实施例而改变。上分离区域us可以包括上分离绝缘层103。上分离绝缘层103可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅，但是示例实施例不限于此。
62.接触插塞170可以在第一区域r1中设置在沟道结构ch上。接触插塞170可以具有圆柱形状，并且可以具有倾斜侧表面，使得其宽度根据宽高比而在朝向衬底101的方向上减小。接触插塞170可以将沟道结构ch电连接到诸如位线的上互连结构。接触插塞170可以不设置在对准结构kc上。接触插塞170可以由导电材料形成，并且可以包括例如钨(w)、铝(al)和铜(cu)中的至少一种。
63.单元区域绝缘层190可以被设置为覆盖第一堆叠结构gs1和第二堆叠结构gs2以及第一模制结构ks1和第二模制结构ks2。在一些示例实施例中，单元区域绝缘层190可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成，并且可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种，但是示例实施例不限于此。
64.图4至图6是根据一些示例实施例的半导体装置的截面图。
65.参照图4，与图1至图3的示例实施例不同，半导体装置100a可以不包括第二对准结构kc2。因此，对准结构kca可以仅包括穿透第一模制结构ks1的第一对准结构kc1。
66.第一对准结构kc1可以具有与沟道结构ch的内部结构不同的内部结构。第一对准结构kc1可以包括竖直牺牲层119。竖直牺牲层119可以包括碳基材料，例如，可以包括非晶碳层(acl)，但是竖直牺牲层119的材料不限于此。
67.在一些示例实施例中，第二模制结构ks2可以覆盖第一对准结构kc1的整个或基本上所有的上表面。构成第二模制结构ks2的水平牺牲层118和层间绝缘层120可以各自具有朝向衬底101凹陷或凹入的键图案部分kp。在水平牺牲层118和层间绝缘层120中的每一个中，键图案部分kp可以具有稍微不同的形状。键图案部分kp可以在朝向第二模制结构ks2的上部设置的同时具有逐渐平滑的弯曲形状。例如，包括最上面的水平牺牲层118和最上面的层间绝缘层120的一些层可以具有凹口形状的键图案部分kp。在一些示例实施例中，键图案部分kp可以具有形成在第一对准结构kc1的外围上的凹口的形状以对应于凹陷部分rp(参见图3)，而不是图4中所示的单个凹口形状。
68.在一些示例实施例中，当省略第二对准结构kc2时，键图案部分kp而不是第二对准结构kc2可以用作后续工艺中的对准键。
69.参照图5，在半导体装置100b中，第二堆叠结构gs2和第二模制结构ks2可以从层间绝缘层120开始。因此，层间绝缘层120可以覆盖保护层160的上表面，并且可以覆盖第一模制结构ks1的凹陷区域。在第二区域r2中，第二模制结构ks2的在第一模制结构ks1上延伸以构成凹陷部分rp(参见图3)的最下面的层可以是层间绝缘层120。第二模制结构ks2的最下面的层间绝缘层120可以覆盖第一对准结构kc1的上表面和侧表面，并且可以与第一对准结构kc1接触。
70.参照图6，半导体装置100c还可以包括第三堆叠结构gs3和第三模制结构ks3。沟道结构chc还可以包括第三沟道结构ch3，并且对准结构kcc还可以包括第三对准结构kc3。第二模制结构ks2可以具有第一键图案部分kp1，并且第三模制结构ks3可以具有第二键图案部分kp2。
71.在沟道结构chc中，第三沟道结构ch3可以连接到第二沟道结构ch2，并且可以包括设置在第三沟道结构ch3的上端上的沟道焊盘155。在对准结构kcc中，第三对准结构kc3可以连接到第二对准结构kc2。参照图1至图3提供的键图案部分kp的描述可以被等同地应用于第一键图案部分kp1和第二键图案部分kp2中的每一个。
72.如上所述，在z方向上堆叠的堆叠结构和模制结构的数量可以根据各种示例实施例而改变。因此，键图案部分的形状也可以改变。
73.图7是根据一些示例实施例的半导体装置的示意性截面图。
74.参照图7，半导体装置100d可以包括竖直地堆叠的存储器单元区域cell和外围电路区域peri。存储器单元区域cell可以设置在外围电路区域peri上。例如，在图2的半导体装置100的情况下，外围电路区域peri可以在未示出的区域中设置在衬底101上。可替换地，外围电路区域peri可以设置在衬底101下方，如根据图7的半导体装置100d中那样。在一些示例实施例中，存储器单元区域cell可以设置在外围电路区域peri下方。参照图1至图3提供的描述可以被等同地应用于存储器单元区域cell的描述。
75.外围电路区域peri可以包括基体衬底201、设置在基体衬底201上的电路装置220、电路接触插塞270、和电路互连线280。
76.基体衬底201可以具有在x方向和y方向上延伸的上表面。在基体衬底201中，隔离层210可以被形成为限定有源区域。包括杂质的源极/漏极区域205可以设置在有源区域的一部分中。基体衬底201可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体，但是示例实施例不限于此。基体衬底201可以被设置为体晶片、外延层等。在一些示例实施例中，上方的衬底101可以被设置为诸如多晶硅层或外延层的多晶半导体层，但是示例实施例不限于此。
77.电路装置220可以包括平面晶体管。电路装置220中的每一个可以包括电路栅极电介质层222、间隔件层224和电路栅电极225。源极/漏极区域205可以在与电路栅电极225相邻的相对侧上设置在基体衬底201中。
78.外围区域绝缘层290可以在基体衬底201上设置在电路装置220上。电路接触插塞270可以穿透外围区域绝缘层290以连接到源极/漏极区域205。电信号可以通过电路接触插塞270被施加到电路装置220。在未示出的区域中，电路接触插塞270还可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，并且可以被设置为多个层。在外围电路区域peri中，电路装置220可以不设置在第二区域r2下方，但是示例实施例不限于此。
79.在半导体装置100d中，可以形成外围电路区域peri，并且随后可以在外围电路区域peri上形成存储器单元区域cell的衬底101以形成存储器单元区域cell。衬底101可以具有与基体衬底201相同或基本上相同的尺寸，或者可以被形成为小于基体衬底201。存储器单元区域cell和外围电路区域peri可以在未示出的区域中彼此连接。例如，栅电极130在x方向上的一端可以电连接到电路装置220。存储器单元区域cell和外围电路区域peri竖直地堆叠的这样的形状也可以应用于图1至图6的示例实施例。
80.图8a和图8b是根据一些示例实施例的半导体装置的示意性截面图。
81.参照图8a和图8b，半导体装置100e可以包括通过晶片接合进行接合的第一半导体结构s1和第二半导体结构s2。
82.参照图7提供的外围电路区域peri的描述可以应用于第一半导体结构s1。然而，第一半导体结构s1还可以包括第一接合穿通件298和第一接合焊盘299(接合结构)。第一接合穿通件298可以设置在最上面的电路互连线280上以连接到电路互连线280。第一接合焊盘299的至少一部分可以在第一接合穿通件298上连接到第一接合穿通件298。第一接合焊盘299可以连接到第二半导体结构s2的第二接合焊盘199。第一接合焊盘299可以根据第一半导体结构s1与第二半导体结构s2之间的接合与第二接合焊盘199一起提供电连接路径。第一接合穿通件298和第一接合焊盘299可以包括例如铜(cu)的导电材料。
83.除非另外指出，否则参照图1至图3提供的描述可以被等同地应用于第二半导体结构s2。第二半导体结构s2还可以包括下接触插塞174以及第一单元互连线182和第二单元互连线184(互连结构)，并且还可以包括第二接合穿通件198和第二接合焊盘199(接合结构)。第二半导体结构s2还可以包括覆盖衬底101的上表面的钝化层195。
84.第一单元互连线182可以连接到接触插塞170，并且第二单元互连线184可以通过下接触插塞174电连接到第一单元互连线182。下接触插塞174可以设置在第一单元互连线182与第二单元互连线184之间，并且可以将第一单元互连线182和第二单元互连线184彼此连接。然而，构成互连结构的接触插塞和互连线的层的数量和设置形式可以根据各种示例实施例而改变。下接触插塞174以及第一单元互连线182和第二单元互连线184可以由导电材料形成，并且可以包括例如钨(w)、铝(al)和铜(cu)中的至少一种，但是示例实施例不限于此。
85.第二接合穿通件198和第二接合焊盘199可以设置在最下面的第二单元互连线184下方。第二接合穿通件198可以连接到第二单元互连线184和第二接合焊盘199，并且第二接合焊盘199可以连接到第一半导体结构s1的第一接合焊盘299。第二接合穿通件198和第二接合焊盘199可以包括例如铜(cu)的导电材料。
86.第一半导体结构s1和第二半导体结构s2可以通过铜到铜(cu到cu)接合来接合，该cu到cu接合通过将第一接合焊盘299和第二接合焊盘199彼此接合来执行。除了铜到铜(cu到cu)接合之外，第一半导体结构s1和第二半导体结构s2可以通过电介质到电介质接合而另外接合。电介质到电介质接合可以是通过电介质层执行的接合，该电介质层构成外围区域绝缘层290和单元区域绝缘层190中的每一个的一部分，并且分别围绕第一接合焊盘299和第二接合焊盘199。因此，第一半导体结构s1和第二半导体结构s2可以在没有另外的粘合层的情况下接合。
87.图9a至图9i是示出根据一些示例实施例的制造半导体装置的方法的示意性截面
图。图9a至图9i示出与图2对应的截面。
88.图10是示出根据一些示例实施例的制造半导体装置的方法的流程图。图10示出图9a至图9f的工艺操作。
89.参照图9a和图10，在操作s110中，可以通过在衬底101上形成水平绝缘层110和第二水平导电层104并且交替地堆叠水平牺牲层118和层间绝缘层120来形成第一模制结构ks1。在操作s120中，竖直牺牲层119可以被形成为穿透第一模制结构ks1。
90.衬底101可以具有其中要形成存储器单元的第一区域r1、以及位于第一区域r1外部的第二区域r2。在本操作中，可以对第一区域r1和第二区域r2执行相同的工艺。
91.水平绝缘层110可以包括包含不同的材料的多个层。水平绝缘层110可以是通过后续工艺用第一水平导电层102(参见图2)代替的层。例如，水平绝缘层110可以包括由与层间绝缘层120相同或基本上相同的材料形成的第一层和第三层，并且还可以包括由与水平牺牲层118相同或基本上相同的材料形成并且设置在第一层与第三层之间的第二层。可以在水平绝缘层110上形成第二水平导电层104。
92.在第一模制结构ks1中，可以在第一区域r1中通过后续工艺由栅电极130(参见图2)代替水平牺牲层118。水平牺牲层118可以包括与层间绝缘层120的材料不同的材料，并且可以由可以在特定蚀刻条件下利用相对于层间绝缘层120的蚀刻选择性而蚀刻的材料形成。例如，层间绝缘层120可以包括氧化硅和氮化硅中的至少一种，并且水平牺牲层118包括与层间绝缘层120的材料不同的选自由硅、氧化硅、碳化硅和氮化硅组成的组的材料，但是示例实施例不限于此。在一些示例实施例中，层间绝缘层120可以不具有相同的厚度。可以在第一模制结构ks1的最上部中形成相对厚的上层间绝缘层125。在示例实施例中，层间绝缘层120和水平牺牲层118的层的厚度和数量可以根据附图中所示出的进行各种修改。
93.可以在与图2的第一沟道结构ch1和第一对准结构kc1对应的区域中形成竖直牺牲层119。可以通过以下操作来形成竖直牺牲层119：形成下沟道孔以穿透第一模制结构ks1，在下沟道孔中沉积形成竖直牺牲层119的材料，并且执行平面化工艺。竖直牺牲层119可以包括例如非晶碳层(acl)的碳基材料。在一些示例实施例中，竖直牺牲层119可以包括诸如多晶硅的半导体材料或硅基绝缘材料，但是示例实施例不限于此。
94.参照图9b和图10，在操作s130中，可以在第一模制结构ks1和竖直牺牲层119上形成保护层160，并且在操作s140中，可以在保护层160的一部分上形成掩模层ml。
95.保护层160可以包括例如原硅酸四乙酯(teos)氧化物或高密度等离子体(hdp)氧化物的绝缘材料，但是示例实施例不限于此。可以考虑到第一模制结构ks1在后续工艺中凹陷的厚度来确定保护层160的厚度。
96.掩模层ml可以是例如光致抗蚀剂层。可以在第二区域r2中将掩模层ml图案化以暴露出保护层160的一部分。例如，掩模层ml可以被形成为在第二区域r2中暴露出竖直牺牲层119上的保护层160。
97.参照图9c和图10，在操作s150中，可以去除第二区域r2中的保护层160的被掩模层ml暴露的部分。
98.可以利用湿法蚀刻工艺或干法蚀刻工艺从保护层160的上表面将保护层160去除期望的(或可替换地，预定的)厚度。在本操作中，可以控制保护层160的去除厚度，使得保护层160在第二区域r2中保留在竖直牺牲层119上。
99.参照图9d和图10，在操作s160中，可以去除掩模层ml。
100.可以通过灰化工艺和剥离工艺去除掩模层ml。在本操作中，可以在不暴露竖直牺牲层119的状态下去除掩模层ml。因此，即使当竖直牺牲层119由碳基材料形成时，因为保护层160覆盖竖直牺牲层119，所以也可以保护竖直牺牲层119不被损坏。
101.参照图9e和图10，在操作s170中，可以利用保护层160去除第一模制结构ks1的一部分以在第二区域r2中暴露出竖直牺牲层119。
102.可以执行蚀刻工艺，使得上层间绝缘层125的一部分被去除以在第二区域r2中暴露出竖直牺牲层119的上端。可以在没有另外的掩模层的情况下利用保护层160来执行本操作。因此，可以在图9b的操作中未形成掩模层ml的区域中使第一模制结构ks1凹陷，并且保护层160可以保留在其中形成有掩模层ml的区域中。剩余的保护层160的厚度可以根据各种示例实施例而改变。
103.使第一模制结构ks1凹陷的区域可以是第二区域r2中的竖直牺牲层119的外围的区域。沿着竖直牺牲层119的外围凹陷的第一模制结构ks1的宽度和深度可以根据各种示例实施例而改变。
104.参照图9f和图10，在操作s180中，可以通过在保护层160上交替地堆叠水平牺牲层118和层间绝缘层120来形成第二模制结构ks2。
105.与第一模制结构ks1相似，可以通过交替地堆叠水平牺牲层118和层间绝缘层120来形成第二模制结构ks2。在第二区域r2中，可以在使第一模制结构ks1凹陷的区域上形成凹陷部分rp(参见图3)，并且凹陷部分rp的形状可以向上逐渐平滑。因此，可以在水平牺牲层118和层间绝缘层120的包括最上层的上层中形成凹口部分。诸如凹陷部分rp和凹口部分的向下凹陷的区域可以构成键图案部分kp。在上层中，由于竖直牺牲层119的上表面的水平与保护层160的上表面的水平之间的差，可以主要形成键图案部分kp。例如，可以在与竖直牺牲层119的中心对应的区域中形成凹口部分。
106.可以在第二模制结构ks2上形成单元区域绝缘层190的一部分。单元区域绝缘层190也可以具有构成其上表面上的键图案部分kp的凹口部分。根据描述的方式，单元区域绝缘层190的在本操作中形成的部分可以被描述为第二模制结构ks2中包括的层间绝缘层120。
107.参照图9g，在形成穿透第二模制结构ks2的上沟道孔并且通过上沟道孔去除竖直牺牲层119之后，可以形成沟道结构ch和对准结构kc。
108.在第一区域r1中，可以去除第二模制结构ks2的一部分以形成上分离区域us。为了形成上分离区域us，可以利用另外的掩模层暴露出其中要形成上分离区域us的区域，可以从最上部去除期望的(或可替换地，预定的)数量的水平牺牲层118和层间绝缘层120，并且随后可以沉积绝缘材料以形成上分离绝缘层103。
109.接下来，可以在竖直牺牲层119上形成上沟道孔以暴露出竖直牺牲层119的上表面。在本操作中，键图案部分kp可以在形成上沟道孔的光刻工艺期间用作对准键。在后续操作中，对准结构kc可以用作对准键。在一些示例实施例中，当没有连续地执行形成上沟道孔以及形成沟道结构ch和对准结构kc时，可以进一步执行用竖直牺牲层填充上沟道孔。
110.接下来，可以去除竖直牺牲层119以形成沟道孔，并且随后可以填充沟道孔以形成沟道结构ch和对准结构kc。例如，可以在沟道孔中顺序地形成栅极电介质层145、沟道层
140、沟道掩埋绝缘层150和沟道焊盘155以形成沟道结构ch和对准结构kc。在沟道结构ch中，可以在栅极电介质层145上形成沟道层140。沟道掩埋绝缘层150可以被形成为填充沟道结构ch和对准结构kc，并且可以包括绝缘材料。在一些示例实施例中，可以用导电材料而不是沟道掩埋绝缘层150来填充沟道层140之间的空间。沟道焊盘155可以由例如多晶硅的导电材料形成。如上所述，由于在本操作中一起形成沟道结构ch和对准结构kc，因此沟道结构ch和对准结构kc可以具有相同的内部结构。
111.参照图9h，在第一区域r1中，开口op可以被形成为穿过第一模制结构ks1和第二模制结构ks2延伸到衬底101，可以形成第一水平导电层102，并且随后可以去除水平牺牲层118。
112.还可以形成单元区域绝缘层190，并且可以在与第一区域r1中的分离区域ms(参见图1)对应的位置中形成开口op。然后，可以在开口op中形成另外的牺牲间隔件层的同时执行回蚀工艺，以暴露出第一区域r1中的水平绝缘层110并且从暴露的区域去除水平绝缘层。可以通过例如湿法蚀刻工艺去除水平绝缘层110。也可以在去除水平绝缘层110的工艺期间去除栅极电介质层145的在其中水平绝缘层110被去除的区域中暴露的部分。在第一区域r1中，可以通过在其中水平绝缘层110已经被去除的区域中沉积导电材料来形成第一水平导电层102，并且随后可以在开口op中去除牺牲间隔件层。通过本工艺，可以在第一区域r1中形成第一水平导电层102，并且可以形成包括衬底101以及第一水平导电层102和第二水平导电层104的源极结构ss。
113.然后，可以利用例如湿法蚀刻工艺相对于层间绝缘层120、上层间绝缘层125、保护层160和第二水平导电层104选择性地蚀刻水平牺牲层118，以形成隧穿部分tl。在本操作中，可以不在第二区域r2中形成开口op，使得水平绝缘层110和水平牺牲层118可以保留。
114.参照图9i，在第一区域r1中，可以在隧穿部分tl中形成栅电极130，并且可以在开口op中形成分离绝缘层105。
115.在第一区域r1中，可以在其中水平牺牲层118已经被去除的隧穿部分tl中形成栅电极130。因此，可以在第一区域r1中形成包括栅电极130的第一堆叠结构gs1和第二堆叠结构gs2。当栅极电介质层145的一部分沿着栅电极130水平地延伸时，在本操作中，可以在栅电极130之前形成栅极电介质层145的一部分。栅电极130的导电材料可以包括例如金属、多晶硅或金属硅化物材料，但是示例实施例不限于此。
116.在形成栅电极130之后，可以在开口op中形成分离绝缘层105以形成分离区域ms。
117.然后，参照图2，可以形成连接到第一区域r1中的沟道结构ch的接触插塞170以制造半导体装置100。尽管未示出，但是还可以在接触插塞170上形成诸如互连线的互连结构。
118.图11是根据一些示例实施例的包括半导体装置的数据存储系统的示意图。
119.参照图11，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以是包括一个或多个半导体装置1100的存储装置或包括存储装置的电子装置。例如，数据存储系统1000可以是或可以包括具有一个或多个半导体装置1100的固态驱动(ssd)装置、通用串行总线(usb)、计算系统、医疗装置或通信装置。
120.半导体装置1100可以是或者可以包括非易失性存储器装置，并且可以是例如参照图1至图8b描述的nand闪速存储器装置。半导体装置1100可以包括第一结构1100f和第一结
构1100f上的第二结构1100s。在一些示例实施例中，第一结构1100f可以是或者可以包括具有解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是或者可以包括具有位线bl、共源极线csl、字线wl、第一上栅极线ul1和第二上栅极线ul2、第一下栅极线ll1和第二下栅极线ll2、以及位线bl与共源极线csl之间的存储器单元串cstr的存储器单元结构。
121.在第二结构1100s中，存储器单元串cstr中的每一个可以包括与共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据一些示例实施例而改变。
122.在一些示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括地选择晶体管。下栅极线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储器单元晶体管mct的栅电极，并且上栅极线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
123.在一些示例实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。可以在擦除操作中使用下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个，在该擦除操作中，利用栅致漏极泄漏(gidl)电流来擦除存储在存储器单元晶体管mct中的数据。
124.共源极线csl、第一下栅极线ll1和第二下栅极线ll2、字线wl、以及第一上栅极线ul1和第二上栅极线ul2可以通过延伸到第二结构1100s的第一连接布线1115在第一结构1100f内电连接到解码器电路1110。位线bl可以通过延伸到第二结构1100s的第二连接布线1125在第一结构1100f内连接到页缓冲器1120。
125.在第一结构1100f中，解码器电路1110和/或页缓冲器1120可以执行针对多个存储器单元晶体管mct之中的至少一个存储器单元晶体管mct的控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出(i/o)焊盘1101与控制器1200通信。i/o焊盘1101可以通过延伸到第二结构1100s的输入/输出(i/o)连接布线1135在第一结构1100f内电连接到逻辑电路1130。
126.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。根据一些示例实施例，数据存储系统1000可以包括多个半导体装置1100。在此情况下，控制器1200可以控制多个半导体装置1100。
127.处理器1210可以控制包括控制器1200的数据存储系统1000的总体操作。处理器1210可以基于预定的固件来操作，并且可以控制nand控制器1220访问半导体装置1100。nand控制器1220可以包括处理与半导体装置1100的通信的控制器接口1221。用于控制半导体装置1100的控制命令、要写入半导体装置1100的存储器单元晶体管mct的数据、要从半导体装置1100的存储器单元晶体管mct读取的数据等可以通过控制器接口1221传输。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
128.图12是根据示例实施例的包括半导体装置的数据存储系统的示意性透视图。
129.参照图12，根据一些示例实施例的数据存储系统2000可以包括主衬底2001、安装
在主衬底2001上的控制器2002、一个或多个半导体封装件2003、以及dram 2004。半导体封装件2003和dram 2004可以通过形成在主衬底2001上的布线图案2005连接到控制器2002。
130.主衬底2001可以包括具有耦接到外部主机的多个引脚的连接器2006。在连接器2006中，多个引脚的数量和设置可以根据数据存储系统2000与外部主机之间的通信接口而改变。在一些示例实施例中，数据存储系统2000可以基于诸如通用串行总线(usb)、外围部件互连高速(pci-express)、串行高级技术附件(sata)、用于通用闪速存储(ufs)的m-phy等的接口之中的接口与外部主机通信。在一些示例实施例中，数据存储系统2000可以利用通过连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括将从外部主机供应的电力划分给控制器2002和半导体封装件2003的电力管理集成电路(pmic)。
131.控制器2002可以将数据写入半导体封装件2003或者从半导体封装件读取数据，并且可以提高数据存储系统2000的操作速度。
132.dram 2004可以是或者可以包括缓冲器存储器，缓冲器存储器用于减小用作数据存储空间的半导体封装件2003与外部主机之间的速度的差。数据存储系统2000中包括的dram 2004可以作为一种类型的高速缓冲存储器来操作，并且可以在针对半导体封装件2003的控制操作期间提供用于临时存储数据的空间。当数据存储系统2000中包括dram 2004时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
133.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200和封装衬底2100彼此电连接的连接结构2400、以及在封装衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
134.封装衬底2100可以是包括上封装焊盘2130的印刷电路板(pcb)。半导体芯片2200中的每一个可以包括输入/输出(i/o)焊盘2210。i/o焊盘2210可以对应于图11的i/o焊盘1101。半导体芯片2200中的每一个可以包括栅极堆叠结构3210和沟道结构3220。半导体芯片2200中的每一个可以包括参照图1至图8b描述的半导体装置。
135.在一些示例实施例中，连接结构2400可以是将i/o焊盘2210和上封装焊盘2130彼此电连接的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过引线接合彼此电连接，并且可以电连接到封装衬底2100的上封装焊盘2130。根据一些示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构而不是利用引线接合的连接结构2400彼此电连接。
136.在一些示例实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。在一些示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的另外的插入衬底上，并且控制器2002和半导体芯片2200可以通过形成在插入衬底上的布线彼此连接。
137.图13是根据示例实施例的半导体封装件的示意性截面图。图13示出图12的半导体封装件2003的示例实施例，并且概念性地示出沿着图12的半导体封装件2003的线iii-iii'
切割的区域。
138.参照图13，在半导体封装件2003中，封装衬底2100可以是印刷电路板(pcb)。封装衬底2100可以包括封装衬底主体部分2120、设置在封装衬底主体部分2120的上表面上的上封装焊盘2130(参见图12)、设置在封装衬底主体部分2120的下表面上或通过封装衬底主体部分2120的下表面暴露的下焊盘2125、以及在封装衬底主体部分2120内部将上封装焊盘2130和下焊盘2125彼此电连接的内部布线2135。上封装焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图12中所示的数据存储系统2000的主衬底2001上的布线图案2005。
139.半导体芯片2200中的每一个可以包括半导体衬底3010、以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以具有包括外围布线3110的外围电路区域。第二结构3200可以包括共源极线3205、共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220和分离区域3230、以及电连接到沟道结构3220的位线3240。如以上参照图1至图8b描述的，在半导体芯片2200中的每一个的一个区域中，可以形成在制造工艺期间用于对准的键图案部分kp和对准结构kc。
140.半导体芯片2200中的每一个可以包括电连接到外围布线3110并且向第二结构3200内部延伸的贯通布线3245。贯通布线3245可以设置在栅极堆叠结构3210的外侧上，并且可以进一步被设置为穿透栅极堆叠结构3210。半导体芯片2200中的每一个还可以包括电连接到第一结构3100的外围布线3110并且延伸到第二衬底3200中的输入/输出连接布线3265以及电连接到输入/输出连接布线3265的输入/输出(i/o)焊盘2210。
141.如上所述，通过改善或优化制造对准结构的工艺，第一对准结构上的层可以被形成为具有设置在三个水平上的上表面。因此，可以提供具有改善的可靠性的半导体装置和包括该半导体装置的数据存储系统。
142.将理解，在本文中被描述为“基本上”相同和/或等同的元件和/或其性质涵盖具有等于或小于10％的幅值的相对差的元件和/或其性质。此外，无论元件和/或其性质是否被修饰为“基本上”，都将理解，这些元件和/或其性质应被解释为包括围绕该元件和/或其性质的制造公差或操作公差(例如，
±
10％)。
143.尽管以上已经示出并描述了一些示例实施例，但是将清楚，在不脱离本发明构思的范围的情况下，可以做出修改和改变。

技术特征：
1.一种半导体装置，包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于所述第一区域中，所述第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，所述第一方向垂直于所述衬底的上表面；第一沟道结构，其穿透所述第一堆叠结构并且与所述衬底接触；第二堆叠结构，其位于所述第一堆叠结构和所述第一沟道结构上，所述第二堆叠结构包括彼此间隔开并且在所述第一方向上堆叠的上栅电极；第二沟道结构，其穿透所述第二堆叠结构并且连接到所述第一沟道结构；第一模制结构，其位于所述第二区域中，所述第一模制结构包括彼此间隔开并且在所述第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透所述第一模制结构并且与所述衬底接触；第二模制结构，其位于所述第一模制结构和所述第一对准结构上，所述第二模制结构包括彼此间隔开并且在所述第一方向上堆叠的上水平牺牲层；第二对准结构，其穿透所述第二模制结构并且连接到所述第一对准结构；以及保护层，其位于所述第一模制结构与所述第二模制结构之间，其中，在所述上水平牺牲层之中，最下面的第一水平牺牲层的上表面在所述第一对准结构上位于第一水平上，在所述第一对准结构的外围的第一模制结构上位于第二水平上，并且在所述保护层上位于第三水平上，所述第二水平低于所述第一水平，并且所述第三水平高于所述第一水平。2.根据权利要求1所述的半导体装置，其中，所述第一区域是包括存储器单元的存储器单元区域，并且所述第二区域是包括对准键的对准键区域。3.根据权利要求1所述的半导体装置，其中，所述最下面的第一水平牺牲层覆盖所述第一对准结构的上表面的一部分和所述第一对准结构的侧表面的一部分。4.根据权利要求1所述的半导体装置，其中，所述上水平牺牲层中的至少一个具有位于其上表面上的键图案部分，并且所述键图案部分被凹陷为对应于所述第一对准结构。5.根据权利要求1所述的半导体装置，其中，所述最下面的第一水平牺牲层具有沿着所述第一对准结构的外围的凹陷部分。6.根据权利要求5所述的半导体装置，其中，所述保护层位于所述凹陷部分的外围上。7.根据权利要求1所述的半导体装置，其中，所述保护层在垂直于所述第一方向的第二方向上与所述第一对准结构和所述第二对准结构间隔开。8.根据权利要求1所述的半导体装置，其中，所述第一模制结构具有低于所述第一水平并且高于所述第二水平的最上表面。9.根据权利要求1所述的半导体装置，其中，所述第一对准结构具有位于与所述第一模制结构的最上表面相同的水平上的上表面。10.根据权利要求1所述的半导体装置，其中，所述第一沟道结构位于与所述第一对准结构相同的水平上，并且所述第二沟道结构位于与所述第二对准结构相同的水平上。11.根据权利要求1所述的半导体装置，其中，
所述第一沟道结构和所述第二沟道结构彼此连接以限定沟道结构，所述第一对准结构和所述第二对准结构彼此连接以限定对准结构，并且所述沟道结构和所述对准结构具有相同的内部结构。12.根据权利要求1所述的半导体装置，其中，在所述上栅电极之中，最下面的第一栅电极在所述第一区域中具有平坦的上表面。13.根据权利要求1所述的半导体装置，其中，在所述上栅电极之中，最下面的第一栅电极在所述第一区域中具有位于所述第三水平上的上表面。14.一种半导体装置，包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于所述第一区域中，所述第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，所述第一方向垂直于所述衬底的上表面；第一沟道结构，其穿透所述第一堆叠结构并且与所述衬底接触；第二堆叠结构，其位于所述第一堆叠结构和所述第一沟道结构上，所述第二堆叠结构包括彼此间隔开并且在所述第一方向上堆叠的上栅电极；第二沟道结构，其穿透所述第二堆叠结构并且连接到所述第一沟道结构；第一模制结构，其位于所述第二区域中，所述第一模制结构包括彼此间隔开并且在所述第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透所述第一模制结构并且与所述衬底接触；第二模制结构，其位于所述第一模制结构和所述第一对准结构上，所述第二模制结构包括彼此间隔开并且在所述第一方向上堆叠的上水平牺牲层，并且所述第二模制结构在所述第一对准结构上具有向下凹陷的键图案部分；以及保护层，其位于所述第一模制结构与所述第二模制结构之间。15.根据权利要求14所述的半导体装置，其中，所述第二模制结构还包括与所述上水平牺牲层交替地堆叠的层间绝缘层，并且所述上水平牺牲层和所述层间绝缘层中的每一个具有所述键图案部分。16.根据权利要求14所述的半导体装置，其中，所述第二模制结构覆盖所述第一对准结构的整个上表面。17.根据权利要求14所述的半导体装置，其中，在所述第二模制结构的层间绝缘层之中，最下面的层间绝缘层与所述第一对准结构接触。18.根据权利要求14所述的半导体装置，其中，所述第二模制结构被设置为在所述第一对准结构的外围上使所述第一模制结构从所述第一模制结构的上表面部分地凹陷。19.一种数据存储系统，包括：半导体存储装置，其包括具有第一区域和第二区域的衬底、位于所述衬底的一侧上的电路装置、以及电连接到所述电路装置的输入/输出焊盘；以及控制器，其通过所述输入/输出焊盘电连接到所述半导体存储装置，并且被配置为控制所述半导体存储装置，其中，所述半导体存储装置还包括：第一堆叠结构，其位于所述第一区域中，所述第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，所述第一方向垂直于所述衬底的上表面；
第一沟道结构，其穿透所述第一堆叠结构并且与所述衬底接触；第二堆叠结构，其位于所述第一堆叠结构和所述第一沟道结构上，所述第二堆叠结构包括彼此间隔开并且在所述第一方向上堆叠的上栅电极；第二沟道结构，其穿透所述第二堆叠结构，并且连接到所述第一沟道结构；第一模制结构，其位于所述第二区域中，所述第一模制结构包括彼此间隔开并且在所述第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透所述第一模制结构，并且与所述衬底接触；第二模制结构，其位于所述第一模制结构和所述第一对准结构上，所述第二模制结构包括彼此间隔开并且在所述第一方向上堆叠的上水平牺牲层，并且所述第二模制结构在所述第一对准结构上具有向下凹陷的键图案部分；以及保护层，其位于所述第一模制结构与所述第二模制结构之间。20.根据权利要求19所述的数据存储系统，其中，所述保护层在所述第一方向上不与所述第一对准结构重叠。

技术总结
公开了半导体装置和数据存储系统。该半导体装置包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于第一区域中；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；以及第二堆叠结构，其位于第一堆叠结构和第一沟道结构上。该装置还包括：第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构；第一模制结构，其位于第二区域中；第一对准结构，其穿透第一模制结构并且与衬底接触；以及第二模制结构，其位于第一模制结构和第一对准结构上。该装置还包括：第二对准结构，其穿透第二模制结构并且连接到第一对准结构；以及保护层，其位于第一模制结构与第二模制结构之间。于第一模制结构与第二模制结构之间。于第一模制结构与第二模制结构之间。


技术研发人员：孙仑焕 金味昭 申重植 吴民在
受保护的技术使用者：三星电子株式会社
技术研发日：2023.01.19
技术公布日：2023/7/31