半导体存储器装置的制作方法

半导体存储器装置
1.本专利申请要求于2022年1月18日在韩国知识产权局提交的第10-2022-0007397号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
2.实施例涉及一种半导体存储器装置。


背景技术：

3.由于半导体装置的小尺寸、多功能性和低成本特性，半导体装置被认为是电子产业中的重要元件。半导体装置可以包括用于存储数据的半导体存储器装置、用于处理数据的半导体逻辑装置以及包括存储器元件和逻辑元件两者的混合半导体装置。
4.随着电子装置的高速和低功耗的最新趋势，嵌入在电子装置中的半导体装置也可以具有高工作速度和/或低工作电压，并且可以提高半导体装置的集成密度。


技术实现要素：

5.可以通过提供一种半导体存储器装置来实现实施例，所述半导体存储器装置包括：基底，包括存储器单元区域、包围存储器单元区域的外围区域以及存储器单元区域与外围区域之间的中间区域；器件隔离图案，在存储器单元区域上并且限定存储器单元区域中的有源部分；分隔图案，在中间区域上；多条位线，在存储器单元区域和中间区域上并且在第一方向上延伸，位线延伸到中间区域与外围区域之间的边界部分；存储节点接触件，在存储器单元区域上并且填充位线中的一些位线之间的空间的下部分；接合垫，分别在存储节点接触件上；虚设存储节点接触件，在中间区域上并且填充位线中的其他位线之间的空间的下部分；虚设接合垫，分别在虚设存储节点接触件上；以及至少一个坝结构，在中间区域上并且沿第一方向延伸，当在平面图中观看时，至少一个坝结构具有条形状，其中，虚设接合垫在垂直于第一方向的第二方向上与至少一个坝结构的边缘部分间隔开，并且虚设存储节点接触件与分隔图案接触。
6.可以通过提供一种半导体存储器装置来实现实施例，所述半导体存储器装置包括：基底，包括存储器单元区域、包围存储器单元区域的外围区域以及存储器单元区域与外围区域之间的中间区域；器件隔离图案，在基底上并且限定存储器单元区域中的有源部分；多条位线，在存储器单元区域和中间区域上并且在第一方向上延伸，位线延伸到中间区域与外围区域之间的边界部分；存储节点接触件，在存储器单元区域上并且填充位线中的一些位线之间的空间的下部分；接合垫，分别在存储节点接触件上；虚设存储节点接触件，在中间区域上并且填充位线中的其他位线之间的空间的下部分；虚设接合垫，在虚设存储节点接触件上；坝结构，在中间区域上并且在垂直于第一方向的第二方向上与虚设接合垫间隔开；以及第一金属线图案，在外围区域上、连接到位线并且在第一方向上延伸，其中，当在平面图中观看时，虚设接合垫距第一金属线图案比距坝结构近。
7.可以通过提供一种半导体存储器装置来实现实施例，所述半导体存储器装置包
括：基底，包括存储器单元区域、包围存储器单元区域的外围区域以及存储器单元区域与外围区域之间的中间区域；器件隔离图案，在基底上并且限定存储器单元区域中的有源部分；分隔图案，在中间区域上；多条位线，在存储器单元区域和中间区域上并且在第一方向上延伸，多条位线延伸到中间区域与外围区域之间的边界部分；虚设存储节点接触件，在中间区域上并且填充位线之间的空间的下部分；虚设接合垫，分别在虚设存储节点接触件上；以及一对坝结构，在中间区域上并且在第一方向上延伸，其中，当在平面图中观看时，一对坝结构中的每一个具有条形状，虚设接合垫在垂直于第一方向的第二方向上与一对坝结构的边缘部分间隔开，当在平面图中观看时，所述一对坝结构彼此间隔开且虚设接合垫、接合垫以及位线置于所述一对坝结构之间，并且虚设接合垫和所述一对坝结构与分隔图案竖直叠置。
附图说明
8.通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是显而易见的。
9.图1是根据实施例的半导体存储器装置的框图。
10.图2是根据实施例的半导体存储器装置的平面图。
11.图3是图2的半导体存储器装置的一部分的放大平面图。
12.图4a是沿着图3的线a-a'截取的剖视图。
13.图4b是沿着图3的线b-b'截取的剖视图。
14.图4c是沿着图3的线c-c'截取的剖视图。
15.图5a、图6a、图7a、图8a、图9a、图10a和图11a是根据实施例的制造半导体存储器装置的方法中的阶段的沿着图3的线a-a'截取的剖视图。
16.图5b、图6b、图7b、图8b、图9b、图10b和图11b是根据实施例的制造半导体存储器装置的方法中的阶段的沿着图3的线b-b'截取的剖视图。
17.图12是根据实施例的半导体存储器装置的平面图。
18.图13是图12的半导体存储器装置的一部分的放大平面图。
19.图14是沿着图13的线a-a'截取的剖视图。
20.图15是根据比较示例的半导体存储器装置的平面图
21.图16是图15的半导体存储器装置的一部分的放大平面图。
22.图17是沿着图16的线a-a'截取的剖视图。
具体实施方式
23.图1是根据实施例的半导体存储器装置的框图。在实施方式中，半导体存储器装置可以是dram装置。参照图1，半导体存储器装置可以包括存储器单元区域mr、中间区域dr和外围区域pr。外围区域pr可以包围存储器单元区域mr，并且中间区域dr可以在外围区域pr与存储器单元区域mr之间。
24.存储器单元电路(例如，存储器集成电路)可以在存储器单元区域mr中或在存储器单元区域mr上。外围电路(例如，外围晶体管)可以在外围区域pr中或在外围区域pr上。在实施方式中，外围电路可以包括感测放大器电路sa或子字线驱动器电路swd。外围电路还可以
包括可以用于驱动感测放大器的电力电路或接地电路。
25.图2是根据实施例的半导体存储器装置的平面图。
26.参照图2，可以电连接到存储器单元电路的接合垫(landing pad，或称为“接合焊盘”或“接合焊垫”)lp可以在存储器单元区域mr上。接合垫lp中的每个可以具有圆形的顶表面或圆顶表面。当在平面图中观看时，存储器单元区域mr可以具有平行于第一方向d1和第二方向d2(例如，在d1-d2平面中)的四角形形状或矩形形状。接合垫lp可以在第一方向d1或第二方向d2上布置以形成z字形或蜂窝形状。
27.至少一个坝结构ld和虚设接合垫dlp可以在中间区域dr上。
28.坝结构ld可以被配置为帮助减小可能由存储器单元区域mr与外围区域pr之间的图案密度的差异另外引起的工艺难度，并且帮助改善半导体存储器装置的结构稳定性。坝结构ld可以是在第一方向d1上(例如，纵向)延伸的线形或条形图案。在实施方式中，一对坝结构ld可以在第二方向d2上彼此间隔开，接合垫lp置于一对坝结构ld之间。当在平面图中观看时，坝结构ld可以在第一方向d1上而不是在第二方向d2上沿着存储器单元区域mr(例如，纵向地)延伸(例如，坝结构ld可以仅具有在第二方向d2上较窄的横向尺寸)。坝结构ld可以在存储器单元区域mr周围(例如，在存储器单元区域mr的外边缘处)，并且可以沿着存储器单元区域mr的两个相对侧(例如，平行地)延伸。
29.虚设接合垫dlp可以在第二方向d2上从坝结构ld的边缘部分布置(例如，在第二方向d2上与坝结构ld的边缘部分间隔开)。虚设接合垫dlp中的每个的直径可以基本上等于接合垫lp中的每个的直径。
30.第一金属线图案mp1和第二金属线图案mp2可以在外围区域pr上。第一金属线图案mp1可以在第一方向d1上(例如，纵向地)延伸。第一金属线图案mp1可以连接到存储器单元区域mr上的位线和外围区域pr上的感测放大器电路sa。第二金属线图案mp2可以在第二方向d2上(例如，纵向地)延伸。第二金属线图案mp2可以连接到存储器单元区域mr上的字线和子字线驱动器电路swd。
31.接合垫lp、坝结构ld、虚设接合垫dlp、第一金属线图案mp1和第二金属线图案mp2中的每个可以具有在第三方向d3上在基本上同一水平处(例如，距基底10的距离)的顶表面。在实施方式中，接合垫lp、坝结构ld、虚设接合垫dlp、第一金属线图案mp1和第二金属线图案mp2可以均由相同的金属材料形成或包括相同的金属材料。在实施方式中，它们可以由例如钨(w)形成或包括例如钨(w)。
32.虚设接合垫dlp可以选择性地或局部地包括在接合垫lp与第一金属线图案mp1之间。具有伸长形状的线形坝结构(例如，坝结构ld)可以不包括在接合垫lp与第一金属线图案mp1之间(例如，在第一方向d1上)或者不在接合垫lp与第一金属线图案mp1之间(例如，在第一方向d1上)延伸。
33.坝结构ld可以选择性地或局部地包括在接合垫lp与第二金属线图案mp2之间。虚设接合垫dlp可以不包括在坝结构ld与第二金属线图案mp2之间(例如，在第二方向d2上)。
34.当在平面图中观看时，接合垫lp和虚设接合垫dlp可以在第一方向d1和第二方向d2上彼此间隔开。在实施方式中，接合垫lp可以在第一方向d1或第二方向d2上布置以形成z字形形状。在实施方式中，在第一方向d1上彼此最相邻(例如，最靠近或最接近)的一对接合垫lp可以在第二方向d2上彼此移位或偏移。虚设接合垫dlp可以在第二方向d2上布置以形
成z字形形状。
35.图3是图2的半导体存储器装置的一部分的放大平面图。图4a是沿着图3的线a-a'截取的剖视图。图4b是沿着图3的线b-b'截取的剖视图。图4c是沿着图3的线c-c'截取的剖视图。
36.参照图3、图4a、图4b和图4c，基底10可以包括存储器单元区域mr、中间区域dr和外围区域pr。基底10可以是半导体基底(例如，硅基底、锗基底或硅锗基底)。如这里使用的，术语“或”不是排他性术语，例如，“a或b”将包括a、b、或者a和b。
37.如图3和图4b中所示，有源部分act可以在基底10的存储器单元区域mr上。有源部分act可以在第一方向d1和第二方向d2上彼此间隔开。第一方向d1和第二方向d2可以平行于基底10的顶表面，并且可以彼此不平行(例如，正交)。有源部分act可以是在平行于基底10的顶表面的方向上(例如，纵向地)延伸并且可以相对于第一方向d1和第二方向d2倾斜的条形图案。有源部分act中的一个的端部部分可以靠近在第二方向d2上与其相邻的另一有源部分act的中心。有源部分act中的每个可以是基底10的在垂直于基底10的顶表面的第三方向d3上延伸(例如，突出)的竖直突出部分。
38.器件隔离图案120可以在基底10的存储器单元区域mr上，分隔图案130可以在基底10的中间区域dr上。当在平面图中观看时，分隔图案130可以具有比器件隔离图案120中的每个的面积大的面积。
39.存储器单元区域mr上的器件隔离图案120可以在基底10中以限定有源部分act。器件隔离图案120和分隔图案130可以由例如氧化硅、氮化硅或氮氧化硅形成或者包括例如氧化硅、氮化硅或氮氧化硅。
40.字线wl可以在存储器单元区域mr上以与有源部分act和器件隔离图案120交叉。字线wl可以在凹槽中，所述凹槽可以在有源部分act和器件隔离图案120中。字线wl可以在第二方向d2上(例如，纵向地)延伸，并且可以在第一方向d1上彼此间隔开。字线wl可以掩埋在基底10中。字线wl中的至少一条可以包括在中间区域dr上以与分隔图案130交叉的部分。
41.杂质区域可以在有源部分act中。杂质区域可以包括第一杂质区域110a和第二杂质区域110b。第二杂质区域110b可以在有源部分act中的每个的相对边缘区域中或在有源部分act中的每个的相对边缘区域处，第一杂质区域110a中的每个可以在每个有源部分act中的第二杂质区域110b之间。第一杂质区域110a和第二杂质区域110b可以包含相同导电类型(例如，n型)的杂质。
42.缓冲图案305可以在基底10的存储器单元区域mr和中间区域dr上。缓冲图案305可以覆盖有源部分act、器件隔离图案120、分隔图案130和字线wl。缓冲图案305可以由例如氧化硅、氮化硅或氮氧化硅形成或者包括例如氧化硅、氮化硅或氮氧化硅。
43.位线bl可以在存储器单元区域mr上。位线bl可以在第一方向d1上从存储器单元区域mr(例如，纵向地)延伸到外围区域pr和中间区域dr之间的边界部分。位线bl可以在第二方向d2上彼此间隔开。位线bl中的每条可以包括在基底10上顺序地堆叠的位线多晶硅图案330、第一欧姆图案331以及含金属图案332。在实施方式中，位线多晶硅图案330可以由例如掺杂或未掺杂的多晶硅形成或者包括例如掺杂或未掺杂的多晶硅。第一欧姆图案331可以由例如金属硅化物材料形成或者包括例如金属硅化物材料。含金属图案332可以由金属材料(例如，钨、钛或钽)形成或者包括金属材料(例如，钨、钛或钽)。
44.位线bl可以不在中间区域dr的与坝结构ld竖直叠置的部分上。虚设图案dp可以在中间区域dr的所述部分上。虚设图案dp可以包括在基底10上顺序地堆叠的虚设多晶硅图案430、第一虚设欧姆图案431以及虚设含金属图案432。虚设多晶硅图案430、第一虚设欧姆图案431以及虚设含金属图案432可以分别由与位线多晶硅图案330、第一欧姆图案331以及含金属图案332的材料基本上相同的材料形成，或者包括与位线多晶硅图案330、第一欧姆图案331以及含金属图案332的材料基本上相同的材料。
45.如图4b中所示，位线接触件dc可以在存储器单元区域mr上并且分别在位线bl与第一杂质区域110a之间。位线接触件dc可以不在中间区域dr上。位线bl可以通过位线接触件dc电连接到第一杂质区域110a。位线接触件dc可以由例如掺杂或未掺杂的多晶硅形成或者包括例如掺杂或未掺杂的多晶硅。第一杂质区域110a和与其相邻的器件隔离图案120可以形成凹部r1，并且位线接触件dc中的每个可以在凹部r1中。下间隙填充绝缘图案314可以填充凹部r1的剩余部分。
46.位线覆盖图案337可以在位线bl中的每条上。位线覆盖图案337可以由例如绝缘材料形成或者包括例如绝缘材料。在实施方式中，位线覆盖图案337可以由氮化物(例如，氮化硅)或氮氧化物(例如，氮氧化硅)形成或者包括氮化物(例如，氮化硅)或氮氧化物(例如，氮氧化硅)。虚设覆盖图案437可以在虚设图案dp中的每个上。虚设覆盖图案437可以由与位线覆盖图案337的材料基本上相同的材料形成或者包括与位线覆盖图案337的材料基本上相同的材料。
47.位线接触件dc中的每个的上侧表面、位线bl中的每条的侧表面和位线覆盖图案337的侧表面可以被间隔件bs覆盖。间隔件bs可以在第一方向d1上(例如，纵向地)延伸。间隔件bs可以包括彼此间隔开的第一子间隔件321和第二子间隔件325。在实施方式中，第一子间隔件321和第二子间隔件325可以通过它们之间的气隙gp而彼此间隔开。第一子间隔件321可以与位线bl中的每条的侧表面接触(例如，直接接触)，并且可以延伸到位线覆盖图案337的侧表面。第二子间隔件325的侧表面可以平行于第一子间隔件321的侧表面。第一子间隔件321和第二子间隔件325可以由例如氮化硅、氧化硅或氧氮化硅形成或者包括例如氮化硅、氧化硅或氧氮化硅，并且可以具有单层结构或多层结构。第一子间隔件321和第二子间隔件325可以由相同的材料形成或者包括相同的材料。在实施方式中，虚设图案dp的侧表面和虚设覆盖图案437的侧表面也可以被间隔件bs覆盖。
48.存储节点接触件bc和虚设存储节点接触件bcx可以在位线bl中的相邻的位线之间。间隔件bs可以在存储节点接触件bc(或虚设存储节点接触件bcx)和与其相邻的位线bl之间。存储节点接触件bc和虚设存储节点接触件bcx可以在第一方向d1和第二方向d2上彼此间隔开。
49.在存储器单元区域mr上，存储节点接触件bc中的每个可以电连接到第二杂质区域110b中的对应一个第二杂质区域。在实施方式中，存储节点接触件bc中的每个可以与第二杂质区域110b中的对应一个第二杂质区域接触。
50.在中间区域dr上，虚设存储节点接触件bcx中的每个可以与分隔图案130接触。虚设存储节点接触件bcx中的每个可以与基底10间隔开，且分隔图案130置于每个虚设存储节点接触件bcx与基底10之间。
51.存储节点接触件bc和虚设存储节点接触件bcx可以由例如掺杂或未掺杂的多晶硅
形成或者包括例如掺杂或未掺杂的多晶硅。第二欧姆图案309可以分别在存储节点接触件bc和虚设存储节点接触件bcx上。第二欧姆图案309可以由例如金属硅化物材料形成或者包括例如金属硅化物材料。
52.接合垫lp可以分别在存储节点接触件bc上。虚设接合垫dlp可以分别在存储节点接触件bcx上。在实施方式中，扩散防止图案可以在接合垫lp和虚设接合垫dlp中的每个的底表面上。
53.绝缘图案ls可以填充接合垫lp之间的空间以及虚设接合垫dlp之间的空间。在实施方式中，绝缘图案ls可以限定接合垫lp和虚设接合垫dlp。绝缘图案ls可以是将接合垫lp中的相邻接合垫以及虚设接合垫dlp中的相邻虚设接合垫彼此分离的节点分离元件。在实施方式中，绝缘图案ls可以是存储器单元区域mr的边缘部分以填充接合垫lp与坝结构ld之间的空间以及虚设接合垫dlp与坝结构ld之间的空间。
54.数据存储图案ds可以在接合垫lp上。数据存储图案ds可以是电容器的底部电极、相变图案、可变电阻图案或磁性隧道结图案，或者可以包括电容器的底部电极、相变图案、可变电阻图案或磁性隧道结图案。
55.图5a、图6a、图7a、图8a、图9a、图10a和图11a是根据实施例的制造半导体存储器装置的方法中的阶段的沿着图3的线a-a'截取的剖视图。图5b、图6b、图7b、图8b、图9b、图10b和图11b是根据实施例的制造半导体存储器装置的方法中的阶段的沿着图3的线b-b'截取的剖视图。
56.参照图5a和图5b，可以在基底10中形成器件隔离图案120以限定有源部分act。可以同时(例如，使用同一工艺)形成分隔图案130和器件隔离图案120。在实施方式中，可以在基底10中形成第一沟槽和第二沟槽。可以形成器件隔离图案120以分别填充第一沟槽。可以形成分隔图案130以填充第二沟槽。可以蚀刻基底10和器件隔离图案120以形成凹槽，然后，可以在凹槽中形成栅极介电层107、字线wl和字线覆盖图案31(例如，见图4c)。可以通过使用字线覆盖图案31、器件隔离图案120和分隔图案130作为注入掩模(例如，见图4c)将掺杂剂注入到有源部分act中来形成第一杂质区域110a和第二杂质区域110b。
57.此后，可以在基底10上形成缓冲图案305。可以通过在基底10上形成缓冲层并将缓冲层图案化来形成缓冲图案305。可以通过使用缓冲图案305作为蚀刻掩模蚀刻器件隔离图案120、基底10和字线覆盖图案31来形成凹部r1。可以形成凹部r1以暴露第一杂质区域110a。可以在基底10上形成多晶硅层330a、第一欧姆层331a、含金属层332a和覆盖层337a。第一欧姆层331a可以由金属硅化物材料(例如，硅化钴)形成或者包括金属硅化物材料(例如，硅化钴)。
58.参照图6a和图6b，可以在图5a和图5b的覆盖层337a上形成用于限定位线bl的平面形状的掩模图案。可以通过使用掩模图案作为蚀刻掩模执行蚀刻工艺来形成位线bl、位线接触件dc、位线覆盖图案337、虚设图案dp以及虚设覆盖图案437。
59.可以执行蚀刻工艺以部分地暴露缓冲图案305的顶表面以及凹部r1的内表面和底表面。可以在基底10上形成第一间隔件层。可以形成绝缘层以填充凹部r1，然后可以各向异性地蚀刻绝缘层以在凹部r1中留下下间隙填充绝缘图案314。在各向异性蚀刻工艺期间，可以蚀刻第一间隔件层以形成第一子间隔件321。
60.可以在基底10上共形地形成牺牲间隔件层，随后，可以在牺牲间隔件层上执行各
向异性蚀刻工艺以形成覆盖第一子间隔件321的侧表面的牺牲间隔件sp。牺牲间隔件sp可以由相对于第一子间隔件321具有蚀刻选择性的材料形成，或者包括相对于第一子间隔件321具有蚀刻选择性的材料。第二子间隔件325可以形成为覆盖牺牲间隔件sp的侧表面。在实施方式中，在形成第二子间隔件325之后，可以暴露缓冲图案305的顶表面。
61.参照图7a和图7b，可以在基底10上形成多晶硅层以填充位线bl之间的空间，然后可以蚀刻多晶硅层以形成初始存储节点接触件和初始虚设存储节点接触件，并暴露第一子间隔件321的上部分、牺牲间隔件sp的上部分和第二子间隔件325的上部分。当牺牲间隔件sp的上部分和第二子间隔件325的上部分被蚀刻时，也可以部分地蚀刻第一子间隔件321的上部分，并且在这种情况下，可以减小第一子间隔件321的宽度。此后，可以在基底10上共形地形成第三间隔件层，并且可以各向异性地蚀刻第三间隔件层以形成覆盖第一子间隔件321的暴露的上部分的侧表面的第三子间隔件327。第三子间隔件327可以覆盖牺牲间隔件sp的暴露的上部分。可以蚀刻初始存储节点接触件和初始虚设存储节点接触件以形成存储节点接触件bc和虚设存储节点接触件bcx，这里，第二子间隔件325的上部分可以暴露于外部。可以在存储节点接触件bc和虚设存储节点接触件bcx中的每个上形成第二欧姆图案309。
62.参照图8a和图8b，可以在基底10上形成保护层328。在实施方式中，保护层328可以包括氮化硅层(si3n4)。可以通过沉积工艺形成保护层328。可以形成保护层328以覆盖第一子间隔件321、牺牲间隔件sp、第二子间隔件325、第三子间隔件327、位线覆盖图案337、虚设覆盖图案437、存储节点接触件bc以及虚设存储节点接触件bcx。
63.可以在保护层328上形成绝缘层329。可以沉积绝缘层329以覆盖基底10的整个区域，并且绝缘层329可以具有比位线覆盖图案337和虚设覆盖图案437的高度大的厚度(在第三方向d3上)。绝缘层329可以由相对于保护层328具有蚀刻选择性的材料形成或者包括相对于保护层328具有蚀刻选择性的材料。在实施方式中，绝缘层329可以由氧化硅(sio2)形成或者包括氧化硅(sio2)。此后，可以遍及基底10在绝缘层329上执行平坦化工艺。作为平坦化工艺的结果，可以能够减小存储器单元区域mr、中间区域dr以及外围区域pr之间的高度差，该高度差可能由存储器单元区域mr、中间区域dr和外围区域pr之间的图案密度的差异另外引起。可以执行绝缘层329上的平坦化工艺，直到保护层328被暴露。当平坦化工艺完成时，绝缘层329的部分可以留在或保留在位线bl之间以及位线bl与虚设图案dp之间。
64.参照图9a和图9b，可以通过选择性蚀刻工艺去除绝缘层329的剩余部分。在实施方式中，选择性蚀刻工艺可以是湿法蚀刻工艺。作为去除绝缘层329的结果，保护层328可以被完全暴露。保护层328可以帮助防止在湿法蚀刻工艺中使用的蚀刻剂被供应到位线bl中。
65.参照图10a和图10b，可以去除保护层328。作为去除保护层328的结果，第二欧姆图案309、位线覆盖图案337、虚设覆盖图案437、第一子间隔件321、牺牲间隔件sp、第二子间隔件325和第三子间隔件327可以暴露于例如外部。可以在基底10上共形地形成扩散防止层。此后，可以在基底10上形成金属层352。可以形成金属层352以填充位线覆盖图案337之间的空间以及位线覆盖图案337与虚设覆盖图案437之间的空间。在实施方式中，金属层352可以是钨层。
66.参照图11a和图11b，可以通过将金属层352图案化来形成接合垫lp、虚设接合垫dlp、坝结构ld、第一金属线图案mp1以及第二金属线图案mp2。图案化工艺可以包括各向异
性蚀刻工艺。
67.可以通过使用各向同性蚀刻工艺蚀刻通过金属层352的图案化而被暴露的扩散防止层来形成彼此分离的扩散防止图案。这里，第三子间隔件327、位线覆盖图案337和虚设覆盖图案437可以部分地暴露于外部。可以通过例如使用各向异性蚀刻工艺部分地蚀刻位线覆盖图案337、虚设覆盖图案437和第三子间隔件327来暴露牺牲间隔件sp。可以去除牺牲间隔件sp以在第一子间隔件321与第二子间隔件325之间形成气隙gp，并且作为结果，可以形成包括气隙gp的间隔件bs。
68.返回参照图4a和图4b，可以形成绝缘图案ls。在实施方式中，可以形成绝缘层以覆盖基底10，并且可以在绝缘层上执行回蚀工艺或cmp工艺以暴露接合垫lp、虚设接合垫dlp、坝结构ld、第一金属线图案mp1以及第二金属线图案mp2中的每个的顶表面。此后，可以形成数据存储图案ds以与接合垫lp中的每个接触。
69.图12是根据实施例的半导体存储器装置的平面图。图13是图12的半导体存储器装置的一部分的放大平面图。图14是沿着图13的线a-a'截取的剖视图。为了简明描述，先前参照图2、图3和图4a至图4c描述的元件可以由相同的附图标记标识，而不重复其重叠的描述。
70.参照图12和图13，当在平面图中观看时，虚设接合垫dlp可以具有圆形形状。虚设接合垫dlp的直径可以大于接合垫lp的直径。虚设接合垫dlp可以距第一金属线图案mp1比其距坝结构ld近。在实施方式中，当在平面图中观看时，最靠近或接近第二金属线图案mp2的虚设接合垫dlp中的一个可以在第一金属线图案mp1与坝结构ld之间(例如，在第一方向d1上)。在实施方式中，虚设接合垫dlp可以不在坝结构ld与第一金属线图案mp1之间。在实施方式中，最靠近第二金属线图案mp2的虚设接合垫dlp可以距第二金属线图案mp2比其距坝结构ld远。另外，坝结构ld可以距第二金属线图案mp2比距虚设接合垫dlp近。
71.参照图13和图14，当在平面图中观看时，在第二方向d2上彼此相邻的虚设接合垫dlp可以彼此间隔开，且位线bl中的至少一条置于相邻的虚设接合垫dlp之间。当在平面图中观看时，绝缘图案ls可以在虚设接合垫dlp之间的位线bl上。
72.虚设接合垫dlp中的每个可以在沿第二方向d2彼此相邻的一对虚设存储节点接触件bcx上。在实施方式中，虚设接合垫dlp中的每个可以与在第二方向d2上彼此相邻的一对虚设存储节点接触件bcx竖直叠置，并且连接到在第二方向d2上彼此相邻的一对虚设存储节点接触件bcx。当在平行于第二方向d2的剖视图中观看时，绝缘图案ls可以在虚设接合垫dlp与第二金属线图案mp2之间。虚设接合垫dlp中的相邻虚设接合垫可以通过绝缘图案ls彼此分离。绝缘图案ls可以在虚设覆盖图案437上。
73.图15是根据比较示例的半导体存储器装置的平面图。图16是图15的半导体存储器装置的一部分的放大平面图。图17是沿着图16的线a-a'截取的剖视图。为了简明描述，先前参照图2、图3和图4a至图4c描述的元件可以由相同的附图标记标识，而不重复其重叠的描述。
74.参照图15和图16，当在平面图中观看时，坝结构ld可以包围或围绕存储器单元区域mr的所有拐角部分(例如，可以具有闭环形状)。与上述实施例中的不同，坝结构ld可以与位线bl竖直叠置。参照图16和图17，坝结构ld可以覆盖位线bl和虚设存储节点接触件bcx。在第二方向d2上顺序布置的位线bl可以与坝结构ld的在第二方向d2上延伸的部分竖直叠置。
75.在去除绝缘层329的左侧部分的工艺中(例如，见图9a和图9b)，保护层328可能不足以覆盖位线bl或者会被过蚀刻。在这种情况下，保护层328和间隔件321、sp、325和327会被蚀刻剂蚀刻，作为结果，位线bl会暴露于外部。在坝结构ld形成在这种结构上的情况下，位线bl的暴露部分可以与形成在其上的金属材料(例如，钨)接触，例如，会发生故障st(例如，短路)。坝结构ld会与多条位线bl交叉，且可能在位线bl中的一条位线处发生的故障会影响其他位线bl，并且这会导致半导体存储器装置的可靠性的劣化。
76.相比之下，根据实施例，能够实现高度可靠的半导体存储器装置。此外，类似于坝结构ld，虚设接合垫dlp可以帮助减小可能由存储器单元区域mr与外围区域pr之间的图案密度的差异另外引起的工艺难度，并且可以帮助改善半导体存储器装置的结构和操作的可靠性。
77.通过总结和回顾，半导体装置的集成密度的增大会导致在制造半导体装置的工艺中的难度或故障率的增大。随着半导体装置的集成密度增大，半导体装置的生产良率和操作特性会降低。因此，可以改善半导体存储器装置的生产良率和操作可靠性。
78.根据实施例，坝结构可以在存储器单元区域与外围区域之间的中间区域上。坝结构可以在平行于位线的延伸方向的第一方向上延伸，并且可以不在垂直于第一方向的第二方向上延伸。因此，坝结构可以在第二方向上与位线不竖直叠置。彼此间隔开的虚设接合垫可以在中间区域上，并且可以在第二方向上布置或在第二方向上间隔开以与位线竖直叠置。即使位线中的一条被蚀刻工艺损坏，连接到所述一条位线的虚设接合垫也可以与其他接合垫分离，因此，其他位线不会被损坏的所述一条位线影响。在实施方式中，即使在位线中的一条与虚设接合垫之间发生短路，因为虚设接合垫彼此间隔开，因此其他位线也不会被短路影响。这可以使得能够改善半导体存储器装置的可靠性。
79.一个或更多个实施例可以提供包括接合垫和坝结构的半导体存储器装置。
80.一个或更多个实施例可以提供高度可靠的半导体存储器装置。
81.这里已经公开了示例实施例，并且尽管采用了特定术语，但是所述特定术语被使用并且将仅以一般性和描述性意义解释，而不是为了限制的目的。在一些情况下，如对于本领域普通技术人员而言将明显的是，自提交申请时起，除非另有具体说明，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

技术特征：
1.一种半导体存储器装置，所述半导体存储器装置包括：基底，包括存储器单元区域、包围存储器单元区域的外围区域以及位于存储器单元区域与外围区域之间的中间区域；器件隔离图案，位于存储器单元区域上并且限定存储器单元区域中的有源部分；分隔图案，位于中间区域上；多条位线，位于存储器单元区域和中间区域上并且在第一方向上延伸，位线延伸到中间区域与外围区域之间的边界部分；存储节点接触件，位于存储器单元区域上并且填充位线中的一些位线之间的空间的下部分；接合垫，分别位于存储节点接触件上；虚设存储节点接触件，位于中间区域上并且填充位线中的其他位线之间的空间的下部分；虚设接合垫，分别位于虚设存储节点接触件上；以及至少一个坝结构，位于中间区域上并且沿第一方向延伸，当在平面图中观看时，所述至少一个坝结构具有条形状，其中，虚设接合垫在垂直于第一方向的第二方向上与所述至少一个坝结构的边缘部分间隔开，并且虚设存储节点接触件与分隔图案接触。2.根据权利要求1所述的半导体存储器装置，其中，所述至少一个坝结构包括在第二方向上彼此间隔开的一对坝结构，且存储单元区域置于所述一对坝结构之间。3.根据权利要求1所述的半导体存储器装置，其中，所述至少一个坝结构的顶表面与虚设接合垫的顶表面位于同一水平处，并且与接合垫的顶表面位于同一水平处。4.根据权利要求1所述的半导体存储器装置，其中，当在平面图中观看时，虚设接合垫中的每个和接合垫中的每个具有圆形形状，虚设接合垫均具有第一直径，并且接合垫均具有基本上等于第一直径的第二直径。5.根据权利要求1所述的半导体存储器装置，其中：当在平面图中观看时，虚设接合垫中的每个和接合垫中的每个具有圆形形状，虚设接合垫均具有第一直径，并且接合垫均具有小于第一直径的第二直径。6.根据权利要求1所述的半导体存储器装置，其中，所述至少一个坝结构与分隔图案竖直叠置。7.根据权利要求1所述的半导体存储器装置，其中，当在平面图中观看时，所述至少一个坝结构与位线间隔开。8.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括位于外围区域上的金属线图案，其中，金属线图案电连接到位线。9.根据权利要求8所述的半导体存储器装置，其中，虚设接合垫中的至少一个虚设接合
垫距金属线图案比距所述至少一个坝结构的边缘部分近。10.一种半导体存储器装置，所述半导体存储器装置包括：基底，包括存储器单元区域、包围存储器单元区域的外围区域以及位于存储器单元区域与外围区域之间的中间区域；器件隔离图案，位于基底上并且限定存储器单元区域中的有源部分；多条位线，位于存储器单元区域和中间区域上并且在第一方向上延伸，位线延伸到中间区域与外围区域之间的边界部分；存储节点接触件，位于存储器单元区域上并且填充位线中的一些位线之间的空间的下部分；接合垫，分别位于存储节点接触件上；虚设存储节点接触件，位于中间区域上并且填充位线中的其他位线之间的空间的下部分；虚设接合垫，位于虚设存储节点接触件上；坝结构，位于中间区域上并且在垂直于第一方向的第二方向上与虚设接合垫间隔开；以及第一金属线图案，位于外围区域上、连接到位线并且在第一方向上延伸，其中，当在平面图中观看时，虚设接合垫距第一金属线图案比距坝结构近。11.根据权利要求10所述的半导体存储器装置，所述半导体存储器装置还包括：多条字线，位于存储器单元区域和中间区域上并且在第二方向上延伸，多条字线延伸到中间区域与外围区域之间的边界部分并且位于比位线低的水平处；以及第二金属线图案，位于外围区域上、连接到字线并且在第二方向上延伸，其中，当在平面图中观看时，坝结构距第二金属线图案比距虚设接合垫近。12.根据权利要求11所述的半导体存储器装置，其中，当在平面图中观看时，坝结构具有条形状，并且位于第二金属线图案与虚设接合垫之间。13.根据权利要求11所述的半导体存储器装置，其中，虚设接合垫中的最靠近第二金属线图案的一个虚设接合垫位于第一金属线图案与坝结构之间。14.根据权利要求11所述的半导体存储器装置，其中，坝结构不在虚设接合垫中的最靠近第二金属线图案的一个虚设接合垫与第二金属线图案之间。15.根据权利要求10所述的半导体存储器装置，其中，坝结构、虚设接合垫以及接合垫均包括钨。16.根据权利要求10所述的半导体存储器装置，其中，虚设接合垫中的一个虚设接合垫位于在第二方向上与其相邻的虚设存储节点接触件上，并且与虚设存储节点接触件竖直叠置。17.一种半导体存储器装置，所述半导体存储器装置包括：基底，包括存储器单元区域、包围存储器单元区域的外围区域以及位于存储器单元区域与外围区域之间的中间区域；器件隔离图案，位于基底上并且限定存储器单元区域中的有源部分；分隔图案，位于中间区域上；多条位线，位于存储器单元区域和中间区域上并且在第一方向上延伸，所述多条位线
延伸到中间区域与外围区域之间的边界部分；虚设存储节点接触件，位于中间区域上并且填充位线之间的空间的下部分；虚设接合垫，分别位于虚设存储节点接触件上；以及一对坝结构，位于中间区域上并且在第一方向上延伸，其中：当在平面图中观看时，所述一对坝结构中的每个具有条形状，虚设接合垫在垂直于第一方向的第二方向上与所述一对坝结构的边缘部分间隔开，当在平面图中观看时，所述一对坝结构彼此间隔开，且虚设接合垫、接合垫以及位线置于所述一对坝结构之间，并且虚设接合垫和所述一对坝结构与分隔图案竖直叠置。18.根据权利要求17所述的半导体存储器装置，其中，器件隔离图案和分隔图案均包括相同的绝缘材料。19.根据权利要求17所述的半导体存储器装置，所述半导体存储器装置还包括：金属线图案，位于外围区域上、连接到位线并且在第一方向上延伸，其中，当在平面图中观看时，虚设接合垫距金属线图案比距所述一对坝结构近。20.根据权利要求17所述的半导体存储器装置，其中：当在平面图中观看时，虚设接合垫中的每个和接合垫中的每个具有圆形形状，虚设接合垫均具有第一直径，并且接合垫均具有等于或小于第一直径的第二直径。

技术总结
提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括存储器单元、外围区域和中间区域；器件隔离图案；分隔图案；位线，在第一方向上延伸到中间区域与外围区域之间的边界；存储节点接触件，在存储器单元区域上并且填充位线之间的空间的下部分；接合垫，在存储节点接触件上；虚设存储节点接触件，在中间区域上并且填充位线之间的空间的下部分；虚设接合垫，在虚设存储节点接触件上；以及坝结构，在中间区域上、在所述第一方向上延伸并且具有条形状，其中，虚设接合垫在第二方向上与坝结构的边缘间隔开，并且虚设存储节点接触件与分隔图案接触。与分隔图案接触。与分隔图案接触。


技术研发人员：郑湖璇 金珉宇 宋正宇 李垣哲
受保护的技术使用者：三星电子株式会社
技术研发日：2022.10.25
技术公布日：2023/7/31