半导体存储器件及其制造方法与流程

半导体存储器件及其制造方法
1.相关申请的交叉引用
2.本技术要求于2022年1月21日提交的韩国专利申请第10-2022-0009485号的优先权，其全部内容通过引用并入本文。
技术领域
3.本公开的多种实施例总体涉及一种电子器件及其制造方法，更具体地，涉及一种包括可变电阻层的半导体存储器件及其制造方法。


背景技术：

4.电子器件可以包括用于存储数据的半导体存储器件。半导体存储器件可以包括能够存储两个或更多个逻辑状态的存储单元。随着对电子器件的小型化和高性能的需求的出现，已经开发了用于提高存储单元的集成度和存储单元在低功率状态下的操作速度的多种技术。
5.已经提出了诸如相变随机存取存储器(pram)器件、磁ram(mram)器件和电阻式ram(rram)器件之类的下一代存储器件，作为能够提高集成度和在低功率状态下的操作速度的半导体存储器件。


技术实现要素：

6.根据一个实施例，一种半导体存储器件可以包括：多个绝缘层，其在堆叠方向上彼此间隔开；狭缝绝缘层，其穿过所述多个绝缘层；多个第一可变电阻层，其在所述堆叠方向上与所述多个绝缘层交替地设置；多条导线，其插置在所述狭缝绝缘层与所述多个第一可变电阻层之间，并且在所述堆叠方向上与所述多个绝缘层交替地设置；导电柱，其穿过所述多个绝缘层和所述多个第一可变电阻层；以及第二可变电阻层，其围绕所述导电柱的侧壁。
7.根据一个实施例，一种制造半导体存储器件的方法可以包括：形成包括彼此交替地堆叠的多个绝缘层和多个第一可变电阻层的堆叠的结构；形成穿过所述堆叠的结构的孔；在所述孔的侧壁上形成第二可变电阻层；在所述孔的由所述第二可变电阻层暴露的区域中形成导电柱；形成穿过所述堆叠的结构的狭缝；通过刻蚀所述多个第一可变电阻层中的每一个的部分形成多个开口，所述部分临近所述狭缝；以及在所述多个开口中分别形成多条导线。
附图说明
8.图1a和图1b是示出根据本公开的一个实施例的半导体存储器件的示意图；
9.图2是示出根据本公开的一个实施例的半导体存储器件的示意性透视图；
10.图3是沿图2所示的线i-i’截取的半导体存储器件的截面图；以及
11.图4a、图4b、图4c、图4d、图4e和图4f是示出根据本公开的一个实施例的制造半导体存储器件的方法的截面图。
具体实施方式
12.本文中公开的具体结构或功能描述仅是说明性的，用于描述根据本公开的构思的实施例的目的。根据本公开的构思的实施例可以用多种形式实现，并且不应被解释为限制于本文阐述的具体实施例。
13.在下文中，诸如“第一”和“第二”之类的术语可以用于描述各种组件。然而，组件不应受这些术语限制。这些术语用于区分一个要素与另一要素，并且不暗示要素的数量或顺序。
14.本公开的各种实施例涉及能够提高其集成度和操作可靠性的半导体存储器件和制造该半导体存储器件的方法。
15.图1a和图1b是示出根据本公开的一个实施例的半导体存储器件的示意图。图1a是存储单元阵列的示意性电路图，图1b是存储单元阵列和与其相连的位线的示意性电路图。
16.参考图1a，半导体存储器件可以包括：多个存储单元o_mc和e_mc，其设置在导电柱cp与多条导线o_wl和e_wl的交点处。导电柱cp以及多条导线o_wl和e_wl可以用作用于访问多个存储单元o_mc和e_mc的访问线。用于多个存储单元o_mc和e_mc上的编程操作和读取操作的操作电压可以应用于导电柱cp以及多条导线o_wl和e_wl。根据应用于导电柱cp以及多条导线o_wl和e_wl的操作电压，可以在选中的存储单元上执行编程操作和读取操作。
17.根据一个实施例，导电柱cp可以是响应于列地址而被选中的垂直位线，多条导线o_wl和e_wl可以是响应于行地址而被选中的字线。在下文中，将描述本公开的以下实施例：导电柱cp是垂直位线并且多条导线o_wl和e_wl是多条字线。然而，本公开的实施例不限于此。根据另一实施例，导电柱cp可以是垂直字线并且多条导线o_wl和e_wl可以是多条位线。
18.多条导线o_wl和e_wl可以包括多条奇字线o_wl和多条偶字线e_wl。多个存储单元o_mc和e_mc可以包括：连接至多条奇字线o_wl和导电柱cp的多个奇存储单元o_mc以及连接至多条偶字线e_wl和导电柱cp的多个偶存储单元e_mc。
19.多个存储单元o_mc和e_mc中的每一个可以包括：能够形成存储器和选择器件两者的可变电阻材料。当多个存储单元o_mc和e_mc包括能够形成存储器和选择器件两者的可变电阻材料时，可以简化半导体存储器件的结构，可以减少制造成本，并且可以提高半导体存储器件的集成度。能够形成存储器和选择器件两者的可变电阻材料可以包括：硫族化物材料，其电阻可以无需相变地改变。硫族化物材料可以包括锗(ge)、锑(sb)、碲(te)、砷(as)、硒(se)、硅(si)、铟(in)、锡(sn)、硫(s)、镓(ga)或其组合。根据一个实施例，硫族化物材料可以是包括锗(ge)和硒(se)的二元化合物或多成分化合物。这样的锗(ge)和硒(se)的化合物的示例是gese、ge3se7、ge4se6和ge2se3。硫族化物材料还可以包括诸如锌(zn)或镁(mg)之类的过渡金属。
20.多个存储单元o_mc和e_mc中的每一个的硫族化物材料中的离子的分布可以根据应用于多个存储单元o_mc和e_mc中的每一个的编程脉冲的极性而变化。根据多个存储单元o_mc和e_mc中的每一个的硫族化物材料的这些特性，多个存储单元o_mc和e_mc中的每一个可以具有根据编程脉冲的极性而变化的阈值电压。例如，当选中的存储单元使用具有第一极性的第一编程脉冲编程时，选中的存储单元可以具有第一阈值电压。备选地，当选的中存储单元使用具有与第一极性相对的第二极性的第二编程脉冲编程时，选中的存储单元可以具有第二阈值电压，该第二阈值电压的电平不同于第一阈值电压的电平。第一编程脉冲的
绝对值和第二编程脉冲的绝对值可以彼此相同或不同。第一编程脉冲的宽度和第二编程脉冲的宽度可以彼此相同或不同。
21.具有第一阈值电压的第一编程状态和具有第二阈值电压的第二编程状态可以分别称为置位状态和复位状态。例如，第一阈值电压可以具有比第二阈值电压低的电平。置位状态可以指具有第一阈值电压的第一编程状态，第一阈值电压具有相对较低电平，复位状态可以指具有第二阈值电压的第二编程状态，第二阈值电压具有相对较高电平。当应用被设置为将存储单元编程至复位状态的编程脉冲时，硫族化物材料可以处于非晶状态。以及当应用被设置为将存储单元编程至置位状态的编程脉冲时，硫族化物材料可以处于非晶状态。换言之，硫族化物材料可以提供用于复位状态的非晶状态和用于置位状态的非晶状态。
22.可以执行用于读取存储在多个存储单元o_mc和e_mc中的数据的读取操作，以通过借助使用读取脉冲的极性来确定编程脉冲的极性而识别存储在多个存储单元o_mc和e_mc中的数据。根据一个实施例，可以在读取操作中使用具有第一极性的读取脉冲或具有第二极性的读取脉冲。当编程脉冲的极性与读取脉冲的极性相同时，可以检测第一电阻值。备选地，当编程脉冲的极性与读取脉冲的极性相反时，可以检测与第一电阻值不同的第二电阻值。因此，可以基于当应用读取脉冲时检测到的电阻值来确定编程脉冲的极性，以及可以使用所确定的编程脉冲的极性来识别存储在多个存储单元o_mc和e_mc中的数据。
23.可以通过选中的导电柱与选中的导线(例如，字线)之间的电位差来确定编程脉冲或读取脉冲的极性。例如，第一极性可以是正极性并且第二极性可以是负极性。例如，正极性可以定义为应用于选中的导电柱的电压大于应用于选中的导线的电压的情况下的极性。负极性可以定义为应用于选中的导电柱的电压小于应用于选中的导线的电压的情况下的极性。
24.参考图1b，存储单元阵列可以包括参考图1a描述的多个存储单元o_mc和e_mc。在下文中，为了简洁起见，将省略参考图1a已经在上面描述的组件的详细描述。
25.多个存储单元o_mc和e_mc可以连接至多个导电柱cp11、cp12、cp21和cp22以及多条导线o_wl1、e_wl1、o_wl2和e_wl2。
26.多条导线o_wl1、e_wl1、o_wl2和e_wl2可以包括多个第一奇字线o_wl1、多个第一偶字线e_wl1、多个第二奇字线o_wl2和多个第二偶字线e_wl2。多个第一奇字线o_wl1可以形成第一访问组10a，多个第一偶字线e_wl1可以形成第二访问组10b，多个第二奇字线o_wl2可以形成第三访问组10c，以及多个第二偶字线e_wl2可以形成第四访问组10d。
27.多个导电柱cp11、cp12、cp21和cp22可以包括：设置在第一访问组10a与第二访问组10b之间的多个第一导电柱cp11和cp12以及设置在第三访问组10c与第四访问组10d之间的多个第二导电柱cp21和cp22。
28.多个第一导电柱cp11和cp12以及多个第二导电柱cp21和cp22可以经由多个选择器件se连接至多条位线bl1和bl2。根据多个选择器件se的控制，应用于多条位线bl1和bl2的操作电压可以选择性地应用于多个第一导电柱cp11和cp12以及多个第二导电柱cp21和cp22。根据一个实施例，每个选择器件se可以是配置为根据栅极信号将对应的位线的操作电压传送至对应的导电柱的晶体管。
29.例如，多条位线bl1和bl2可以包括第一位线bl1和第二位线bl2。多个第一导电柱cp11和cp12可以分成经由选择器件se连接至第一位线bl1的第一组第一导电柱cp11以及经
由选择器件se连接至第二位线bl2的第二组第一导电柱cp12。类似地，多个第二导电柱cp21和cp22也可以分成经由选择器件se连接至第一位线bl1的第一组第二导电柱cp21以及经由选择器件se连接至第二位线bl2的第二组第二导电柱cp22。
30.多个选择器件se可以连接至多条栅极线gl1和gl2，每条栅极线均传送栅极信号。多条栅极线gl1和gl2可以包括：第一栅极线gl1，其对连接至多个第一导电柱cp11和cp12的选择器件se进行共同控制；以及第二栅极线gl2，其对连接至多个第二导电柱cp21和cp22的选择器件se进行共同控制。
31.根据上述结构，根据应用于多条栅极线gl1和gl2以及多条位线bl1和bl2的信号，可以单独控制应用于多个导电柱cp11、cp12、cp21和cp22的信号。
32.图1a和图1b所示的实施例的多个存储单元o_mc和e_mc可以在三个维度上布置。在下文中，参考图2和图3描述三维存储单元阵列的结构。
33.图2是示出根据本公开的一个实施例的半导体存储器件的示意性透视图。图3是沿图2所示的线i-i’截取的半导体存储器件的截面图。
34.参考图2和图3，半导体存储器件可以包括三维布置的多个存储单元o_mc1、e_mc1、o_mc2和e_mc2。多个存储单元o_mc1、e_mc1、o_mc2和e_mc2可以通过多个绝缘层101和狭缝绝缘层151彼此绝缘。可以在狭缝121中形成狭缝绝缘层151。多个绝缘层101和狭缝绝缘层151可以包括诸如氧化物或氮化物之类的多种绝缘材料。
35.多个绝缘层101可以被狭缝121穿透。多个绝缘层101可以划分成彼此相邻的第一模结构101a和第二模结构101b，狭缝121插置在其间。第一模结构101a和第二模结构101b可以通过狭缝121在第一方向d1上彼此间隔开。第一模结构101a和第二模结构101b中的每一个可以在第二方向d2上延伸。第一模结构101a和第二模结构101b中的每一个的多个绝缘层101可以堆叠，以在第三方向d3上彼此间隔开。第三方向d3可以视为堆叠方向。第一方向d1、第二方向d2和第三方向d3可以定义为彼此相交的方向。根据一个实施例，第一方向d1、第二方向d2和第三方向d3可以定义为分别对应于xyz坐标系的x轴、y轴和z轴。
36.在第三方向d3上，多个绝缘层101可以与多个第一可变电阻层103交替地设置。多个第一可变电阻层103可以包括：与第一模结构101a相对应的第一组第一可变电阻层103a以及与第二模结构101b相对应的第二组第一可变电阻层103b。
37.用于访问多个存储单元o_mc1、e_mc1、o_mc2和e_mc2的多个导电柱115a和115b可以穿过多个绝缘层101和多个第一可变电阻层103。多个导电柱115a和115b可以包括诸如金属之类的多种导电材料。例如，多个导电柱115a和115b可以包括钨(w)、氮化钨(wnx)、硅化钨(wsix)、钛(ti)、氮化钛(tinx)、氮化钛硅(tisin)、氮化钛铝(tialn)、钽(ta)、氮化钽(tan)、氮化钽硅(tasin)、氮化钽铝(taaln)、碳(c)、碳化硅(sic)、碳氮化硅(sicn)、铜(cu)、锌(zn)、镍(ni)、钴(co)、铅(pb)、铂(pt)或其组合。
38.多个导电柱115a和115b可以包括第一导电柱115a和第二导电柱115b。第一导电柱115a可以被第一模结构101a和第一组第一可变电阻层103a以及第二可变电阻层113a围绕，第二可变电阻层113a插置在第一导电柱115a与第一模结构101a之间以及第一导电柱115a与第一组第一可变电阻层103a之间。具体地，第一导电柱115a可以被第二可变电阻层113a围绕，第二可变电阻层113a的第一部分可以被第一模结构101a的绝缘层101围绕，第二可变电阻层113a的第二部分可以被第一组第一可变电阻层103a围绕，第二可变电阻层113a的第
一部分和第二部分在第一导电柱115a延伸的方向(例如，第三方向d3)上彼此相邻。第二导电柱115b可以被第二模结构101b和第二组第一可变电阻层103b以及第二可变电阻层113b围绕，第二可变电阻层113b插置在第二导电柱115b与第二模结构101b之间以及第二导电柱115b与第二组第一可变电阻层103b之间。
39.第二可变电阻层113a可以延伸以围绕第一导电柱115a的侧壁，第二可变电阻层113b可以延伸以围绕第二导电柱115b的侧壁。每个第一可变电阻层103可以具有面对对应的导电柱115a或115b的第一刻蚀表面s1。第二可变电阻层113a和113b中的每一个可以接触对应的第一可变电阻层103a或103b的第一刻蚀表面s1。第二可变电阻层113a和113b可以包括与第一可变电阻层103相同的元素，从而可以补偿在每个第一可变电阻层103的第一刻蚀表面s1处损失的元素。例如，在执行刻蚀工艺时，可能损失第一可变电阻层103的一种或多种元素(例如，ge或se)，导致在包括第一刻蚀表面s1的第一可变电阻层103的部分中的相对较小的量。因为第二可变电阻层113a或113b可以包括足量的这些元素并且在第一刻蚀表面s1处接触第一可变电阻层103a或103b，所以第二可变电阻层113a或113b中包括的元素可以在后续制造工艺中扩散进包括第一刻蚀表面s1的第一可变电阻层103a或103b的部分，由此恢复在第一可变电阻层103a或103b的该部分中的该元素的量。
40.用于访问多个存储单元o_mc1、e_mc1、o_mc2和e_mc2的多条导线141o1、141e1、141o2和141e2可以插置在狭缝绝缘层151与多个第一可变电阻层103之间。多条导线141o1、141e1、141o2和141e2可以包括诸如金属之类的多种导电材料。例如，多条导线141o1、141e1、141o2和141e2可以包括钨(w)、氮化钨(wnx)、硅化钨(wsix)、钛(ti)、氮化钛(tinx)、氮化钛硅(tisin)、氮化钛铝(tialn)、钽(ta)、氮化钽(tan)、氮化钽硅(tasin)、氮化钽铝(taaln)、碳(c)、碳化硅(sic)、碳氮化硅(sicn)、铜(cu)、锌(zn)、镍(ni)、钴(co)、铅(pb)、铂(pt)或其组合。
41.多条导线141o1、141e1、141o2和141e2可以包括多个第一奇导线141o1、多个第一偶导线141e1、多个第二奇导线141o2和多个第二偶导线141e2。多个第一奇导线141o1、多个第一偶导线141e1、多个第二奇导线141o2和多个第二偶导线141e2可以用作参考图1b如上所述的多个第一奇字线o_wl1、多个第一偶字线e_wl1、多个第二奇字线o_wl2和多个第二偶字线e_wl2。
42.多个第一奇导线141o1可以设置在第一组第一可变电阻层103a的一侧，并且可以在第三方向d3上与第一模结构101a的多个绝缘层101交替地设置。多个第一偶导线141e1可以设置在第一组第一可变电阻层103a的另一侧，并且可以在第三方向d3上与第一模结构101a的多个绝缘层101交替地设置。多个第二奇导线141o2可以设置在第二组第一可变电阻层103b的一侧，并且可以在第三方向d3上与第二模结构101b的多个绝缘层101交替地设置。多个第二偶导线141e2可以设置在第二组第一可变电阻层103b的另一侧，并且可以在第三方向d3上与第二模结构101b的多个绝缘层101交替地设置。
43.半导体存储器件还可以包括：多个第三可变电阻层131o1、131e1、131o2和131e2，其插置在多个第一可变电阻层103与多条导线141o1、141e1、141o2和141e2之间。例如，第三可变电阻层131o1、131e1、131o2和131e2中的每一个可以插置在多个第一可变电阻层103中对应的一个与多条导线141o1、141e1、141o2和141e2中对应的一个之间。每个第一可变电阻层103可以具有面对对应的导线141o1、141e1、141o2或141e2的第二刻蚀表面s2。多个第三
可变电阻层131o1、131e1、131o2和131e2中的每一个可以接触对应的第一可变电阻层103的第二刻蚀表面s2。多个第三可变电阻层131o1、131e1、131o2和131e2可以包括与第一可变电阻层103相同的元素，从而可以补偿在每个第一可变电阻层103的第二刻蚀表面s2损失的元素。例如，在执行刻蚀工艺时，可能损失第一可变电阻层103的一种或多种元素(例如，ge或se)，导致在包括第二刻蚀表面s2的第一可变电阻层103的部分中的较小的量。因为第三可变电阻层131o1、131e1、131o2或131e2可以包括足量的这些元素并且在第二刻蚀表面s2处接触第一可变电阻层103a或103b，所以第三可变电阻层131o1、131e1、131o2或131e2中包括的元素可以在后续制造工艺中扩散进包括第二刻蚀表面s2的第一可变电阻层103a或103b的部分，由此恢复在第一可变电阻层103a或103b的该部分中的元素的量。
44.多个第三可变电阻层131o1、131e1、131o2和131e2可以包括第一奇组的多个第三可变电阻层131o1、第一偶组的多个第三可变电阻层131e1、第二奇组的多个第三可变电阻层131o2、以及第二偶组的多个第三可变电阻层131e2。第一奇组的多个第三可变电阻层131o1可以在第三方向d3上与第一模结构101a的多个绝缘层101交替地设置，并且多个第三可变电阻层131o1中的每一个可以插置在与多个第三可变电阻层131o1中的每一个相对应的第一组第一可变电阻层103a和第一奇导线141o1之间。第一偶组的多个第三可变电阻层131e1可以在第三方向d3上与第一模结构101a的多个绝缘层101交替地设置，并且多个第三可变电阻层131e1中的每一个可以插置在与多个第三可变电阻层131e1中的每一个相对应的第一组第一可变电阻层103a和第一偶导线141e1之间。第二奇组的多个第三可变电阻层131o2可以在第三方向d3上与第二模结构101b的多个绝缘层101交替地设置，并且多个第三可变电阻层131o2中的每一个可以插置在与多个第三可变电阻层131o2中的每一个相对应的第二组第一可变电阻层103b和第二奇导线141o2之间。第二偶组的多个第三可变电阻层131e2可以在第三方向d3上与第二模结构101b的多个绝缘层101交替地设置，并且多个第三可变电阻层131e2中的每一个可以插置在与多个第三可变电阻层131e2中的每一个相对应的第二组第一可变电阻层103b和第二偶导线141e2之间。
45.如上面参考图1a所述，通过使用根据应用于多个第一可变电阻层103的编程脉冲的极性而变化的阈值电压，多个存储单元o_mc1、e_mc1、o_mc2和e_mc2可以实现置位状态或复位状态的编程状态。如上面参考图1a所述，可以执行对多个存储单元o_mc1、e_mc1、o_mc2和e_mc2之中的选中的存储单元的读取操作，以通过借助使用读取脉冲的极性来确定编程脉冲的极性而识别存储在选中的存储单元中的数据。
46.多个存储单元o_mc1、e_mc1、o_mc2和e_mc2可以包括多个第一奇存储单元o_mc1、多个第一偶存储单元e_mc1、多个第二奇存储单元o_mc2和多个第二偶存储单元e_mc2。
47.多个第一奇存储单元o_mc1和多个第一偶存储单元e_mc1可以由第一导电柱115a进行共同控制。多个第一奇存储单元o_mc1中的每一个可以包括第一组第一可变电阻层103a的一部分，其设置在与多个第一奇存储单元o_mc1中的每一个相对应的第一奇导线141o1与第一导电柱115a的交点处。多个第一奇存储单元o_mc1中的每一个还可以包括：第二可变电阻层113a的一部分，其设置在与多个第一奇存储单元o_mc1中的每一个相对应的第一奇导线141o1与第一导电柱115a的交点处；或与多个第一奇存储单元o_mc1中的每一个相对应的第一奇组第三可变电阻层131o1；或两者。多个第一偶存储单元e_mc1中的每一个可以包括：第一组第一可变电阻层103a的另一部分，其设置在与多个第一偶存储单元e_mc1
中的每一个相对应的第一偶导线141e1与第一导电柱115a的交点处。多个第一偶存储单元e_mc1中的每一个还可以包括：第二可变电阻层113a的另一部分，其设置在与多个第一偶存储单元e_mc1中的每一个相对应的第一偶导线141e1与第一导电柱115a的交点处；或与多个第一偶存储单元e_mc1中的每一个相对应的第一偶组的第三可变电阻层131e1；或两者。
48.多个第二奇存储单元o_mc2和多个第二偶存储单元e_mc2可以由第二导电柱115b进行共同控制。多个第二奇存储单元o_mc2中的每一个可以包括：第二组第一可变电阻层103b的一部分，其设置在与多个第二奇存储单元o_mc2中的每一个相对应的第二奇导线141o2与第二导电柱115b的交点处。多个第二奇存储单元o_mc2中的每一个还可以包括：第二可变电阻层113b的一部分，其设置在与多个第二奇存储单元o_mc2中的每一个相对应的第二奇导线141o2与第二导电柱115b的交点处；或与多个第二奇存储单元o_mc2中的每一个相对应的第二奇组的第三可变电阻层131o2；或两者。多个第二偶存储单元e_mc2中的每一个可以包括：第二组第一可变电阻层103b的另一部分，其设置在与多个第二偶存储单元e_mc2中的每一个相对应的第二偶导线141e2与第二导电柱115b的交点处。多个第二偶存储单元e_mc2中的每一个还可以包括：第二可变电阻层113b的另一部分，其设置在与多个第二偶存储单元e_mc2中的每一个相对应的第二偶导线141e2与第二导电柱115b的交点处；或与多个第二偶存储单元e_mc2中的每一个相对应的第二偶组的第三可变电阻层131e2；或两者。
49.形成多个存储单元o_mc1、e_mc1、o_mc2和e_mc2的第一组第一可变电阻层103a、第二组第一可变电阻层103b、第二可变电阻层113a和113b、以及第三可变电阻层131o1、131e1、131o2和131e2可以具有根据编程脉冲的极性而变化的阈值电压，并且可以包括如上面参考图1a所述的其电阻可以无需相变地改变的硫族化物材料。根据一个实施例，第一组第一可变电阻层103a、第二组第一可变电阻层103b、第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个均可以包括包括有锗(ge)和硒(se)的二元化合物或多成分化合物。第一组第一可变电阻层103a、第二组第一可变电阻层103b、第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个还可以包括诸如锌(zn)或镁(mg)的过渡金属。
50.在形成第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2之后，第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个的元素丰度可以根据在制造半导体存储器件的工艺期间所应用的温度而变化。
51.第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个均可以具有与其对应的第一可变电阻层实质上相同的成分，或者可以包括构成对应的第一可变电阻层的一种或多种元素。根据一个实施例，第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个均可以包括具有与对应的第一可变电阻层的硫族化物材料实质上相同的成分的硫族化物材料。例如，第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个的硫族化物材料中的每个元素(例如，锗(ge)和硒(se))的含量可以在对应的第一可变电阻层的硫族化物材料的相同元素的含量的95％至105％、97％至103％、99％至101％、99.5％至100.5％或99.7％至100.3％的范围中。根据另一实施例，第二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个均可以包括：其锗(ge)和硒(se)中的至少一种的含量高于对应的第一可变电阻层的硫族化物材料的该含量的硫族化物材料。换言之，第
二可变电阻层113a和113b以及第三可变电阻层131o1、131e1、131o2和131e2中的每一个均可以包括：其锗(ge)的含量高于对应的第一可变电阻层的硫族化物材料的锗(ge)的含量的硫族化物材料；或硒(se)的含量高于对应的第一可变电阻层的硫族化物材料的硒(se)的含量的硫族化物材料；或两者。
52.虽然在图2和图3中未示出，但是阻挡绝缘层可以设置在多个存储单元o_mc1、e_mc1、o_mc2和e_mc2中的每一个和与其对应的导电柱之间或多个存储单元o_mc1、e_mc1、o_mc2和e_mc2中的每一个和与其对应的导线之间。
53.图4a、图4b、图4c、图4d、图4e和图4f是示出根据本公开的一个实施例的制造半导体存储器件的方法的截面图。图4a至图4f示出根据一个实施例的制造图2和图3所示的半导体存储器件的方法。在下文中，为了简洁起见，可能省略了图2和图3已经示出的一些组件的详细描述。
54.参考图4a，可以形成多个绝缘层101和多个第一可变电阻层103在第三方向d3上交替地堆叠的堆叠的结构。可以在衬底(未示出)之上形成多个绝缘层101和多个第一可变电阻层103。因此，可以通过台阶覆盖相对较低的物理气相沉积(pvd)方法沉积多个绝缘层101和多个第一可变电阻层103。由pvd方法沉积的材料层的成分比率可以比化学气相沉积(cvd)方法和原子层沉积(ald)方法容易改变。因此，当通过pvd方法沉积多个第一可变电阻层103时，多个第一可变电阻层103的成分比率可以进行不同的控制。即，在一个实施例中，与诸如cvd方法和ald方法的其他沉积方法相比，pvd方法可以用于促进多个第一可变电阻层103中的成分比率的控制。如上面参考图2和图3所述，多个第一可变电阻层103可以包括包括有锗(ge)和硒(se)的二元化合物或多成分化合物。然而，本公开的实施例不限于通过pvd方法沉积多个第一可变电阻层103的实施例，并且多个第一可变电阻层103的沉积方法可以根据实施例而变化。
55.接着，可以通过刻蚀多个绝缘层101和多个第一可变电阻层103来形成穿过堆叠的结构的多个孔111a和111b。多个第一可变电阻层103可以包括：限定多个孔111a和111b中的每一个的侧壁的多个第一刻蚀表面s1。通过在用于形成多个孔111a和111b的刻蚀工艺期间刻蚀材料，构成多个第一可变电阻层103的元素在多个第一刻蚀表面s1可能会损失。根据一个实施例，在多个第一刻蚀表面s1中的每一个处，构成多个第一可变电阻层103中的每一个的锗(ge)或硒(se)或两者可能会损失。换言之，当刻蚀多个第一可变电阻层103时，一种或多种元素(例如，ge和/或se)可以损失，导致在包括多个第一刻蚀表面s1的多个第一可变电阻层103的部分中这些元素的相对较低含量。
56.参考图4b，可以分别在多个孔111a和111b的侧壁上形成多个第二可变电阻层113a和113b。可以通过诸如原子层沉积(ald)方法的台阶覆盖相对较高的沉积方法来形成多个第二可变电阻层113a和113b。多个第二可变电阻层113a和113b可以包括包括有锗(ge)和硒(se)的二元化合物或多成分化合物。多个第二可变电阻层113a和113b中的每一个可以包括：其锗(ge)和硒(se)中的至少一种的含量高于多个第一可变电阻层103中的每一个的硫族化物材料中的该含量的硫族化物材料。例如，多个第一可变电阻层103中的每一个可以包括gese，并且多个第二可变电阻层113a和113b中的每一个可以包括ge2se。
57.多个第二可变电阻层113a和113b可以接触多个第一可变电阻层103的多个第一刻蚀表面s1。因此，可以通过多个第二可变电阻层113a和113b补偿在多个第一刻蚀表面s1处
损失的元素。
58.接着，可以在多个孔111a和111b的、由多个第二可变电阻层113a和113b暴露的多个区域(例如，中心区域)中形成多个导电柱115a和115b。多个孔111a和111b可以包括在第一方向d1上彼此间隔开的第一孔111a和第二孔111b。多个导电柱115a和115b可以包括第一孔111a中的第一导电柱115a和第二孔111b中的第二导电柱115b。
59.参考图4c，可以形成穿过多个绝缘层101和多个第一可变电阻层103的堆叠的结构的一个或多个狭缝121。狭缝121可以在第二方向d2上延伸。多个绝缘层101可以由狭缝121分成第一模结构101a和第二模结构101b。
60.参考图4d，可以通过刻蚀多个第一可变电阻层103中的每一个的临近狭缝121的部分来形成多个开口123中的每一个。多个第一可变电阻层103的剩余部分可以分别包括面对狭缝121的多个第二刻蚀表面s2。多个第一可变电阻层103的剩余部分可以包括：围绕第一导电柱115a的第一组第一可变电阻层103a以及围绕第二导电柱115b的第二组第一可变电阻层103b。
61.可以在第一模结构101a的在第三方向d3上相邻的多个绝缘层101之间以及在第二模结构101b的在第三方向d3上相邻的多个绝缘层101之间形成多个开口123。多个开口123可以通过多个第一可变电阻层103在第一方向d1上彼此隔离。
62.通过在用于形成多个开口123的刻蚀工艺期间刻蚀材料，在多个第二刻蚀表面s2处，构成多个第一可变电阻层103的元素可能会损失。根据一个实施例，在多个第二刻蚀表面s2中的每一个处，构成多个第一可变电阻层103中的每一个的锗(ge)和硒(se)中的至少一种可能会损失。换言之，当刻蚀图4c中的多个第一可变电阻层103时，一种或多种元素(例如，ge和/或se)可能会损失，导致在包括多个第二刻蚀表面s2的多个第一可变电阻层103的部分中这些元素相对较低的含量。
63.参考图4e，可以在多个开口123中形成多个第三可变电阻层131o1、131e1、131o2和131e2。多个第三可变电阻层131o1、131e1、131o2和131e2可以包括包括有锗(ge)和硒(se)的二元化合物或多成分化合物。多个第三可变电阻层131o1、131e1、131o2和131e2中的每一个可以包括：其中锗(ge)和硒(se)中的至少一种的含量高于多个第一可变电阻层103中的每一个的硫族化物材料中的该含量的硫族化物材料。例如，多个第一可变电阻层103中的每一个可以包括gese，多个第三可变电阻层131o1、131e1、131o2和131e2中的每一个可以包括ge2se。
64.多个第三可变电阻层131o1、131e1、131o2和131e2可以接触多个第一可变电阻层103的多个第二刻蚀表面s2。因此，可以通过多个第三可变电阻层131o1、131e1、131o2和131e2补偿在多个第二刻蚀表面s2处损失的元素。
65.可以通过原子层沉积(ald)方法使用多个第一可变电阻层103用作种子层来形成多个第三可变电阻层131o1、131e1、131o2和131e2。因此，多个第三可变电阻层131o1、131e1、131o2和131e2可以选择性地沉积在多个第一可变电阻层103的多个第二刻蚀表面s2上。
66.多个第三可变电阻层131o1、131e1、131o2和131e2可以包括第一奇组的第三可变电阻层131o1、第一偶组的第三可变电阻层131e1、第二奇组的第三可变电阻层131o2、以及第二偶组的第三可变电阻层131e2。第一奇组的第三可变电阻层131o1和第一偶组的第三可
变电阻层131e1可以分别沉积在多个开口123之中的通过第一组第一可变电阻层103a隔离的开口中。第二奇组的第三可变电阻层131o2和第二偶组的第三可变电阻层131e2可以分别沉积在多个开口123之中的通过第二组第一可变电阻层103b隔离的开口中。多个开口123中的每一个的一部分可以不填充有多个第三可变电阻层131o1、131e1、131o2和131e2，并且可以作为在第三方向d3上彼此相邻的一对绝缘层101之间的空间而保留。
67.参考图4f，可以分别在图4e所示的多个开口123的作为空的空间保留的部分中形成多条导线141o1、141e1、141o2和141e2。在形成多条导线141o1、141e1、141o2和141e2之后，可以用如图3所示的狭缝绝缘层151填充狭缝121。接着，可以执行用于形成上导线(未示出)的工艺。在用于形成上导线的工艺期间，工艺温度可以根据用于上导线的物质的性质而变化。根据一个实施例，在用于形成上导线的工艺期间，工艺温度可以在能够保持以下状态的范围之中：多个第二可变电阻层113a和113b以及多个第三可变电阻层131o1、131e1、131o2和131e2中的每一个的锗(ge)和硒(se)中的至少一种的元素丰度高于多个第一可变电阻层103中的每一个的元素丰度。具体地，在用于形成上导线的工艺期间，当工艺温度可以处于相对较低的范围中时，多个第二可变电阻层113a和113b以及多个第三可变电阻层131o1、131e1、131o2和131e2中的锗(ge)或硒(se)或两者可以不充分扩散到多个第一可变电阻层103。因此，在执行该工艺之后，多个第二可变电阻层113a和113b以及多个第三可变电阻层131o1、131e1、131o2和131e2中的锗(ge)的含量或硒(se)的含量或两者的含量仍然可以高于多个第一可变电阻层103的该含量。根据另一实施例，在用于形成上导线的工艺期间，工艺温度可以在以下范围之中：能够使多个第二可变电阻层113a和113b以及多个第三可变电阻层131o1、131e1、131o2和131e2的锗(ge)和硒(se)的元素丰度与多个第一可变电阻层103中的该元素丰度均匀化。具体地，在用于形成上导线的工艺期间，当工艺温度可能处于相对较高的范围中时，多个第二可变电阻层113a和113b以及多个第三可变电阻层131o1、131e1、131o2和131e2中的锗(ge)或硒(se)或两者可以充分扩散到多个第一可变电阻层103中。因此，在执行该工艺之后，多个第二可变电阻层113a和113b以及多个第三可变电阻层131o1、131e1、131o2和131e2中的锗(ge)的含量或硒(se)的含量或两者的含量与多个第一可变电阻层103中的该含量可以实质上相同。
68.根据本公开的实施例，可以通过在与多个绝缘层交替堆叠的多条导线中的每一条和穿过多个绝缘层的导电柱的交点处设置可变电阻层来提供三维布置的存储单元，由此提高半导体存储器件的集成度。
69.根据本公开的实施例，可以补偿由刻蚀存储单元的可变电阻层导致的损害，从而提高半导体存储器件的操作可靠性。

技术特征：
1.一种半导体存储器件，包括:多个绝缘层，其在堆叠方向上彼此间隔开；狭缝绝缘层，其穿过所述多个绝缘层；多个第一可变电阻层，其在所述堆叠方向上与所述多个绝缘层交替地设置；多条导线，其插置在所述狭缝绝缘层与所述多个第一可变电阻层之间，并且在所述堆叠方向上与所述多个绝缘层交替地设置；导电柱，其穿过所述多个绝缘层和所述多个第一可变电阻层；以及第二可变电阻层，其围绕所述导电柱的侧壁，其中，所述多个第一可变电阻层和所述第二可变电阻层包括：阈值电压根据编程脉冲的极性而变化的材料。2.根据权利要求1所述的半导体存储器件，其中，所述多个第一可变电阻层中的每一个包括面对所述导电柱的第一刻蚀表面。3.根据权利要求1所述的半导体存储器件，其中，所述多个第一可变电阻层包括：硫族化物材料，所述硫族化物材料具有与所述第二可变电阻层的硫族化物材料实质相同的成分。4.根据权利要求1所述的半导体存储器件，其中，所述第二可变电阻层包括：构成所述多个第一可变电阻层中的每一个第一可变电阻层的一种或多种元素。5.根据权利要求1所述的半导体存储器件，其中，所述多个第一可变电阻层中的每一个和所述第二可变电阻层包括锗ge和硒se。6.根据权利要求5所述的半导体存储器件，其中，所述第二可变电阻层包括的材料的锗ge和硒se中至少一种的含量高于所述多个第一可变电阻层中的每一个第一可变电阻层中的材料的锗ge和硒se中至少一种的含量。7.根据权利要求1所述的半导体存储器件，还包括：多个第三可变电阻层，所述多个第三可变电阻层在所述堆叠方向上与所述多个绝缘层交替地设置，并且插置在所述多个第一可变电阻层与所述多条导线之间。8.根据权利要求7所述的半导体存储器件，其中，所述多个第一可变电阻层中的每一个包括：面对所述多条导线之中的对应的导线的第二刻蚀表面。9.根据权利要求7所述的半导体存储器件，其中，所述多个第三可变电阻层包括：其阈值电压根据所述编程脉冲的极性而变化的材料。10.根据权利要求7所述的半导体存储器件，其中，所述多个第一可变电阻层包括：硫族化物材料，所述硫族化物材料具有与所述多个第三可变电阻层的硫族化物材料实质相同的成分。11.根据权利要求7所述的半导体存储器件，其中，所述多个第三可变电阻层中的每一个包括：构成所述多个第一可变电阻层中的每一个第一可变电阻层的一种或多种元素。12.根据权利要求7所述的半导体存储器件，其中，所述多个第一可变电阻层中的每一个和所述多个第三可变电阻层中的每一个均包括锗ge和硒se。13.根据权利要求12所述的半导体存储器件，其中，所述多个第三可变电阻层中的每一个包括的材料的锗ge和硒se中至少一种的含量高于所述多个第一可变电阻层中的每一个第一可变电阻层中的材料的锗ge和硒se中至少一种的含量。
14.一种制造半导体存储器件的方法，所述方法包括:形成堆叠的结构，所述堆叠的结构包括彼此交替地堆叠的多个绝缘层和多个第一可变电阻层；形成穿过所述堆叠的结构的孔；在所述孔的侧壁上形成第二可变电阻层；在所述孔的由所述第二可变电阻层暴露的区域中形成导电柱；形成穿过所述堆叠的结构的狭缝；通过刻蚀所述多个第一可变电阻层中的每一个的部分而形成多个开口，所述部分临近所述狭缝；以及在所述多个开口中分别形成多条导线。15.根据权利要求14所述的方法，其中，所述第二可变电阻层接触所述多个第一可变电阻层。16.根据权利要求14所述的方法，其中，所述多个第一可变电阻层中的每一个包括锗ge和硒se，以及其中，当所述第二可变电阻层被形成时，所述第二可变电阻层包括的材料的锗ge和硒se中至少一种的含量高于所述多个第一可变电阻层中的每一个第一可变电阻层中的材料的锗ge和硒se中至少一种的含量。17.根据权利要求14所述的方法，还包括：在所述多个开口中分别形成多个第三可变电阻层，其中，在形成所述多个第三可变电阻层之后，在所述多个开口中分别形成所述多条导线。18.根据权利要求17所述的方法，其中，所述多个第三可变电阻层分别接触所述多个第一可变电阻层。19.根据权利要求17所述的方法，其中，所述多个第一可变电阻层中的每一个包括锗ge和硒se，以及其中，当所述多个第三可变电阻层被形成时，所述多个第三可变电阻层包括的材料的锗ge和硒se中至少一种的含量高于所述多个第一可变电阻层中的每一个第一可变电阻层中的材料的锗ge和硒se中至少一种的含量。

技术总结
提供了一种半导体存储器件及制造半导体存储器件的方法。半导体存储器件包括：多个绝缘层，其在堆叠方向上彼此间隔开；狭缝绝缘层，其穿过多个绝缘层；多个第一可变电阻层，其在堆叠方向上与多个绝缘层交替地设置；多条导线，其插置在狭缝绝缘层与多个第一可变电阻层之间，并且在堆叠方向上与多个绝缘层交替地设置；导电柱，穿过多个绝缘层和多个第一可变电阻层；以及第二可变电阻层，围绕导电柱的侧壁。围绕导电柱的侧壁。围绕导电柱的侧壁。


技术研发人员：柳时正 金泰勋
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2022.09.06
技术公布日：2023/7/31