射频开关的静电放电ESD保护电路的制作方法

射频开关的静电放电esd保护电路
技术领域
1.本公开总体上涉及射频开关，特别的，涉及用于射频开关的静电放电esd保护电路。


背景技术：

2.静电放电(esd，electrostatic discharge)电路是射频开关中常用到的一种电路设计。近年来随着科学技术的飞速发展、微电子技术的广泛应用及电磁环境越来越复杂，对静电放电的电磁场效应如电磁干扰(emi)及电磁兼容性(emc)问题越来越重视。esd保护使得免受静电放电的影响，将电子设备的误操作和故障防患于未然。元器件级的esd标准主要包括：充电器件模型(cdm)、机器模型(mm)和人体模型(hbm)。本发明针对的是对hbm标准的esd保护电路方案。
3.hbm标准是物理上代表一个带电的人体与一个ic引脚接触并且另一个ic引脚接地产生的静电放电现象。一般认为，在环境防护区域中，人体产生的静电电势在0.5到2kv之间。产生的电流脉冲被一个1.5k欧姆的放电电阻所限制，导致2kv的应力水平下峰值电流大约是1.33a。这样为了实现esd保护，每一个ic引脚必须依靠内部功率器件提供的自防护或者连接到esd防护网络上。由于一般我们设计的专有esd防护电路本身引入一些寄生(主要是寄生电容)，所以rf电路往往采用rf功能器件本身提供的自我防护来实现esd放电起到esd保护。目前市场上的大多数的射频(rf)开关一般就是直接采用射频开关本身来提供esd保护。图1是一个典型的射频开关的设计。一般的开关是有很多的nmos串联来实现。当栅极gate引脚电压为正(典型设计可以是2.5v，这个电压是和工艺相关联的，不同工艺是不同的)时候，开关被导通，当栅极gate引脚电压为负(典型设计是-2.5v，工艺相关)，开关被关断。图中的电阻阻值一般都比较大以减小对rf信号的影响。当有esd事件发生时候，比如源极(source)接地，有静电对漏极(drain)对应的ic引脚进行放电。这样这些nmos管子会发生回跃(snap-back)从而实现了esd放电来防止电路损坏。
4.每一个nmos的源漏之间电压可以大概在3-4v，该范围和nmos本身的耐压值相近。图2示出了关于晶体管回跃的示意图。nmos只要尺寸足够大能通过esd放电对应的电流，电路不会损坏。
5.但是当串联的nmos个数很多时，即使这些nmos本身并不损坏，但是其栅极电压却会在esd放电时候被抬得很高。目前在设计rf射频开关时候采用soi工艺，工艺提供的mos管的耐压是有一定限度的。如果当esd放电时候，栅极电压升到10v甚至更高。栅极电压的驱动电路就直接看到了高压，往往就首先被高压击穿从而损坏了。这是目前射频开关不能通过高的esd放电标准(比如hbm 2kv)的一个主要原因。


技术实现要素：

6.技术问题
7.对于传统的esd保护电路，针对这个主要的射频rf开关esd失效的原因，本发明提
出一种新的电路使得栅极gate引脚电压在任何情况下都不会超过某个限定值，从而使得栅极gate驱动电路不会出现电压击穿，因此射频开关的芯片引脚得到了有效的esd保护。
8.解决方案
9.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，包括：电平移位电路，其被配置为当芯片被供电时通过第一引脚向其提供第一正电压，通过引脚向其提供第一负电压，以及通过第三引脚输出第一栅极电压；正钳位电路，其被配置为连接到所述第一引脚、第三引脚以及接地节点，并且在正向静电放电esd发生时，对第一栅极电压进行钳位；反钳位电路，其被配置为连接到所述第二引脚、第三引脚以及接地节点，并且在负向静电放电esd发生时，对第一栅极电压进行钳位。
10.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述正钳位电路和所述反钳位电路在当芯片被供电时对电平移位电路的输出不产生影响。
11.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述正钳位电路包括：第一晶体管，其被配置为栅极连接到所述第一引脚，其源极连接到钳位电压节点，并且其漏极连接到第二晶体管的漏极；第二晶体管，其被配置为栅极连接到所述第一引脚，其源极连接到接地节点，并且其漏极连接到第一晶体管的漏极；第三晶体管，其被配置为栅极连接到接地节点，其源极连接到所述第一引脚，并且其漏极连接到第五晶体管的栅极；第四晶体管，其被配置为栅极连接到所述第二晶体管的漏极，其源极连接到接地节点，并且其漏极连接到第五晶体管的栅极；以及第五晶体管，其被配置为栅极连接到所述第四晶体管的漏极，其源极连接到所述钳位电压节点，并且其漏极连接到到接地节点。
12.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述正钳位电路还包括第一二极管，所述第一二极管的正极连接到所述第三引脚，并且所述第一二极管的负极连接到所述钳位电压节点。
13.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述正钳位电路包括：第一晶体管，其被配置为栅极连接到所述第一引脚，其源极连接到接地节点，并且其漏极连接到第二晶体管的栅极；第二晶体管，其被配置为栅极连接到第一晶体管的漏极，其源极连接到接地节点，并且其漏极连接到钳位电压节点。
14.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述正钳位电路还包括：第一二极管，所述第一二极管的正极连接到所述第三引脚，并且所述第一二极管的负极连接到所述钳位电压节点；以及第一电容器，其被配置为一端与所述第一晶体管的漏极连接，并且其另一端与所述第三引脚连接。
15.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述负钳位电路包括：第一晶体管，其被配置为栅极连接到所述第二引脚，其源极连接到接地节点，并且其漏极连接到第二晶体管的漏极；第二晶体管，其被配置为栅极连接到所述第二引脚，其源极连接到钳位电压节点，并且其漏极连接到第一晶体管的漏极；第三晶体管，其被配置为栅极连接到所述第二晶体管的漏极，其源极连接到接地节点，并且其漏极连接到第五晶体管的栅极；第四晶体管，其被配置为栅极连接到接地节点，其源极连接到所述第二引脚，并且其漏极连接到第五晶体管的栅极；以及第五晶体管，其被配置为栅极连接到所述第四晶体管的漏极，其源极连接到所述钳位电压节点，并且其漏极连接到到接地节点。
16.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述负钳
位电路还包括第一二极管，所述第一二极管的正极连接到所述钳位电压节点，并且所述第一二极管的负极连接到所述第三引脚。
17.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述负钳位电路包括：第一晶体管，其被配置为栅极连接到所述第二引脚，其源极连接到接地节点，并且其漏极连接到第二晶体管的栅极；第二晶体管，其被配置为栅极连接到第一晶体管的漏极，其源极连接到接地节点，并且其漏极连接到钳位电压节点。
18.根据本公开的实施例提供了一种射频开关静电放电esd保护电路，其中，所述负钳位电路还包括：第一二极管，所述第一二极管的正极连接到所述钳位电压节点，并且所述第一二极管的负极连接到所述第三引脚；以及第一电容器，其被配置为一端与所述第一晶体管的漏极连接，并且其另一端与所述第三引脚连接。
19.技术效果
20.本公开通过针对这个主要的射频rf开关esd失效的原因，提供了一种是的栅极gate引脚电压在任何情况下都不会超过某个限定值的电路，从而使得栅极gate驱动电路不会出现电压击穿，因此射频开关的芯片引脚得到了有效的esd保护。
附图说明
21.从以下结合附图的描述中，本公开的特定实施例的上述和其他方面、特征和优点将变得更加明显，其中：
22.图1是示出了一个典型的射频开关的电路的示意图；
23.图2是示出了关于晶体管回跃的示意图；
24.图3是示出了用于射频开关的典型的栅极gate驱动电路的示意图；
25.图4示出了示出了根据本发明实施例的esd保护电路的示意图；
26.图5是示出了根据本发明实施例的正钳位电路的示意图；
27.图6是示出了根据本发明另一实施例的正钳位电路的示意图；
28.图7是根据本发明实施例的正钳位电路的esd保护作用仿真结果的示意图；
29.图8是没有正钳位电路时的esd保护作用仿真结果的示意图；
30.图9是示出了根据本发明实施例的负钳位电路的示意图；
31.图10是示出了根据本发明另一实施例的负钳位电路的示意图；
32.图11是根据本发明实施例的负钳位电路的esd保护作用仿真结果的示意图；以及
33.图12是没有负钳位电路时的esd保护作用仿真结果的示意图。
具体实施方式
34.在进行下面的详细描述之前，阐述贯穿本专利文件使用的某些单词和短语的定义可能是有利的。术语“包括”和“包含”及其派生词是指包括但不限于。术语“或”是包含性的，意思是和/或。短语“与
……
相关联”及其派生词是指包括、包括在
……
内、互连、包含、包含在
……
内、连接或与
……
连接、耦接或与
……
耦接、与
……
通信、配合、交织、并列、接近、绑定或与
……
绑定、具有、具有属性、具有关系或与
……
有关系等。术语“控制器”是指控制至少一个操作的任何设备、系统或其一部分。这种控制器可以用硬件、或者硬件和软件和/或固件的组合来实施。与任何特定控制器相关联的功能可以是集中式的或分布式的，无论是
本地的还是远程的。短语“至少一个”，当与项目列表一起使用时，意指可以使用所列项目中的一个或多个的不同组合，并且可能只需要列表中的一个项目。例如，“a、b、c中的至少一个”包括以下组合中的任意一个：a、b、c、a和b、a和c、b和c、a和b和c。
35.贯穿本专利文件提供了其他特定单词和短语的定义。本领域普通技术人员应该理解，在许多情况下，即使不是大多数情况下，这种定义也适用于这样定义的单词和短语的先前和将来使用。
36.在本专利文件中，变换块的应用组合以及子变换块的划分层级仅用于说明，在不脱离本公开的范围内，变换块的应用组合以及子变换块的划分层级可以具有不同的方式。
37.以下讨论的图1至图12以及用于描述本专利文档中的本公开的原理的各种实施例仅作为说明，并且不应以任何方式解释为限制本公开的范围。本领域技术人员将理解，本公开的原理可以在任何适当布置的系统或设备中实施。
38.图3是示出了用于射频开关的典型的栅极gate驱动电路的示意图。
39.典型的栅极驱动电路图3所示。在其中，正电压vp、负电压vn是电平移位电路的正负电源，并且电平移位电路的输出电平电压由v
p
和vn决定。电平移位电路输出电压为栅极电压v
gate
。电压vp在芯片工作时候是正压(典型2.5v)，电压vn在芯片工作时候是负压(典型-2.5v)。根据本发明的实施例，可以定义输出的电压在v
p
时候为逻辑“1”；输出电压在vn时为逻辑“0”。发生esd时，vp和vn是没有被驱动的，因为这个时候是没有电源的情况，因此其电压为0。
40.图4示出了示出了根据本发明实施例的esd保护电路的示意图。
41.针对这个主要的射频rf开关esd失效的原因，本发明提出一种新的电路使得栅极gate引脚电压在任何情况下都不会超过某个限定值，从而使得栅极gate驱动电路不会出现电压击穿，因此射频开关的芯片引脚得到了有效的esd保护。
42.参考图4，正电压vp、负电压vn是电平移位电路的正负电源，并且电平移位电路的输出电平电压由v
p
和vn决定。电平移位电路输出电压为栅极电压v
gate
。根据本发明的实施例，可以定义输出的电压在v
p
时候为逻辑“1”；输出电压在vn时为逻辑“0”。在射频开关的栅极gate引脚处设置了两个电压钳位电路，上述电路被设置为在电路正常工作时候(芯片有电源供电，vp和vn有被驱动时候)被自动关断，而当esd放电时候，钳位电路对栅极gate引脚电压进行钳位。
43.图5是示出了根据本发明实施例的正钳位电路的示意图。
44.参考图5，当正向esd放电(比如hbm+2kv)时，vp处于零电位。因此，nmos晶体管m2的栅极电压为低，晶体管m2被关断；当vclamp电压上升时，pmos晶体管m1被导通。这样，当栅极电压上升时候，vclamp电压跟着上升，从而晶体管m4的栅极电压为接近或等于vclamp，从而使得晶体管m4导通并且把晶体管m5的栅极拉到接地。由于晶体管m5是pmos晶体管，因此，vclamp电压会被晶体管m5钳位在vth(mos晶体管导通阈值电压)附近。因此，栅极gate引脚电压会被钳位住。当电路正常工作时候，比如vp是2.5v，pmos晶体管m3是导通的(其栅极是接地的)。晶体管m2被导通以把晶体管m4的栅极拉到零伏。晶体管m1被关断，因为其栅极电压不会高过vp。因此，晶体管m5的栅极电压会是接近或者等于vp，所以晶体管m5被关断，使得vclamp点处于高阻状态。由此，上述电路不会对栅极的驱动电路产生影响。
45.图6是示出了根据本发明另一实施例的正钳位电路的示意图。
46.参考图6，当发生esd放电时，vp接近零伏。晶体管m1被关断，使得栅极gate引脚电压由于esd放电而上跳。因为晶体管m2的栅极是高阻态，晶体管m2的栅极会跟着栅极gate引脚电压上跳而上跳。nmos晶体管m2被导通，从而把vclamp钳位在比较低的电压，由此，栅极gate引脚电压也被钳位住了。芯片上电后正常工作时候，vp比如为2.5v，晶体管m1被导通使得晶体管m2的栅极被强行接地，使得晶体管m2被关断，从而使得vclamp这点处于高阻状态。因此，这个电路不会对栅极的驱动电路产生影响。
47.图7是根据本发明实施例的正钳位电路的esd保护作用仿真结果的示意图。
48.参考图7，栅极gate引脚电压在hbm 2kv的esd放电时候是小于3v的，因此，电压处于器件承受范围之内。
49.图8是没有正钳位电路时的esd保护作用仿真结果的示意图。
50.参考图8，在没有钳位电路的情况下，栅极gate引脚电压大于10v甚至更高，因此，在esd放电时，栅极gate引脚的驱动电路就会被击穿从而导致芯片损坏。
51.图9是示出了根据本发明实施例的负钳位电路的示意图。
52.参考图9，晶体管m1和m3为pmos晶体管，晶体管m2、m4和m5为nmos晶体管。d1是二极管。当发生esd放电时，vn电压是零伏附近。因此，晶体管m1被关断，并且晶体管m2被导通，这样负向(比如hbm-2kv)esd放电时候栅极电压下降，并且vclamp会跟着下降，这样由于晶体管m2被导通使得晶体管m3的栅极电压接近或者等于vclamp，因此晶体管m3被导通，其进而将晶体管m5的栅极拉倒零伏电压附近。因此，晶体管m5把vclamp钳位在-vth(mos管导通阈值电压)附近，从而栅极gate引脚电压也被钳位。如果芯片有电源偏置，芯片工作时候，vn不再是零伏，比如-2.5v时候，晶体管m1被导通使得晶体管m3的栅极接地并且使得晶体管m3处于关断状态。因为晶体管m4在此时被导通，因此，晶体管m5的栅极电压会接近或者等于vn。在此，晶体管m5被关断，vclamp处于高阻状态，这个钳位电路就不会对栅极的驱动电路产生影响。
53.图10是示出了根据本发明另一实施例的负钳位电路的示意图。
54.参考图10，当发生负向esd(比如hbm-2kv)放电时，vn接近零伏。晶体管m1被关断，由此，栅极gate引脚电压由于esd放电而下跳。由于晶体管m2的栅极是高阻态，因此晶体管m2的栅极会跟着栅极gate引脚电压下跳而下跳。pmos晶体管m2被导通，以将vclamp钳位在接近零伏的电压，因此，栅极gate引脚电压也被钳位住了。当芯片上电后正常工作时，vn比如为-2.5v(举例)，晶体管m1被导通，使得晶体管m2的栅极被强行接地，因此晶体管m2被关断，从而使得vclamp这点处于高阻状态，这样，这个电路不会对栅极的驱动电路产生影响。
55.图11是根据本发明实施例的负钳位电路的esd保护作用仿真结果的示意图。
56.参考图11，栅极gate引脚电压在hbm-2kv的esd放电时候是大于-3v的，因此，电压处于器件承受范围之内。
57.图12是没有负钳位电路时的esd保护作用仿真结果的示意图。
58.参考图12，在没有钳位电路的情况下，栅极gate驱动电路会在hbm-2kv时候产生-6v的电压，造成电路电压过压损坏。
59.文本和附图仅作为示例提供，以帮助理解本公开。它们不应被解释为以任何方式限制本公开的范围。尽管已经提供了某些实施例和示例，但是基于本文所公开的内容，对于本领域技术人员而言显而易见的是，在不脱离本公开的范围的情况下，可以对所示的实施
例和示例进行改变。
60.根据本公开的实施例，本公开通过一个两级的放大器结构实现了高增益，并且利用反馈实现宽带的匹配，此外还采用了可调节的器件，从而实现了一个增益可调的两级宽带高增益低噪声放大器。
61.尽管已经用示例性实施例描述了本公开，但是可以向本领域技术人员建议各种改变和修改。本公开旨在涵盖落入所附权利要求范围内的这种改变和修改。
62.本发明中的任何描述都不应被理解为暗示任何特定的元件、步骤或功能是必须包括在权利要求范围内的必要元件。专利主题的范围仅由权利要求限定。

技术特征：
1.一种射频开关静电放电esd保护电路，包括：电平移位电路，其被配置为当芯片被供电时通过第一引脚向其提供第一正电压，通过引脚向其提供第一负电压，以及通过第三引脚输出第一栅极电压；正钳位电路，其被配置为连接到所述第一引脚、第三引脚以及接地节点，并且在正向静电放电esd发生时，对第一栅极电压进行钳位；反钳位电路，其被配置为连接到所述第二引脚、第三引脚以及接地节点，并且在负向静电放电esd发生时，对第一栅极电压进行钳位。2.根据权利要求1所述的静电放电esd保护电路，其中，所述正钳位电路和所述反钳位电路在芯片被供电时被关断。3.根据权利要求1所述的静电放电esd保护电路，其中，所述正钳位电路包括：第一晶体管，其被配置为栅极连接到所述第一引脚，其源极连接到钳位电压节点，并且其漏极连接到第二晶体管的漏极；第二晶体管，其被配置为栅极连接到所述第一引脚，其源极连接到接地节点，并且其漏极连接到第一晶体管的漏极；第三晶体管，其被配置为栅极连接到接地节点，其源极连接到所述第一引脚，并且其漏极连接到第五晶体管的栅极；第四晶体管，其被配置为栅极连接到所述第二晶体管的漏极，其源极连接到接地节点，并且其漏极连接到第五晶体管的栅极；以及第五晶体管，其被配置为栅极连接到所述第四晶体管的漏极，其源极连接到所述钳位电压节点，并且其漏极连接到到接地节点。4.根据权利要求3所述的静电放电esd保护电路，其中，所述正钳位电路还包括第一二极管，所述第一二极管的正极连接到所述第三引脚，并且所述第一二极管的负极连接到所述钳位电压节点。5.根据权利要求1所述的静电放电esd保护电路，其中，所述正钳位电路包括：第一晶体管，其被配置为栅极连接到所述第一引脚，其源极连接到接地节点，并且其漏极连接到第二晶体管的栅极；第二晶体管，其被配置为栅极连接到第一晶体管的漏极，其源极连接到接地节点，并且其漏极连接到钳位电压节点。6.根据权利要求5所述的静电放电esd保护电路，其中，所述正钳位电路还包括：第一二极管，所述第一二极管的正极连接到所述第三引脚，并且所述第一二极管的负极连接到所述钳位电压节点；以及第一电容器，其被配置为一端与所述第一晶体管的漏极连接，并且其另一端与所述第三引脚连接。7.根据权利要求1所述的静电放电esd保护电路，其中，所述负钳位电路包括：第一晶体管，其被配置为栅极连接到所述第二引脚，其源极连接到接地节点，并且其漏极连接到第二晶体管的漏极；第二晶体管，其被配置为栅极连接到所述第二引脚，其源极连接到钳位电压节点，并且其漏极连接到第一晶体管的漏极；第三晶体管，其被配置为栅极连接到所述第二晶体管的漏极，其源极连接到接地节点，
并且其漏极连接到第五晶体管的栅极；第四晶体管，其被配置为栅极连接到接地节点，其源极连接到所述第二引脚，并且其漏极连接到第五晶体管的栅极；以及第五晶体管，其被配置为栅极连接到所述第四晶体管的漏极，其源极连接到所述钳位电压节点，并且其漏极连接到到接地节点。8.根据权利要求7所述的静电放电esd保护电路，其中，所述负钳位电路还包括第一二极管，所述第一二极管的正极连接到所述钳位电压节点，并且所述第一二极管的负极连接到所述第三引脚。9.根据权利要求1所述的静电放电esd保护电路，其中，所述负钳位电路包括：第一晶体管，其被配置为栅极连接到所述第二引脚，其源极连接到接地节点，并且其漏极连接到第二晶体管的栅极；第二晶体管，其被配置为栅极连接到第一晶体管的漏极，其源极连接到接地节点，并且其漏极连接到钳位电压节点。10.根据权利要求9所述的静电放电esd保护电路，其中，所述负钳位电路还包括：第一二极管，所述第一二极管的正极连接到所述钳位电压节点，并且所述第一二极管的负极连接到所述第三引脚；以及第一电容器，其被配置为一端与所述第一晶体管的漏极连接，并且其另一端与所述第三引脚连接。

技术总结
本发明提供了一种射频开关静电放电ESD保护电路，包括：电平移位电路，其被配置为当芯片被供电时通过第一引脚向其提供第一正电压，通过引脚向其提供第一负电压，以及通过第三引脚输出第一栅极电压；正钳位电路，其被配置为连接到所述第一引脚、第三引脚以及接地节点，并且在正向静电放电ESD发生时，对第一栅极电压进行钳位；反钳位电路，其被配置为连接到所述第二引脚、第三引脚以及接地节点，并且在负向静电放电ESD发生时，对第一栅极电压进行钳位。对第一栅极电压进行钳位。对第一栅极电压进行钳位。


技术研发人员：李侃 瑞玉 王佩瑶 党艳杰 郑金汪 郭恒 原慎 亓巧云 孟浩 钱永学 蔡光杰 黄鑫
受保护的技术使用者：北京昂瑞微电子技术股份有限公司
技术研发日：2022.01.21
技术公布日：2023/7/31