一种半导体结构及其制造方法与流程

1.本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。


背景技术：

2.半导体结构，例如晶圆，通常包括位于边缘区域的非完整芯片区。当在所述晶圆上方刻蚀形成电容孔时，由于形成在所述非完整芯片区上方的膜层厚度较薄、形貌较差，且在刻蚀时蚀刻速率较快等原因，形成在所述非完整芯片区上方的电容孔容易出现过刻蚀的现象，进而导致最终形成的部分电容柱倒塌或剥落，影响半导体结构的良率。
3.在现有技术中，通常采用晶圆边缘曝光(litho edge exposure，lee)工艺将所述非完整芯片区遮住，以避免在所述非完整芯片区上形成电容孔。然而，所述lee工艺存在无法进行套刻精度(over lay，ovl)量测、补偿以及成本过高等缺点。


技术实现要素：

4.本公开实施例提供一种半导体结构的制造方法，包括：
5.提供晶圆，所述晶圆包括位于边缘的非完整芯片区和被所述非完整芯片区包围的完整芯片区；
6.在所述晶圆上形成光刻胶；
7.采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶；
8.对所述光刻胶进行显影；其中，所述非完整芯片区上的光刻胶被保留，所述完整芯片区上的光刻胶被移除；
9.对所述晶圆执行刻蚀工艺，以在所述完整芯片区内形成电容孔。
10.在一些实施例中，所述光刻胶为正性光刻胶；所述采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：分别采用第一能量、第二能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶；其中，所述第一能量的值小于所述光刻胶的激活阈值，所述第二能量的值大于或等于所述光刻胶的激活阈值。
11.在一些实施例中，分别采用第一能量、第二能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：获取所述非完整芯片区和所述完整芯片区的位置信息；根据该位置信息对光束的辐射能量进行设置；其中，将辐射至所述非完整芯片区的光束的能量设置为第一能量，将辐射至所述完整芯片区的光束的能量设置为第二能量。
12.在一些实施例中，所述第一能量的值为0。
13.在一些实施例中，所述光刻胶为负性光刻胶；所述采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：分别采用第三能量、第四能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶；其中，所述第三能量的值大于或等于所述光刻胶的激活阈值，所述第四能量的值小于所述光刻胶的激活阈值。
14.在一些实施例中，分别采用第三能量、第四能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：获取所述非完整芯片区和所述完整芯片区的位置信息；
根据该位置信息对光束的辐射能量进行设置；其中，将辐射至所述非完整芯片区的光束的能量设置为第三能量，将辐射至所述完整芯片区的光束的能量设置为第四能量。
15.在一些实施例中，在所述晶圆上形成光刻胶之前，所述方法还包括：在所述晶圆上形成掩模叠层。
16.在一些实施例中，所述掩模叠层包括目标掩模层、第一掩模层以及第二掩模层；形成所述掩模叠层包括：在所述晶圆上形成目标掩模层；在所述目标掩模层上形成第一掩模层；在所述第一掩模层上形成第二掩模层。
17.在一些实施例中，所述掩模叠层还包括第一缓冲层和第二缓冲层；在所述目标掩模层上形成第一掩模层，包括：在所述目标掩模层上形成第一缓冲层，在所述第一缓冲层上形成第一掩模层；
18.在所述第一掩模层上形成第二掩模层，包括：在所述第一掩模层上形成第二缓冲层，在所述第二缓冲层上形成第二掩模层。
19.在一些实施例中，所述第一掩模层包括多个沿第一方向延伸的第一侧墙层，以及位于所述第一侧墙层之间的掩埋层；在所述第一缓冲层上形成第一掩模层，包括：
20.在所述第一缓冲层上形成第一牺牲掩模层；
21.刻蚀所述第一牺牲掩模层，以形成多个沿第一方向延伸的第一牺牲掩模图案；
22.在所述第一缓冲层和多个所述第一牺牲掩模图案上形成第一初始侧墙层；
23.回蚀刻所述第一初始侧墙层，以形成第一侧墙层；所述第一侧墙层覆盖所述第一牺牲掩模图案的侧表面；
24.去除所述第一牺牲掩模图案；
25.在所述第一侧墙层之间形成掩埋层，所述掩埋层的上表面与所述第一侧墙层的上表面齐平。
26.在一些实施例中，所述第二掩模层包括多个沿第二方向延伸的第二牺牲掩模图案，以及覆盖所述第二牺牲掩模图案及所述第二缓冲层的第二初始侧墙层；在所述第二缓冲层上形成所述第二掩模层，包括：
27.在所述第二缓冲层上形成第二牺牲掩模层；
28.刻蚀所述第二牺牲掩模层，以形成多个沿第二方向延伸的第二牺牲掩模图案；
29.在所述第二缓冲层及所述第二牺牲掩模图案上形成第二初始侧墙层。
30.在一些实施例中，对所述晶圆执行刻蚀工艺之前，所述方法还包括：对所述掩模叠层进行处理，形成目标掩模图案。
31.在一些实施例中，对所述掩模叠层进行处理，包括：
32.回蚀刻所述第二初始侧墙层，以形成第二侧墙层，所述第二侧墙层覆盖所述第二牺牲掩模图案的侧表面；
33.移除所述第二牺牲掩模图案；
34.以所述第二侧墙层及所述第一侧墙层为掩模往下刻蚀所述目标掩模层，形成所述目标掩模图案。
35.在一些实施例中，所述目标掩模层包括自下而上设置的第一子层、第二子层以及第三子层；刻蚀所述目标掩模层，包括：
36.刻蚀所述第三子层和所述第二子层，分别形成第三子图案和第二子图案；
37.以所述第三子图案和所述第二子图案为掩模，刻蚀所述第一子层，形成所述目标掩模图案。
38.在一些实施例中，所述晶圆包括自下而上设置的底层支撑层、第一牺牲层、中间支撑层、第二牺牲层和顶层支撑层；对所述晶圆执行刻蚀工艺，包括：
39.以所述目标掩模图案为掩模，从上往下刻蚀所述顶层支撑层、所述第二牺牲层、所述中间支撑层、所述第一牺牲层和所述底层支撑层，以在所述完整芯片区内形成电容孔。
40.本公开实施例还提供了一种半导体结构，所述结构采用上述任一项所述的方法制成。
41.本公开实施例提供的半导体结构及其制造方法，其中，所述制造方法包括：提供晶圆，所述晶圆包括位于边缘的非完整芯片区和被所述非完整芯片区包围的完整芯片区；在所述晶圆上形成光刻胶；采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶；对所述光刻胶进行显影；其中，所述非完整芯片区上的光刻胶被保留，所述完整芯片区上的光刻胶被移除；对所述晶圆执行刻蚀工艺，以在所述完整芯片区内形成电容孔。本公开实施例采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶，使经过显影工艺后，所述非完整芯片区上的光刻胶被保留，所述完整芯片区上的光刻胶被移除。该曝光方式能够在光刻时进行ovl量测和ovl补偿，提高了光刻精度的同时也可以降低成本。
42.本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
附图说明
43.为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
44.图1为本公开实施例提供的半导体结构的制造方法流程框图；
45.图2为本公开实施例提供的晶圆的示意图；
46.图3为本公开实施例提供的半导体结构的俯视示意图；
47.图4至图23为本公开实施例提供的半导体结构的制造方法中各步骤沿图3的线a-a'截取的剖面结构示意图。
具体实施方式
48.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
49.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
50.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
51.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
52.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
53.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
54.半导体结构，例如晶圆，通常包括位于边缘区域的非完整芯片区以及被所述非完整芯片区包围的完整芯片区。当在所述晶圆上方刻蚀形成电容孔时，由于形成在所述非完整芯片区上方的膜层厚度较薄、形貌较差，且在刻蚀时刻蚀速率较快等原因，形成在所述非完整芯片区上方的电容孔容易出现过刻蚀现象，进而导致最终形成的部分电容柱倒塌或剥落，影响半导体结构的良率。
55.在现有技术中，通常采用晶圆边缘曝光(litho edge exposure，lee)工艺将所述非完整芯片区遮住，以避免在所述非完整芯片区上形成电容孔。所述lee工艺是在涂布显影设备中进行的，具体步骤包括：首先，在晶圆表面涂布光刻胶；然后，在旋转晶圆时对位于所述晶圆边缘区域的非完整芯片区进行曝光；接着，执行显影工艺，去除位于所述完整芯片区上的光刻胶，保留位于所述非完整芯片区上的光刻胶。然而，所述lee工艺存在无法进行ovl量测、补偿以及成本过高等缺点。
56.基于此，提出了本公开实施例的以下技术方案：
57.本公开实施例提供了一种半导体结构的制造方法，具体请参见图1。如图所示，所述方法包括以下步骤：
58.步骤101、提供晶圆，所述晶圆包括位于边缘的非完整芯片区和被所述非完整芯片
区包围的完整芯片区；
59.步骤102、在所述晶圆上形成光刻胶；
60.步骤103、采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶；
61.步骤104、对所述光刻胶进行显影；其中，所述非完整芯片区上的光刻胶被保留，所述完整芯片区上的光刻胶被移除；
62.步骤105、对所述晶圆执行刻蚀工艺，以在所述完整芯片区内形成电容孔。
63.本公开实施例提供的半导体结构的制造方法，采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶，使经过显影工艺后，所述非完整芯片区上的光刻胶被保留，所述完整芯片区上的光刻胶被移除。该曝光方式能够在光刻时进行ovl量测和ovl补偿，提高了光刻精度的同时可以降低成本。
64.本公开实施例提供的制造方法，可以用于制造动态随机存储器(dram)，特别是19nm技术节点以下的dram。但不限于此，所述制造方法还可以用于制造任何半导体结构。
65.下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
66.图2为本公开实施例提供的晶圆的示意图；图3为本公开实施例提供的半导体结构的俯视示意图；图4至图23为本公开实施例提供的半导体结构的制造方法中各步骤沿图3的线a-a'截取的剖面结构示意图。以下结合图4至图23对本公开实施例提供的半导体结构的制造方法再作进一步详细的说明。
67.首先，执行步骤101，如图2、图4所示，提供晶圆20，所述晶圆20包括位于边缘的非完整芯片区20a和被所述非完整芯片区20a包围的完整芯片区20b。
68.所述晶圆20可以为圆形的半导体晶片，例如，硅晶片，所述硅晶片可经掺杂或未经掺杂。如图2所示，在一实施例中，所述晶圆20被划分为具有矩形形状的多个完整芯片c2和具有不规则形状的多个非完整芯片c1；所述多个非完整芯片c1位于所述晶圆的边缘，组成所述非完整芯片区20a，所述多个完整芯片c2被所述多个非完整芯片c1包围，组成所述完整芯片区20b。
69.在一实施例中，所述晶圆20内具有字线、位线、有源区、隔离结构以及接触层等结构。在一具体实施例中，所述晶圆20还包括自下而上设置的底层支撑层21、第一牺牲层22、中间支撑层23、第二牺牲层24和顶层支撑层25。
70.后续将在所述底层支撑层21、所述第一牺牲层22、所述中间支撑层23、所述第二牺牲层24和所述顶层支撑层25内形成电容孔38(参见图21)。之后，可以在电容孔内填充电容材料从而形成电容柱，所述底层支撑层21、所述中间支撑层23以及所述顶层支撑层25具有较大的硬度，用于支撑所述电容柱。
71.在一实施例中，所述底层支撑层21、所述中间支撑层23以及所述顶层支撑层25的材料可以为氮碳化硅。但不限于此，所述底层支撑层21、所述中间支撑层23以及所述顶层支撑层25的材料还可以为氮氧化硅或氮化硅等。在所述电容孔38(参见图21)内形成下电极层39(参见图22)之后，所述第一牺牲层22和所述第二牺牲层24将通过刻蚀工艺被去除，因此在预设刻蚀条件下，所述第一牺牲层22和所述第二牺牲层24与所述底层支撑层21、所述中
间支撑层23和所述顶层支撑层25具有较大的刻蚀选择比，所述第一牺牲层22和所述第二牺牲层24的材料可以包括但不限于氧化硅。
72.接着，执行步骤102，如图15所示，在所述晶圆20上形成光刻胶37。
73.具体地，所述光刻胶形成于所述非完整芯片区和所述完整芯片区上。所述光刻胶可以为正性光刻胶或负性光刻胶。所述光刻胶具有光化学敏感性，后续将采用具有一定波长的光束辐射所述光刻胶，之后将所述光刻胶置于显影液中进行显影，所述光刻胶经光束辐射后在显影液中的溶解度与所述光束的能量有关。在一实施例中，在预设的具有一定波长的光束辐射下，所述光刻胶具有一激活阈值。对于正性光刻胶来说，所述激活阈值是指所述光刻胶经显影工艺后完全溶解所需的最小辐射能量；对于负性光刻胶来说，所述激活阈值是指所述光刻胶经显影工艺后完全不溶解所需的最小辐射能量。换句话说，当所述光束的能量大于所述激活阈值时，所述光刻胶完全感光，当所述光束的能量小于所述激活阈值时，所述光刻胶完全不感光。在实际工艺中，所述激活阈值具有一定分布区间。
74.在一实施例中，在所述晶圆20上形成光刻胶37之前，所述方法还包括：在所述晶圆20上形成掩模叠层ms，如图5至图14所示。
75.具体地，所述掩模叠层ms包括目标掩模层26、第一掩模层32以及第二掩模层36；形成所述掩模叠层ms包括：
76.在所述晶圆20上形成目标掩模层26，如图5所示；
77.在所述目标掩模层26上形成第一掩模层32，如图6至图11所示；
78.在所述第一掩模层32上形成第二掩模层36，如图12至图14所示。
79.再次参考图5，在一实施例中，所述目标掩模层26包括自下而上设置的第一子层261、第二子层262以及第三子层263。多层结构的所述目标掩模层26可以提高图形转移的精度，进而保证最终形成的电容孔38(参考图21)具有较好的均一性。所述第一子层261、所述第二子层262和所述第三子层263的材料可以不同。具体地，所述第一子层261可以包括但不限于非晶碳层；所述第二子层262的材料可以包括但不限于氧化硅；所述第三子层263可以包括但不限于旋涂硬掩膜层，所述旋涂硬掩膜层可以包括非晶碳层或非晶硅层等。
80.在一实施例中，所述掩模叠层ms还包括第一缓冲层27和第二缓冲层33；再次参考图6至图11，在所述目标掩模层26上形成第一掩模层32，包括：在所述目标掩模层26上形成第一缓冲层27，在所述第一缓冲层27上形成第一掩模层32；
81.再次参考图12至图14，在所述第一掩模层32上形成第二掩模层36，包括：在所述第一掩模层32上形成第二缓冲层33，在所述第二缓冲层33上形成第二掩模层36。
82.所述第一缓冲层27和所述第二缓冲层33可以作为刻蚀停止层，所述第一缓冲层27和所述第二缓冲层33的材料可以是氮氧化硅。但不限于此，所述第一缓冲层27和所述第二缓冲层33的材料还可以是氮化硅或氮碳化硅等。
83.再次参考图6至图11，在一实施例中，所述第一掩模层32包括多个沿第一方向(参见图3)延伸的第一侧墙层29a，以及位于所述第一侧墙层29a之间的掩埋层31；在所述第一缓冲层27上形成第一掩模层32，包括：
84.在所述第一缓冲层27上形成第一牺牲掩模层28，如图6所示；
85.刻蚀所述第一牺牲掩模层28，以形成多个沿第一方向延伸的第一牺牲掩模图案28a，如图7所示；
86.在所述第一缓冲层27和多个所述第一牺牲掩模图案28a上形成第一初始侧墙层29，如图8所示；
87.回蚀刻所述第一初始侧墙层29，以形成第一侧墙层29a；所述第一侧墙层29a覆盖所述第一牺牲掩模图案28a的侧表面，如图9所示，所述第一侧墙层29a与所述第一牺牲掩模图案28a的延伸方向相同；
88.去除所述第一牺牲掩模图案28a，如图10所示；
89.在所述第一侧墙层29a之间形成掩埋层31，所述掩埋层31的上表面与所述第一侧墙层29a的上表面齐平，如图11所示。
90.所述第一牺牲掩模层28可以为多层结构，例如所述第一牺牲掩模层28可以包括旋涂硬掩膜层(未图示)和位于所述旋涂硬掩膜层(未图示)上的氮氧化硅层(未图示)。所述第一初始侧墙层29的材料可以为氧化硅。所述掩埋层31可以是旋涂硬掩膜层。
91.再次参考图12至图14，在一实施例中，所述第二掩模层36包括多个沿第二方向(参见图3)延伸的第二牺牲掩模图案34a，以及覆盖所述第二牺牲掩模图案34a及所述第二缓冲层33的第二初始侧墙层35；在所述第二缓冲层33上形成所述第二掩模层36，包括：
92.在所述第二缓冲层33上形成第二牺牲掩模层34，如图12所示；
93.刻蚀所述第二牺牲掩模层34，以形成多个沿第二方向延伸的第二牺牲掩模图案34a，如图13所示；
94.在所述第二缓冲层33及所述第二牺牲掩模图案34a上形成第二初始侧墙层35，如图14所示。
95.在一实施例中，第二方向和第一方向斜交，即所述第二牺牲掩模图案34a和所述第一侧墙层29a斜交。
96.所述第二牺牲掩模层34可以为多层结构，例如第二牺牲掩模层34可以包括旋涂硬掩膜层(未图示)和位于所述旋涂硬掩膜层(未图示)上的氮氧化硅层(未图示)。所述第二初始侧墙层35的材料可以为氧化硅。在一实施例中，所述第二牺牲掩模层34的材料和所述第一牺牲掩模层28的材料相同，所述第二初始侧墙层35的材料和所述第一初始侧墙层29的材料相同。
97.如图15所示，在一实施例中，所述光刻胶37覆盖所述第二初始侧墙层35的表面。
98.接着，执行步骤103，如图16所示，采用不同能量的光束分别辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37。
99.在一实施例中，所述光刻胶37为正性光刻胶；所述采用不同能量的光束分别辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37，包括：分别采用第一能量、第二能量的光束辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37，如图16所示；其中，所述第一能量的值小于所述光刻胶37的激活阈值，所述第二能量的值大于或等于所述光刻胶37的激活阈值。如此，位于所述完整芯片区20b上的光刻胶完全感光，后续对所述光刻胶37进行显影时，位于所述完整芯片区20b上的光刻胶将完全溶解于显影液，而位于所述非完整芯片区20a上的光刻胶37将被保留。
100.更具体地，分别采用第一能量、第二能量的光束辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37，包括：获取所述非完整芯片区20a和所述完整芯片区20b的位置信息；根据该位置信息对光束的辐射能量进行设置；其中，将辐射至所述非完整芯片区
20a的光束的能量设置为第一能量，将辐射至所述完整芯片区20b的光束的能量设置为第二能量。在一实施例中，所述第一能量的值为0。
101.在另一实施例中，所述光刻胶还可以为负性光刻胶；所述采用不同能量的光束分别辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37，包括：分别采用第三能量、第四能量的光束辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37；其中，所述第三能量的值大于或等于所述光刻胶37的激活阈值，所述第四能量的值小于所述光刻胶37的激活阈值。如此，位于所述非完整芯片区20a上的光刻胶完全感光，后续对所述光刻胶37进行显影时，位于所述非完整芯片区20a上的光刻胶将被保留，而位于所述完整芯片区20b上的光刻胶37将完全溶解于显影液。
102.更具体地，分别采用第三能量、第四能量的光束辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37，包括：获取所述非完整芯片区20a和所述完整芯片区20b的位置信息；根据该位置信息对光束的辐射能量进行设置；其中，将辐射至所述非完整芯片区20a的光束的能量设置为第三能量，将辐射至所述完整芯片区20b的光束的能量设置为第四能量。在一实施例中，所述第四能量的值为0。
103.接着，执行步骤104，如图17所示，对所述光刻胶37进行显影；其中，所述非完整芯片区20a上的光刻胶37被保留，所述完整芯片区20b上的光刻胶37被移除。
104.如此，本公开实施例采用不同能量的光束分别辐射所述非完整芯片区20a和所述完整芯片区20b上的光刻胶37，使经过显影工艺后，所述非完整芯片区20a上的光刻胶37被保留，所述完整芯片区20b上的光刻胶37被移除，该曝光方式能够在光刻时进行ovl量测和ovl补偿，提高了光刻精度。此外，本公开实施例节省了lee这一工艺步骤，节省了所述半导体结构的制造成本。
105.最后，执行步骤105，如图21所述，对所述晶圆20执行刻蚀工艺，以在所述完整芯片区20b内形成电容孔38。
106.在一实施例中，对所述晶圆20执行刻蚀工艺之前，所述方法还包括：对所述掩模叠层ms进行处理，形成目标掩模图案261a，如图18至图20所示。
107.具体地，对所述掩模叠层ms进行处理，包括：
108.回蚀刻所述第二初始侧墙层35，以形成第二侧墙层35a，所述第二侧墙层35a覆盖所述第二牺牲掩模图案34a的侧表面，如图18所示，所述第二侧墙层35a的延伸方向和所述第二牺牲掩模图案34a的延伸方向相同；
109.移除所述第二牺牲掩模图案34a，如图19所示；
110.以所述第二侧墙层35a及所述第一侧墙层29a为掩模往下刻蚀所述目标掩模层26，形成所述目标掩模图案261a，如图20所示。
111.如图3所示，所述第一侧墙层29a沿第一方向延伸，所述第二侧墙层35a沿第二方向延伸，且第一方向和第二方向斜交，如此，可以得到具有孔洞结构的所述目标掩模图案261a。
112.可以理解的，由于所述非完整芯片区20a被所述光刻胶37遮住，因此，在对所述掩模叠层ms进行处理将图形向下转移的过程中，所述图形不会在所述非完整芯片区20a向下转移。
113.更具体地，以所述第二侧墙层35a及所述第一侧墙层29a为掩模往下刻蚀所述目标
掩模层26，包括：首先，以所述第二侧墙层35a为掩模刻蚀暴露出的第二缓冲层33；接着，以所述第二侧墙层35a和保留的第二缓冲层33为掩模刻蚀暴露出的所述掩埋层31，且在此过程中不会去除所述第一侧墙层29a；接着，以所述第二侧墙层35a、保留的所述第二缓冲层33、所述第一侧墙层29a和保留的所述掩埋层31为掩膜依次刻蚀暴露的所述第一缓冲层27、所述目标掩模层26，形成所述目标掩模图案261a。
114.再次参考图20，在一实施例中，刻蚀所述目标掩模层26，包括：
115.刻蚀所述第三子层263和所述第二子层262，分别形成第三子图案263a和第二子图案262a；
116.以所述第三子图案263a和所述第二子图案262a为掩模，刻蚀所述第一子层261，形成所述目标掩模图案261a。
117.在一实施例中，对所述晶圆20执行刻蚀工艺，包括：
118.以所述目标掩模图案261a为掩模，从上往下刻蚀所述顶层支撑层25、所述第二牺牲层24、所述中间支撑层23、所述第一牺牲层22和所述底层支撑层21，以在所述完整芯片区20b内形成电容孔38，如图21所示。所述电容孔38贯穿所述顶层支撑层25、所述第二牺牲层24、所述中间支撑层23、所述第一牺牲层22和所述底层支撑层21。
119.在一实施例中，在所述完整芯片区20b内形成电容孔38之后，还包括：在所述电容孔38的侧表面和底表面上形成下电极层39，如图22所示；去除位于所述完整芯片区20b内的所述第二牺牲层24和所述第一牺牲层22，如图23所示。之后，可以继续在电容孔内填充介质层和上电极层，所述介质层、所述上电极层与所述下电极层39构成阵列电容柱。所述下电极层39的材料可以为氮化钛、铜、钨或氮化钽。
120.本公开实施例通过将所述非完整芯片区20a遮住，只在所述完整芯片区20b内形成电容孔38，有效减小或消除了由于所述非完整芯片区20a和所述完整芯片区20b的形貌以及刻蚀速率的差异，导致的在形成所述电容孔38时发生过刻蚀的几率，进而较小或消除了在去除所述第一牺牲层22和所述第二牺牲层24之后，所述下电极层39发生倒塌或剥落的几率，提高了半导体结构的良率。
121.在一具体实施例中，去除所述第二牺牲层24和所述第一牺牲层22，包括：首先，在所述顶层支撑层25上形成至少一个第一开口(未图示)，以暴露所述第二牺牲层24；接着，执行湿法刻蚀工艺，去除所述第二牺牲层24；接着，在所述中间支撑层23上形成至少一个第二开口(未图示)，以暴露所述第一牺牲层22；接着，执行湿法刻蚀工艺，去除所述第一牺牲层22。
122.应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。
123.本公开实施例还提供了一种半导体结构，所述结构采用上述任一项所述的方法制成。
124.应当说明的是，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

技术特征：
1.一种半导体结构的制造方法，其特征在于，包括：提供晶圆，所述晶圆包括位于边缘的非完整芯片区和被所述非完整芯片区包围的完整芯片区；在所述晶圆上形成光刻胶；采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶；对所述光刻胶进行显影；其中，所述非完整芯片区上的光刻胶被保留，所述完整芯片区上的光刻胶被移除；对所述晶圆执行刻蚀工艺，以在所述完整芯片区内形成电容孔。2.根据权利要求1所述的制造方法，其特征在于，所述光刻胶为正性光刻胶；所述采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：分别采用第一能量、第二能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶；其中，所述第一能量的值小于所述光刻胶的激活阈值，所述第二能量的值大于或等于所述光刻胶的激活阈值。3.根据权利要求2所述的方法，其特征在于，分别采用第一能量、第二能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：获取所述非完整芯片区和所述完整芯片区的位置信息；根据该位置信息对光束的辐射能量进行设置；其中，将辐射至所述非完整芯片区的光束的能量设置为第一能量，将辐射至所述完整芯片区的光束的能量设置为第二能量。4.根据权利要求2所述的制造方法，其特征在于，所述第一能量的值为0。5.根据权利要求1所述的制造方法，其特征在于，所述光刻胶为负性光刻胶；所述采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：分别采用第三能量、第四能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶；其中，所述第三能量的值大于或等于所述光刻胶的激活阈值，所述第四能量的值小于所述光刻胶的激活阈值。6.根据权利要求5所述的制造方法，其特征在于，分别采用第三能量、第四能量的光束辐射所述非完整芯片区和所述完整芯片区上的光刻胶，包括：获取所述非完整芯片区和所述完整芯片区的位置信息；根据该位置信息对光束的辐射能量进行设置；其中，将辐射至所述非完整芯片区的光束的能量设置为第三能量，将辐射至所述完整芯片区的光束的能量设置为第四能量。7.根据权利要求1所述的制造方法，其特征在于，在所述晶圆上形成光刻胶之前，所述方法还包括：在所述晶圆上形成掩模叠层。8.根据权利要求7所述的制造方法，其特征在于，所述掩模叠层包括目标掩模层、第一掩模层以及第二掩模层；形成所述掩模叠层包括：在所述晶圆上形成目标掩模层；在所述目标掩模层上形成第一掩模层；在所述第一掩模层上形成第二掩模层。9.根据权利要求8所述的制造方法，其特征在于，所述掩模叠层还包括第一缓冲层和第二缓冲层；在所述目标掩模层上形成第一掩模层，包括：在所述目标掩模层上形成第一缓冲层，在所述第一缓冲层上形成第一掩模层；在所述第一掩模层上形成第二掩模层，包括：在所述第一掩模层上形成第二缓冲层，在所述第二缓冲层上形成第二掩模层。
10.根据权利要求9所述的制造方法，其特征在于，所述第一掩模层包括多个沿第一方向延伸的第一侧墙层，以及位于所述第一侧墙层之间的掩埋层；在所述第一缓冲层上形成第一掩模层，包括：在所述第一缓冲层上形成第一牺牲掩模层；刻蚀所述第一牺牲掩模层，以形成多个沿第一方向延伸的第一牺牲掩模图案；在所述第一缓冲层和多个所述第一牺牲掩模图案上形成第一初始侧墙层；回蚀刻所述第一初始侧墙层，以形成第一侧墙层；所述第一侧墙层覆盖所述第一牺牲掩模图案的侧表面；去除所述第一牺牲掩模图案；在所述第一侧墙层之间形成掩埋层，所述掩埋层的上表面与所述第一侧墙层的上表面齐平。11.根据权利要求10所述的制造方法，其特征在于，所述第二掩模层包括多个沿第二方向延伸的第二牺牲掩模图案，以及覆盖所述第二牺牲掩模图案及所述第二缓冲层的第二初始侧墙层；在所述第二缓冲层上形成所述第二掩模层，包括：在所述第二缓冲层上形成第二牺牲掩模层；刻蚀所述第二牺牲掩模层，以形成多个沿第二方向延伸的第二牺牲掩模图案；在所述第二缓冲层及所述第二牺牲掩模图案上形成第二初始侧墙层。12.根据权利要求11所述的制造方法，其特征在于，对所述晶圆执行刻蚀工艺之前，所述方法还包括：对所述掩模叠层进行处理，形成目标掩模图案。13.根据权利要求12所述的制造方法，其特征在于，对所述掩模叠层进行处理，包括：回蚀刻所述第二初始侧墙层，以形成第二侧墙层，所述第二侧墙层覆盖所述第二牺牲掩模图案的侧表面；移除所述第二牺牲掩模图案；以所述第二侧墙层及所述第一侧墙层为掩模往下刻蚀所述目标掩模层，形成所述目标掩模图案。14.根据权利要求13所述的制造方法，其特征在于，所述目标掩模层包括自下而上设置的第一子层、第二子层以及第三子层；刻蚀所述目标掩模层，包括：刻蚀所述第三子层和所述第二子层，分别形成第三子图案和第二子图案；以所述第三子图案和所述第二子图案为掩模，刻蚀所述第一子层，形成所述目标掩模图案。15.根据权利要求12所述的制造方法，其特征在于，所述晶圆包括自下而上设置的底层支撑层、第一牺牲层、中间支撑层、第二牺牲层和顶层支撑层；对所述晶圆执行刻蚀工艺，包括：以所述目标掩模图案为掩模，从上往下刻蚀所述顶层支撑层、所述第二牺牲层、所述中间支撑层、所述第一牺牲层和所述底层支撑层，以在所述完整芯片区内形成电容孔。16.一种半导体结构，其特征在于，所述结构采用权利要求1-15中任一项所述的方法制成。

技术总结
本公开实施例公开了一种半导体结构及其制造方法，所述制造方法包括：提供晶圆，所述晶圆包括位于边缘的非完整芯片区和被所述非完整芯片区包围的完整芯片区；在所述晶圆上形成光刻胶；采用不同能量的光束分别辐射所述非完整芯片区和所述完整芯片区上的光刻胶；对所述光刻胶进行显影；其中，所述非完整芯片区上的光刻胶被保留，所述完整芯片区上的光刻胶被移除；对所述晶圆执行刻蚀工艺，以在所述完整芯片区内形成电容孔。片区内形成电容孔。片区内形成电容孔。


技术研发人员：陈世言
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.01.21
技术公布日：2023/7/31