半导体装置和包括该半导体装置的半导体封装件的制作方法

半导体装置和包括该半导体装置的半导体封装件
1.本技术要求于2022年1月26日在韩国知识产权局提交的第10-2022-0011818号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本公开涉及一种半导体装置和包括该半导体装置的半导体封装件。


背景技术：

3.在需要数据存储的电子系统中具有能够存储大量数据的半导体装置是重要的。因此，已经对增大半导体装置的数据存储容量进行了研究。例如，作为增大半导体装置的数据存储容量的方法，建议半导体装置包括三维布置的存储器单元而不是二维布置的存储器单元。


技术实现要素：

4.本公开的一些实施例提供具有改善的可靠性和增大的集成度的半导体装置。
5.本公开的一些实施例提供了能够在减小尺寸的同时安装多个半导体芯片的半导体封装件。
6.本公开的目的不限于上面提到的那些，并且本领域技术人员将从以下描述中清楚地理解上面未提到的其它目的。
7.根据本发明构思的一些实施例，半导体装置可以包括：半导体基底，包括堆叠区域和垫区域；外围电路结构，包括在半导体基底上的多个外围电路；单元阵列结构，在外围电路结构上；以及再分布层，在单元阵列结构上，再分布层包括再分布介电层和在再分布介电层上的再分布图案，再分布介电层覆盖单元阵列结构的最上面的导电图案，并且再分布图案连接到最上面的导电图案。再分布层在垫区域上的在竖直方向上的厚度可以大于再分布层在堆叠区域上的在竖直方向上的厚度。
8.根据本发明构思的一些实施例，半导体封装件可以包括：封装基底，包括在封装基底的顶表面处的接合垫；以及多个半导体芯片，堆叠在封装基底上。所述多个半导体芯片中的每个可以包括堆叠区域和垫区域，半导体芯片在堆叠区域上具有第一厚度，半导体芯片在垫区域上具有比第一厚度大的第二厚度。所述多个半导体芯片的垫区域可以彼此竖直地和水平地间隔开。
9.根据本发明构思的一些实施例，半导体封装件可以包括：封装基底，包括在封装基底的顶表面处的多个接合垫；堆叠在封装基底上的多个半导体芯片，所述多个半导体芯片中的每个包括堆叠区域和垫区域，半导体芯片在堆叠区域上具有第一厚度，半导体芯片在垫区域上具有比第一厚度大的第二厚度；多条接合布线，将半导体芯片连接到接合垫；以及模制层，在封装基底上并覆盖所述多个半导体芯片和所述多条接合布线。所述多个半导体芯片中的每个可以包括：半导体基底；外围电路结构，包括在半导体基底上的多个外围电路；单元阵列结构，在外围电路结构上；以及再分布层，在单元阵列结构上，再分布层包括再
分布介电层和在再分布介电层上的再分布图案。再分布介电层可以覆盖单元阵列结构的最上面的导电图案。再分布图案可以连接到最上面的导电图案。半导体芯片的垫区域可以彼此竖直地和水平地间隔开。
10.根据本发明构思的一些实施例，一种制造半导体封装件的方法可以包括：设置包括堆叠区域和垫区域的半导体基底；在半导体基底上形成包括多个外围电路的外围电路结构；形成堆叠结构，堆叠结构包括在堆叠区域上竖直堆叠在所述外围电路结构上的多个电极；形成穿透堆叠结构的多个垂直结构；形成平坦化介电层，覆盖在外围电路结构上的堆叠结构；在堆叠结构和平坦化介电层上形成多个层间介电层和多个导电图案；以及在层间介电层中的最上面的层间介电层上形成再分布层。再分布层在垫区域上的竖直厚度可以大于再分布层在堆叠区域上的竖直厚度。
11.其它实施例的细节包括在描述和附图中。
附图说明
12.图1例示了示出包括根据本发明构思的一些实施例的半导体装置的电子系统的简化示意图。
13.图2例示了示出包括根据本发明构思的一些实施例的半导体装置的电子系统的简化透视图。
14.图3和图4例示了示出根据本发明构思的一些实施例的半导体封装件的简化剖视图。
15.图5例示了示出根据本发明构思的一些实施例的半导体封装件的平面图。
16.图6例示了沿着图5的线a-a'截取的剖视图，示出了根据本发明构思的一些实施例的半导体封装件。
17.图7例示了示出根据本发明构思的一些实施例的半导体芯片的简化透视图。
18.图8a和图8b例示了示出根据本发明构思的一些实施例的半导体芯片的简化剖视图。
19.图9至图13例示了示出根据本发明构思的一些实施例的半导体芯片的剖视图。
20.图14例示了示出图9的部分p的放大视图。
21.图15a、图15b和图15c例示了示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
22.图16a、图16b和图16c例示了示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
23.图17a、图17b和图17c例示了示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
24.图18a和图18b例示了示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
具体实施方式
25.现在将在下文中结合附图描述本发明构思的一些实施例。
26.图1例示了示出包括根据本发明构思的一些实施例的半导体装置的电子系统的简
化示意图。
27.参照图1，根据本发明构思的一些实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以是包括单个或多个半导体装置1100的存储装置，或者可以是包括存储装置的电子装置。例如，电子系统1000可以是固态驱动(ssd)装置、通用串行总线(usb)、计算系统、医疗设备或通信设备，电子系统1000中的每个包括单个或多个半导体装置1100。
28.半导体装置1100可以是诸如nand闪存装置的非易失性存储器装置。半导体装置1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在一些实施例中，第一结构1100f可以设置在第二结构1100s的一侧上。
29.第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是包括位线bl(例如，多条位线)、共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及在位线bl与共源极线csl之间的存储器单元串cstr的存储器单元结构。
30.对于第二结构1100s，存储器单元串cstr中的每个可以包括与共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的存储器单元晶体管mct。根据实施例，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以不同地改变。
31.在一些实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储器单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
32.在一些实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。可以采用下擦除控制晶体管lt1和上擦除控制晶体管ut2中的一个或两个来执行擦除操作，在该擦除操作中，使用栅极感生漏极泄漏(gidl)现象来擦除存储在存储器单元晶体管mct中的数据。
33.共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f朝向第二结构1100s延伸的第一连接线1115电连接到解码器电路1110。位线bl可以通过从第一结构1100f朝向第二结构1100s延伸的第二连接线1125电连接到页缓冲器1120。
34.对于第一结构1100f，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct之中的至少一个选择的存储器单元晶体管执行控制操作。逻辑电路1130可以控制解码器电路1110和页缓冲器1120。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出垫(pad，或称为“焊盘”或“焊垫”)1101与控制器1200通信。输入/输出垫1101可以通过从第一结构1100f朝向第二结构1100s延伸的输入/输出连接线1135电连接到逻辑电路1130。
35.尽管未示出，但是第一结构1100f可以包括电压生成器。电压生成器可以产生操作存储器单元串cstr所需的编程电压、读取电压、通过电压以及验证电压。编程电压可以比读取电压、通过电压和验证电压相对高(例如，约20v至约40v)。
36.在一些实施例中，第一结构1100f可以包括高压晶体管和低压晶体管。解码器电路1110可以包括连接到存储器单元串cstr的字线wl的传输晶体管。传输晶体管可以包括能够承受高电压(诸如在编程操作中施加到字线wl的编程电压)的高压晶体管。页缓冲器1120还可以包括能够承受高电压的高压晶体管。
37.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。在一些实施例中，电子系统1000可以包括多个半导体装置1100，并且在此情况下，控制器1200可以控制多个半导体装置1100。
38.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以例如基于预定固件来操作，并且可以控制nand控制器1220来访问半导体装置1100。nand控制器1220可以包括处理与半导体装置1100的通信的nand接口(i/f)1221。可以使用nand接口1221来经由其传输用于控制半导体装置1100的控制命令、意图写入半导体装置1100的存储器单元晶体管mct中的数据和/或意图从半导体装置1100的存储器单元晶体管mct读取的数据。主机接口1230可以提供电子系统1000与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，可以响应于控制命令通过处理器1210来控制半导体装置1100。
39.图2例示了示出包括根据本发明构思的一些实施例的半导体装置的电子系统的简化透视图。
40.参照图2，根据本发明构思的一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003以及动态随机存取存储器(dram)2004。半导体封装件2003和dram 2004可以通过形成在主板2001上的布线图案2005连接到控制器2002。
41.主板2001可以包括连接器2006，连接器2006包括设置为与外部主机连接的多个引脚(例如，外部连接端子)。在连接器2006上的多个引脚的数量和布置可以基于电子系统2000与外部主机之间的通信接口来改变。在一些实施例中，电子系统2000可以通过一个或更多个接口(例如，通用串行总线(usb)、外围组件互连高速(pic-express)、串行高级技术附件(sata)和/或用于通用闪存(ufs)的m-phy)与外部主机通信。在一些实施例中，电子系统2000可以利用通过连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括电源管理集成电路(pmic)，通过电源管理集成电路(pmic)将从外部主机供应的电力分配给控制器2002和半导体封装件2003。
42.控制器2002可以将数据写入到半导体封装件2003，或者可以从半导体封装件2003读取数据，并且可以增加电子系统2000的操作速度。
43.dram 2004可以是减小外部主机与用作数据存储空间的半导体封装件2003之间的速度差的缓冲存储器。包括在电子系统2000中的dram 2004可以作为一种高速缓冲存储器操作，并且可以在对半导体封装件2003的控制操作中提供用于临时数据存储的空间。当dram 2004包括在电子系统2000中时，控制器2002不仅可以包括用于控制半导体封装件2003的nand控制器，还可以包括用于控制dram 2004的dram控制器。
44.半导体封装件2003可以包括彼此间隔开(例如，彼此水平间隔开)的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件
2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、对应地设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基底2100的连接结构2400以及在封装基底2100上并覆盖半导体芯片2200和连接结构2400的模制层2500。
45.封装基底2100可以是包括上垫2130的印刷电路板。半导体芯片2200中的每个可以包括一个或多个输入/输出垫2210。输入/输出垫2210可以与图1的输入/输出垫1101对应。半导体芯片2200中的每个可以包括堆叠结构3210和垂直结构3220。半导体芯片2200中的每个可以包括或者可以是根据将在下面讨论的本发明构思的一些实施例的半导体装置。如这里描述的，半导体装置可以指例如半导体芯片、半导体封装件或层叠封装装置。如这里描述的，封装件包括封装基底、安装在封装基底上的一个或更多个半导体芯片以及覆盖封装基底和一个或多个半导体芯片的模制层或封装层。
46.在一些实施例中，连接结构2400可以是将输入/输出垫2210电连接到上垫2130的接合布线。因此，对于第一半导体封装件2003a和第二半导体封装件2003b中的每个，半导体芯片2200可以以引线键合(wire bonding)方式彼此电连接，并且可以电连接到封装基底2100的上垫2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每个上，半导体芯片2200可以使用贯穿硅过孔(tsv，也称为“硅通孔”)而不是连接结构2400或接合布线来彼此电连接。
47.在一些实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在除主板2001之外的中介层基底上，并且可以通过形成在中介层基底上的布线彼此连接。
48.图3和图4例示了示出根据本发明构思的一些实施例的半导体封装件的简化剖视图。图3和图4各自描绘了图2中所示的半导体封装件的示例，概念性地示出了沿着图2中所示的半导体封装件的线i-i'截取的剖面。
49.参照图3，印刷电路板可以被用作半导体封装件2003的封装基底2100。封装基底2100可以包括封装基底主体2120、设置在封装基底主体2120的顶表面上的上垫(见图2的2130)、设置或暴露在封装基底主体2120的底表面上的下垫2125以及内部线2135，上垫2130和下垫2125通过内部线2135在封装基底主体2120内电连接。上垫2130可以电连接到连接结构2400。下垫2125可以通过导电连接件2800连接到如图2中所示的电子系统2000中的主板2001的布线图案2005。
50.半导体芯片2200中的每个可以包括半导体基底3010，并且还可以包括在半导体基底3010上顺序堆叠的第一结构3100和第二结构3200。第一结构3100可以包括包含外围布线3110的外围电路区域。第二结构3200可以包括源极结构3205、在源极结构3205上的堆叠结构3210、垂直结构3220和穿透堆叠结构3210的分离结构3230、电连接到垂直结构3220的位线3240以及电连接到堆叠结构3210的字线(见图1的wl)的单元接触插塞。第一结构3100、第二结构3200和半导体芯片2200中的每个还可以包括下面将讨论的分离结构。
51.半导体芯片2200中的每个可以包括与第一结构3100的外围布线3110电连接并且延伸到第二结构3200中的一条或更多条贯穿线3245。贯穿线3245可以设置在堆叠结构3210的外部，并且还可以设置为穿透堆叠结构3210。半导体芯片2200中的每个还可以包括电连接到第一结构3100的外围布线3110的一个或更多个输入/输出垫(见图2的2210)。
52.参照图4，半导体封装件2003a可以被构造为使得半导体芯片2200a中的每个可以包括半导体基底4010、在半导体基底4010上的第一结构4100以及在第一结构4100上且以晶圆键合方式结合到第一结构4100的第二结构4200。
53.第一结构4100可以包括包含外围布线4110和第一接合结构4150的外围电路区域。第二结构4200可以包括源极结构4205、源极结构4205与第一结构4100之间的堆叠结构4210、垂直结构4220和穿透堆叠结构4210的分离结构4230以及电连接到堆叠结构4210的对应垂直结构4220和对应字线(见图1的wl)的第二接合结构4250。例如，第二接合结构4250可以通过电连接到垂直结构4220的位线4240电连接到垂直结构4220并且通过电连接到字线(见图1的wl)的单元接触插塞电连接到字线(见图1的wl)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时彼此结合。第一接合结构4150和第二接合结构4250可以使他们的接合部分例如由铜(cu)形成。如这里使用的，除非上下文另有说明，术语“接触”是指直接连接(即，触摸)。另外，将理解的是，当元件被称为“连接”或“结合”到另一元件或者“在”另一元件“上”时，所述元件可以直接连接或直接结合到另一元件或者直接在另一元件上，或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在居间元件。
54.第一结构4100、第二结构4200和半导体芯片2200a中的每个还可以包括下面将讨论的源极结构。半导体芯片2200a中的每个还可以包括电连接到第一结构4100的外围布线4110的一个或更多个输入/输出垫(见图2的2210)。
55.图3的半导体芯片2200可以通过像接合布线一样成形的连接结构2400彼此电连接，并且这也可以适用于图4的半导体芯片2200a。在一些实施例中，单个半导体封装件中的半导体芯片(诸如图3的半导体芯片2200或图4的半导体芯片2200a)可以通过包括贯穿电极(诸如tsv(贯穿硅过孔))的一个或更多个连接结构彼此电连接。
56.图3的第一结构3100和图4的第一结构4100可以各自对应于下面描述的实施例中的外围电路结构，并且图3的第二结构3200和图4的第二结构4200可以各自对应于下面描述的实施例中的单元阵列结构。
57.图5例示了示出根据本发明构思的一些实施例的半导体封装件的平面图。图6例示了沿着图5的线a-a'截取的剖视图，其示出了根据本发明构思的一些实施例的半导体封装件。图7例示了示出根据本发明构思的一些实施例的半导体芯片的简化透视图。图8a和图8b例示了示出根据本发明构思的一些实施例的半导体芯片的简化剖视图。
58.参照图5和图6，半导体封装件100可以包括封装基底110、在封装基底110上的第一芯片堆叠件cs1、在第一芯片堆叠件cs1上的第二芯片堆叠件cs2、下布线lw、上布线uw、连接布线cw以及模制层150。
59.印刷电路板(pcb)、柔性基底、带基底或任何其它种类的基底可以用作封装基底110。例如，封装基底110可以是内部线形成在其中的印刷电路板。
60.封装基底110可以包括设置在其顶表面上的接合垫bp1和bp2以及设置在其底表面上的结合垫113。
61.接合垫bp1和bp2可以通过内部线电连接到结合垫113。接合垫bp1和bp2可以通过金属线电连接到第一芯片堆叠件cs1和第二芯片堆叠件cs2的芯片垫cp。结合垫113可以另
外附接有诸如焊料球或焊料凸块的连接端子115。
62.第一接合垫bp1可以沿着第二方向d2布置为彼此等距间隔开，同时与第一芯片堆叠件cs1相邻。第二接合垫bp2可以在第一方向d1上布置为与第一接合垫bp1间隔开，例如，也被布置为沿着第二方向d2彼此等距间隔开。第一接合垫bp1和第二接合垫bp2可以连接到信号端子或电源端子/接地端子。
63.第一芯片堆叠件cs1和第二芯片堆叠件cs2中的每个可以包括堆叠在封装基底110上的多个第一半导体芯片c1(或半导体装置)。第一半导体芯片c1可以沿着第一方向d1堆叠在封装基底110上，从而构成阶梯或层叠结构。第一半导体芯片c1可以通过粘合层adl彼此附接。
64.例如，第一芯片堆叠件cs1和第二芯片堆叠件cs2中的每个可以包括堆叠在封装基底110上的四个第一半导体芯片c1。对于第一芯片堆叠件cs1和第二芯片堆叠件cs2中的每个，堆叠的第一半导体芯片c1的数量不限于所示的数量，并且可以是6、8或16。此外，在第一芯片堆叠件cs1中堆叠的第一半导体芯片c1的数量可以与在第二芯片堆叠件cs2中堆叠的第一半导体芯片c1的数量不同。
65.第一半导体芯片c1可以是存储数据的存储器芯片。例如，第一半导体芯片c1可以是动态随机存取存储器(dram)芯片、静态随机存取存储器(sram)芯片、nand闪存芯片、相变随机存取存储器(pram)芯片、电阻式随机存取存储器(rram)芯片、铁磁随机存取存储器(feram)芯片或磁性随机存取存储器(mram)芯片。在一个实施例中，第一半导体芯片c1都是相同类型的芯片。然而，在其它实施例中，不同的第一半导体芯片c1可以是不同类型的芯片。
66.根据一些实施例，半导体封装件100还可以包括在封装基底110与第一芯片堆叠件cs1之间的第二半导体芯片c2和第三半导体芯片c3。
67.第二半导体芯片c2可以是诸如控制器的逻辑芯片。第二半导体芯片c2可以具有比第一半导体芯片c1的在第一方向d1上的宽度小的在第一方向d1上的宽度。第三半导体芯片c3可以具有与第二半导体芯片c2的竖直厚度基本相同的竖直厚度。第三半导体芯片c3可以是与第二半导体芯片c2类似地配置的支撑件或虚设半导体芯片。第二半导体芯片c2和第三半导体芯片c3可以安装在相同的水平(例如，竖直水平)处。第二半导体芯片c2和第三半导体芯片c3可以使它们的顶表面在基本上相同的水平处。如这里使用的诸如“相同”、“相等”、“平面”、“共面”、“平行”和“垂直”的术语涵盖包括例如由于制造工艺可能发生的变化的相同性或接近相同性。除非上下文或其它陈述另外说明，否则这里可以使用术语“基本上”来强调该含义。另外，为了易于描述，这里可以使用诸如“在
……
之下”、“在
……
下方”、“下”、“在
……
上方”、“上”、“顶部”、“底部”等空间相对术语来描述如图中所示的一个元件或特征与另一个元件或特征的关系。将理解的是，除了图中所示的方位之外，空间相对术语旨在涵盖装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件或特征将被定位为在其它元件或特征“上方”。因此，术语“在
……
下方”可以涵盖上方和下方两种方位。装置可以以其它方式定位(旋转90度或处于其它方位)，并且相应地解释这里使用的空间相对描述语。另外，如这里使用的诸如“在
……
上方”和“在
……
之下”的这些空间相对术语具有其普通的广泛含义，例如元件a可以在元件b上方，即使当向下看两个元件时，它们之间没有叠置。
68.对于第一芯片堆叠件cs1和第二芯片堆叠件cs2中的每个，连接布线cw可以将第一半导体芯片c1的芯片垫cp彼此电连接。例如，对于第一芯片堆叠件cs1，每条连接布线cw可以连接两个相邻的第一半导体芯片c1，并且对于第二芯片堆叠件cs2，每条连接布线cw可以连接两个相邻的第一半导体芯片c1。
69.对于第一芯片堆叠件cs1，下布线lw可以将最下面的第一半导体芯片c1的芯片垫cp连接到封装基底110的第一接合垫bp1。
70.对于第二芯片堆叠件cs2，上布线uw可以将最下面的第一半导体芯片c1的芯片垫cp连接到封装基底110的第二接合垫bp2。上布线uw可以比下布线lw长。上布线uw可以越过连接布线cw和下布线lw，从而接合到第二接合垫bp2。
71.在封装基底110的顶表面上，模制层150可以覆盖第一芯片堆叠件cs1和第二芯片堆叠件cs2，并且还可以覆盖下布线lw、上布线uw和连接布线cw。模制层150可以包括介电聚合物(诸如环氧模塑料(emc))或由介电聚合物(诸如环氧模塑料(emc))形成。例如，这里描述的各种布线和垫可以由诸如金属的导电材料形成。
72.参照图7、图8a和图8b，第一半导体芯片c1中的每个可以包括堆叠区域r1和垫区域r2。
73.第一半导体芯片c1中的每个可以包括在垫区域r2上沿着第二方向d2布置的芯片垫cp。对于第一半导体芯片c1中的每个，芯片垫cp可以包括通过其输入或输出信号的信号垫，并且还可以包括向其输入电力信号或接地信号的电源垫/接地垫。芯片垫cp可以形成为具有平坦的表面，并且可以形成在相应的第一半导体芯片c1的表面处。
74.第一半导体芯片c1中的每个可以具有在堆叠区域r1上的第一厚度t1和在垫区域r2上的比第一厚度t1大的第二厚度t2。第一厚度t1和第二厚度t2之间的差d可以与第一厚度t1相同或小于第一厚度t1。垫区域r2可以与每个第一半导体芯片c1的边缘相邻，垫区域r2可以在相应的第一半导体芯片c1的边缘与堆叠区域r1之间。半导体芯片的厚度可以包括半导体芯片的最顶部的表面与最底部的表面之间的厚度，并且在一些实施例中(例如，如在图9和其它图中可见)，不存在竖直延伸超出半导体芯片的最顶部的表面(例如，超出半导体芯片的最顶部的绝缘层表面)的垫或导电线。
75.可以在暴露下面的第一半导体芯片c1的垫区域r2(或芯片垫cp)的同时堆叠第一半导体芯片c1。第一半导体芯片c1的垫区域r2可以彼此水平地和竖直地间隔开。每个第一半导体芯片c1的堆叠区域r1可以与其上覆的第一半导体芯片c1叠置。
76.再分布层rdl可以设置在第一半导体芯片c1中的每个(例如，裸片die)的顶部上，以允许在封装基底110与第一半导体芯片c1之间的容易的引线键合。再分布层rdl可以在单元阵列结构cs和外围电路结构ps的接合布线与内部电路之间分配信号。例如，再分布层rdl可以形成在一组金属层的顶部上。
77.再分布层rdl可以包括再分布介电层和再分布图案。每个第一半导体芯片c1的芯片垫cp可以是再分布图案的一部分。
78.例如，参照图8a，再分布层rdl可以设置在第一半导体芯片c1的堆叠区域r1和垫区域r2上，并且可以在垫区域r2上具有比在堆叠区域r1上大的厚度。
79.又例如，参照图8b，再分布层rdl可以仅形成在第一半导体芯片c1的垫区域r2上。
80.当再分布层rdl形成在每个第一半导体芯片c1上时，第一芯片堆叠件cs1和第二芯
片堆叠件cs2可以具有与再分布层rdl的厚度一样多增大的厚度。然而，根据本发明构思，由于再分布层rdl形成为在垫区域r2上具有比在堆叠区域r1上大的厚度，因此可以防止第一芯片堆叠件cs1和第二芯片堆叠件cs2的厚度与再分布层rdl的厚度成比例地增大。
81.参照图6，在一些实施例中，第一芯片堆叠件cs1和第二芯片堆叠件cs2的总厚度h可以对应于通过将第一厚度t1和第二厚度t2之间的差d加到堆叠区域r1的第一厚度t1与堆叠的第一半导体芯片c1的数量的乘积而获得的值。
82.图9至图13例示了部分地示出根据本发明构思的一些实施例的半导体芯片的剖视图。图14例示了示出图9的部分p的放大视图。
83.参照图9至图13，根据本发明构思的一些实施例的半导体芯片c1(或半导体装置)可以包括半导体基底10，并且还可以包括顺序堆叠在半导体基底10上的外围电路结构ps和单元阵列结构cs。
84.外围电路结构ps和单元阵列结构cs中的每个可以包括堆叠区域r1和垫区域r2，并且堆叠区域r1可以包括单元阵列区域car和连接区域cnr。
85.外围电路结构ps可以包括集成在半导体基底10的整个表面上的外围电路ptr和覆盖外围电路ptr的外围电路介电层50。半导体基底10可以是硅基底。半导体基底10可以包括单元阵列区域car和连接区域cnr。
86.外围电路ptr可以是行解码器和列解码器、页缓冲器和控制电路。例如，外围电路ptr可以包括nmos和pmos晶体管。外围电路线plp可以通过外围接触插塞pcp电连接到外围电路ptr。
87.外围电路介电层50可以设置在半导体基底10的整个表面上。在半导体基底10上，外围电路介电层50可以覆盖外围电路ptr、外围接触插塞pcp和外围电路线plp。外围接触插塞pcp和外围电路线plp可以电连接到外围电路ptr。
88.外围电路介电层50可以包括多个堆叠的介电层。例如，外围电路介电层50可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一个或更多个，或者由氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一个或更多个形成。外围电路介电层50可以包括例如第一下介电层51、第二下介电层55以及在第一下介电层51与第二下介电层55之间的蚀刻停止层53。蚀刻停止层53可以包括与第一下介电层51和第二下介电层55的介电材料不同的介电材料，或者由与第一下介电层51和第二下介电层55的介电材料不同的介电材料形成，并且可以覆盖最上面的外围电路线plp的顶表面。
89.单元阵列结构cs可以设置在外围电路介电层50上。单元阵列结构cs可以包括源极结构cst、堆叠结构st、垂直结构vs、第一接触插塞plg1至第三接触插塞plg3、位线bl以及连接线cl。
90.源极结构cst可以设置在外围电路介电层50与堆叠结构st之间。源极结构cst可以在单元阵列区域car和连接区域cnr上沿着堆叠结构st在第一方向d1上延伸。
91.源极结构cst可以包括半导体层sl、源极导电图案sc以及在源极导电图案sc上的支撑导电图案sp。
92.根据一些实施例，图1中描绘的存储器单元串cstr可以集成在外围电路结构ps上。堆叠结构st和垂直结构vs可以构成图1中描绘的存储器单元串cstr。
93.半导体层sl可以设置在外围电路介电层50的顶表面上。半导体层sl可以由半导体
材料形成。半导体层sl可以包括掺杂有具有第一导电类型(例如，n型)的杂质的半导体或未掺杂有杂质的本征半导体。半导体层sl可以包括选自于单晶结构、非晶结构和多晶结构中的至少一种。
94.源极导电图案sc可以在单元阵列区域car上设置在半导体层sl和堆叠结构st之间。源极导电图案sc可以由掺杂有具有第一导电类型的杂质(例如磷(p)或砷(as))的半导体材料形成。例如，源极导电图案sc可以由掺杂有n型杂质的多晶硅层形成。
95.支撑导电图案sp可以覆盖在单元阵列区域car上的源极导电图案sc的顶表面。支撑导电图案sp可以包括掺杂有具有第一导电类型(例如，n型)的杂质的半导体和没有掺杂有杂质的本征半导体中的一种或更多种。
96.堆叠结构st可以设置在源极结构cst上。堆叠结构st可以沿着第一方向d1从单元阵列区域car朝向连接区域cnr延伸，并且可以在连接区域cnr上具有阶梯式结构。
97.堆叠结构st可以包括沿着与彼此交叉的第一方向d1和第二方向d2垂直的第三方向d3(或竖直方向)交替堆叠的电极ge和介电层ild。栅电极ge可以包括例如选自于掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种，或者由例如选自于掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种形成。介电层ild可以包括氧化硅层和低k介电层中的一种或更多种，或者由氧化硅层和低k介电层中的一种或更多种形成。根据一些实施例，半导体装置可以是垂直nand闪存装置，并且在这种情况下，堆叠结构st的电极ge可以用作参照图1讨论的栅极下线ll1和ll2、字线wl以及栅极上线ul1和ul2。
98.电极ge可以堆叠在源极结构cst上，以在连接区域cnr上具有阶梯式结构。电极ge中的每个可以包括在连接区域cnr上的垫部。电极ge的垫部可以位于彼此水平和竖直不同的位置处。第一接触插塞plg1可以对应地结合到电极ge的垫部。
99.多个垂直结构vs可以穿透单元阵列区域car上的堆叠结构st。尽管未示出，但是可以设置虚设结构以具有与垂直结构vs的结构相同的结构并且穿透连接区域cnr上的电极ge的垫部。
100.参照图14，垂直结构vs中的每个可以包括绝缘填隙图案vi、垂直半导体图案vp和围绕垂直半导体图案vp的侧壁的数据存储图案dsp。例如，垂直半导体图案vp可以具有通心粉形状或其底端封闭的也被描述为杯形的管形状。垂直半导体图案vp可以像u一样成形，并且可以具有填充有介电材料的内部。垂直半导体图案vp可以包括诸如硅(si)、锗(ge)或其混合物的半导体材料，或者由诸如硅(si)、锗(ge)或其混合物的半导体材料形成。包括半导体材料的垂直半导体图案vp可以用作上晶体管ut1和ut2的沟道、存储器单元晶体管mct的沟道以及下晶体管lt1和lt2的沟道，所有这些晶体管都是参照图1所讨论的。
101.数据存储图案dsp可以在第三方向d3上延伸，并且可以围绕垂直半导体图案vp的侧壁。数据存储图案dsp可以具有顶端和底端敞开的通心粉形状或管形状。数据存储图案dsp可以由单个薄层或多个薄层形成。在本发明构思的一些实施例中，数据存储图案dsp可以包括顺序堆叠在垂直半导体图案vp的侧壁上的隧道介电层til、电荷存储层cil和阻挡介电层blk，这些层til、cil和blk构成nand闪存装置的数据存储层。例如，电荷存储层cil可以是捕获介电层、浮置栅电极或包括导电纳米点的介电层。此外，半导体层sl可以在其中设置
有与数据存储图案dsp竖直间隔开的剩余数据存储图案rdsp。剩余数据存储图案rdsp可以具有与数据存储图案dsp的膜结构相同的膜结构。
102.水平介电图案hp可以设置在数据存储图案dsp与电极ge的侧壁之间。水平介电图案hp可以从电极ge的侧壁延伸到电极ge的顶表面和底表面上。
103.对于每个垂直结构vs，垂直半导体图案vp的侧壁的部分可以与源极导电图案sc接触。对于每个垂直结构vs，数据存储图案dsp的底表面可以位于比最下面的电极ge的底表面的水平低且比源极导电图案sc的顶表面的水平高的水平处。
104.返回参照图9，平坦化介电层61可以设置在外围电路介电层50上，并且可以覆盖堆叠结构st的阶梯式结构。平坦化介电层61可以具有基本上平坦的顶表面。例如，平坦化介电层61的顶表面可以位于与垂直结构vs的顶表面的水平基本上相同的水平处。平坦化介电层61可以包括单个介电层或多个堆叠的介电层。平坦化介电层61可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一种或更多种，或者由氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一种或更多种形成。
105.第一层间介电层63、第二层间介电层65、第三层间介电层67和第四层间介电层69可以顺序地堆叠在平坦化介电层61上。第一层间介电层63、第二层间介电层65、第三层间介电层67和第四层间介电层69可以包括诸如氧化硅或氮化硅的介电材料，或者由诸如氧化硅或氮化硅的介电材料形成。
106.第二层间介电层65可以设置有形成在其上的位线bl，位线bl跨越堆叠结构st并在第二方向d2上延伸。位线bl可以通过位线接触插塞bct电连接到垂直结构vs。
107.在连接区域cnr上，第一接触插塞plg1可以穿透第一层间介电层63和平坦化介电层61，从而结合到电极ge的对应的垫部。第一接触插塞plg1可以使其竖直长度随着距单元阵列区域car的距离减小而减小。第一接触插塞plg1可以使其顶表面基本上彼此共面。
108.在垫区域r2上，第二接触插塞plg2可以穿透第一层间介电层63、平坦化介电层61和外围电路介电层50的部分，从而结合到外围电路线plp。第二接触插塞plg2可以使其顶表面与第一接触插塞plg1的顶表面基本上共面。
109.在垫区域r2上，第三接触插塞plg3可以穿透第一层间介电层63、平坦化介电层61和外围电路介电层50的部分，从而结合到外围电路线plp。第三接触插塞plg3可以与源极结构cst和堆叠结构st间隔开。第三接触插塞plg3可以使其顶表面与第二接触插塞plg2的顶表面基本上共面。
110.第一接触插塞plg1、第二接触插塞plg2和第三接触插塞plg3中的每个可以包括由导电金属氮化物(例如，氮化钛或氮化钽)形成的阻挡金属层和由金属(例如，钨、钛或钽)形成的金属层，或者由导电金属氮化物(例如，氮化钛或氮化钽)形成的阻挡金属层和由金属(例如，钨、钛或钽)形成的金属层形成。
111.连接线cl可以设置在第二层间介电层65上，并且可以通过连接接触插塞lct连接到第一接触插塞plg1。
112.第一金属线ml1、第二金属线ml2和第三金属线ml3可以堆叠在垫区域r2上。第一金属线ml1、第二金属线ml2和第三金属线ml3可以位于彼此不同的水平(例如，竖直水平)处，并且可以通过接触插塞彼此连接。第一金属线ml1、第二金属线ml2和第三金属线ml3可以包括例如选自于金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金
属(例如，钛或钽)中的至少一种，或者由例如选自于金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种形成。在一些实施例中，当从平面图观看时，金属线ml1、ml2和ml3中的每条金属线形成拉长的矩形形状。
113.在一些实施例中，示出并描述了四个层间介电层堆叠在平坦化介电层61上，但是本发明构思不限于此。
114.根据一些实施例，再分布层rdl可以设置在第四层间介电层69上，或者设置在第一层间介电层63、第二层间介电层65、第三层间介电层67和第四层间介电层69中的最上面的层间介电层上。再分布层rdl可以包括再分布介电层200、再分布图案210和钝化层220。
115.再分布介电层200可以设置在第四层间介电层69上，并且可以覆盖第三金属线ml3或者覆盖第一金属线ml1、第二金属线ml2和第三金属线ml3中的最上面的金属线。再分布介电层200可以由单层或多层形成。再分布介电层200可以包括高密度等离子体(hdp)层、原硅酸四乙酯(teos)层、氮化硅层和氮氧化硅层中的一种或更多种。
116.再分布图案210可以包括设置在堆叠区域r1上的线部210a和设置在垫区域r2上的垫部210b。再分布图案210可以通过穿透再分布介电层200的过孔连接到第三金属线ml3。数据信号或电力信号/接地信号可以通过再分布图案210的垫部210b外部地输入。再分布图案210的垫部210b可以通过第三接触插塞plg3电连接到外围电路结构ps的外围电路ptr。例如，多个外围电路可以对应于形成半导体装置的外围电路结构ps的不同组件的多个晶体管。
117.再分布图案210可以由例如选自于铜(cu)、铝(al)、镍(ni)、银(ag)、金(au)、铂(pt)、锡(sn)、铅(pb)、钛(ti)、铬(cr)、钯(pd)、铟(in)、锌(zn)、碳(c)及其合金中的至少一种形成。在一些实施例中，再分布图案210可以包括与第一金属线ml1、第二金属线ml2和第三金属线ml3(其在一些实施例中可以全部由相同的材料形成)的金属材料不同的金属材料，或者由与第一金属线ml1、第二金属线ml2和第三金属线ml3(其在一些实施例中可以全部由相同的材料形成)的金属材料不同的金属材料形成。尽管对于图9未示出平面图，但是再分布图案210可以包括彼此连接以形成电路图案的直线部。直线部可以彼此接触，并且可以在d1方向和d2方向上以及在沿着水平d1/d2平面的斜线方向上延伸。
118.钝化层220可以具有基本上均匀的厚度，并且钝化层220在堆叠区域r1上的顶表面可以低于钝化层220在垫区域r2上的顶表面。在堆叠区域r1上，钝化层220可以覆盖(例如，直接覆盖)并且可以接触在再分布图案210的线部210a处的顶表面。在垫区域r2上，钝化层220可以具有暴露在再分布图案210的垫部210b处的顶表面的开口op。再分布图案210的垫部210b可以包括相对于钝化层220被暴露的部分以及在竖直(d3)方向上比线部210a厚并且被钝化层220覆盖的附加部分。钝化层220可以包括氮化硅、氮氧化硅和光敏聚酰亚胺(pspi)中的一种或更多种，或者由氮化硅、氮氧化硅和光敏聚酰亚胺(pspi)中的一种或更多种形成。
119.根据一些实施例，再分布层rdl可以具有在垫区域r2上的较大的厚度tb以及在堆叠区域r1上的较小的厚度ta。例如，再分布层rdl可以具有在垫区域r2和堆叠区域r1两者中的第一竖直水平处的底(例如，最底部)表面，但是可以具有在垫区域r2中的第二竖直水平处和堆叠区域r1中的第三竖直水平处的顶表面(例如，最顶部的表面)，其中，第二竖直水平高于第三竖直水平。
120.根据图9中所示的实施例，再分布介电层200可以在堆叠区域r1和垫区域r2上具有基本上均匀的厚度(例如，除了形成金属线ml3的位置之外的均匀的厚度，或者从最顶部的表面到最底部的表面的均匀的厚度)。再分布图案210可以被构造为使得垫部210b的厚度trb(例如，最大厚度)比线部210a的厚度tra(例如，最大厚度)大。线部210a的厚度tra可以在约0.5μm至约0.6μm的范围内，而垫部210b的厚度trb可以在约1.0μm至约1.2μm的范围内。再分布图案210的垫部210b的厚度trb可以大于第三金属线ml3或者金属线ml1、ml2和ml3中的最上面的金属线的厚度tm。
121.根据图10的实施例，再分布图案210可以包括设置在堆叠区域r1上的线部210a和设置在垫区域r2上的垫部210b，并且垫部210b的厚度trb可以与线部210a的厚度tra基本上相同。线部210a的厚度tra和垫部210b的厚度trb可以大于第三金属线ml3的厚度tm。例如，再分布图案210的线部210a和垫部210b可以包括彼此不同的金属材料或由彼此不同的金属材料形成。
122.在垫区域r2上，再分布介电层200的顶表面可以位于与再分布图案210的线部210a处的顶表面的水平基本上相同的水平处。
123.在堆叠区域r1上的第三金属线ml3与再分布图案210之间的间隔sa可以小于在垫区域r2上的第三金属线ml3与再分布图案210之间的间隔sb。在垫区域r2上，第三金属线ml3与再分布图案210之间的间隔sb可以大于第二金属线ml2与第三金属线ml3之间的间隔。
124.根据图11的实施例，再分布介电层200在堆叠区域r1上的厚度tda可以小于再分布介电层200在垫区域r2上的厚度tdb。再分布介电层200在堆叠区域r1上的顶表面可以位于比再分布介电层200在垫区域r2上的顶表面的水平低的水平处。
125.再分布图案210在堆叠区域r1上的厚度tra可以与再分布图案210在垫区域r2上的厚度trb基本上相同(例如，除了在堆叠区域r1和垫区域r2之间的边界处)，并且再分布图案210在堆叠区域r1上的顶表面可以低于再分布图案210在垫区域r2上的顶表面。
126.根据图12中所示的实施例，再分布层rdl可以设置在第四层间介电层69上，并且可以在堆叠区域r1上省略再分布图案210且再分布图案210可以仅设置在垫区域r2上。在垫区域r2上，再分布图案210的一部分可以被钝化层220的开口op暴露。在垫区域r2上，再分布图案210可以通过过孔连接到第三金属线ml3。再分布图案210可以具有厚度tr。
127.根据图13中所示的实施例的半导体装置可以具有芯片到芯片(c2c)结构。可以通过在半导体基底10(或第一晶圆)上制造包括外围电路结构ps的上芯片，在不同于第一半导体基底10的第二半导体基底(或第二晶圆)上制造包括单元阵列结构cs的下芯片，然后使用接合方法将上芯片和下芯片彼此连接来实现c2c结构。接合方法可以意指以形成在上芯片的最上面的金属层上的接合金属垫(例如，在芯片被翻转之后)电连接到形成在下芯片的最上面的金属层上的接合金属垫的方式。例如，当接合金属垫由铜(cu)形成时，接合方法可以是cu与cu接合方法，并且接合金属垫可以由铝(al)或钨(w)形成。
128.外围电路结构ps可以形成在第一半导体基底10上，并且如上面参照图9至图12所讨论的，外围电路结构ps可以包括外围电路ptr、外围接触插塞pcp、外围电路线plp以及外围电路介电层50。外围电路ptr可以集成在第一半导体基底10的顶表面上。表面介电层201可以设置在第一半导体基底10的后表面上。外围电路结构ps可以具有与上面所论述的示例的特征基本上相同的特征。
129.根据一些实施例，外围电路结构ps还可以包括设置在最上面的外围电路介电层50中的第一接合垫mp1。第一接合垫mp1可以通过外围电路线plp和外围接触插塞pcp电连接到外围电路ptr。第一接合垫mp1可以使其顶表面与最上面的外围电路介电层50的顶表面基本上共面。
130.如参照图9至图12所论述的，单元阵列结构cs可以包括源极结构cst、堆叠结构st、垂直结构vs、位线bl、连接线cl以及接触插塞plg1、plg2和plg3，并且这些组件可以具有与上面在先前实施例中所论述的特征基本上相同的特征。
131.此外，单元阵列结构cs可以包括将位线bl电连接到电极ge(或字线)的第二接合垫mp2。第二接合垫mp2可以设置在层间介电层63、65、67和69中的最上面的层间介电层69中。在垫区域r2上，第二接合垫mp2中的一些可以通过连接线cl和连接接触插塞lct电连接到第二接触插塞plg2和第三接触插塞plg3。
132.第二接合垫mp2可以电接合和物理地接合到外围电路结构ps的第一接合垫mp1。例如，第二接合垫bp2可以接触第一接合垫bp1。
133.第二接合垫mp2可以包括与第一接合垫mp1的金属材料相同的金属材料。第二接合垫mp2和第一接合垫mp1可以在布置、形状、宽度和面积方面彼此基本上相同。
134.根据本实施例，下介电层90可以设置在源极结构cst的半导体层sl上，并且金属线ml可以设置在下介电层90上。在垫区域r2上，金属线ml可以通过接触插塞电连接到第二接触插塞plg2和第三接触插塞plg3中的一个。
135.再分布层rdl可以设置在下介电层90上，并且再分布介电层200可以覆盖金属线ml。例如，再分布介电层200可以在堆叠区域r1和垫区域r2上具有基本上均匀的厚度。
136.如参照图9所讨论的，再分布图案210可以设置在再分布介电层200上，并且再分布图案210在堆叠区域r1上的厚度tra可以小于再分布图案210在垫区域r2上的厚度trb。
137.钝化层220可以在堆叠区域r1和垫区域r2上(例如，除了在两个区域相交的边界处)具有基本上均匀的厚度，并且可以覆盖再分布介电层200的顶表面和再分布图案210的顶表面。钝化层220可以具有暴露再分布图案210的垫部210b的开口op。
138.图13中示出的再分布层rdl可以具有参照图10至图12中的任何一个所讨论的再分布层rdl的特征。
139.图15a、图15b和图15c例示了示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
140.参照图15a，半导体基底10可以包括堆叠区域r1和垫区域r2。
141.可以在半导体基底10上设置外围电路结构ps。外围电路结构ps可以包括形成在半导体基底10上的外围电路peri(或ptr)。外围电路结构ps可以包括与上面参照图9至图13所讨论的外围电路结构ps的组件基本上相同的组件。
142.例如，外围电路结构ps的形成步骤可以包括：在半导体基底10上形成外围电路(见图9的ptr)，形成连接到外围电路ptr的外围线结构(见图9的pcp和plp)以及形成外围电路介电层(见图9的50)。
143.可以在外围电路结构ps上形成单元阵列结构cs。单元阵列结构cs可以包括在堆叠区域r1上的单元阵列ca和在垫区域r2上的多个介电层61/63/65。单元阵列结构cs可以包括与上面参照图9至图13所讨论的单元阵列结构cs的组件基本上相同的组件。
144.例如，单元阵列结构cs的形成步骤可以包括：在堆叠区域r1上的外围电路结构ps上形成源极结构(见图9的cst)，在源极结构cst上形成包括竖直交替堆叠的电极(参见图9的ge)和介电层(参见图9的ild)的堆叠结构(参见图9的st)，形成穿透堆叠结构st的垂直结构(参见图9的vs)，在外围电路结构ps上形成覆盖堆叠结构st的平坦化介电层(参见图9的61)，以及形成多个介电层63/65/67和第一金属线ml1、第二金属线ml2和第三金属线ml3。
145.在形成最上面的金属线或第三金属线ml3之后，可以在形成在最上面的层间介电层69上的再分布介电层200上形成再分布导电层205。再分布导电层205可以填充穿透形成在最上面的层间介电层69上的再分布介电层200的通路孔。
146.再分布导电层205的形成步骤可以包括：形成共形地覆盖再分布介电层200的表面的金属种子层，以及在金属种子层上形成金属层。金属种子层和金属层可以通过诸如电镀、无电镀或溅射的膜沉积方法形成。再分布导电层205可以包括例如选自于铜(cu)、铝(al)、镍(ni)、银(ag)、金(au)、铂(pt)、锡(sn)、铅(pb)、钛(ti)、铬(cr)、钯(pd)、铟(in)、锌(zn)、碳(c)及其合金中的至少一种，或者由选自于铜(cu)、铝(al)、镍(ni)、银(ag)、金(au)、铂(pt)、锡(sn)、铅(pb)、钛(ti)、铬(cr)、钯(pd)、铟(in)、锌(zn)、碳(c)及其合金中的至少一种形成。在一些实施例中，再分布导电层205可以包括与第一金属线ml1、第二金属线ml2和第三金属线ml3的金属材料不同的金属材料。例如，第一金属线ml1、第二金属线ml2和第三金属线ml3可以包括钨(w)或铜(cu)，并且再分布导电层205可以包括铝(al)。
147.再分布导电层205可以电连接到第三金属线ml3。再分布导电层205可以在再分布介电层200上具有基本上均匀的厚度。
148.在形成再分布导电层205之后，可以在再分布导电层205上形成第一掩模图案m1。第一掩模图案m1可以覆盖再分布导电层205在垫区域r2上的顶表面的部分。后来，第一掩模图案m1可以用作蚀刻掩模以各向异性地蚀刻再分布导电层205的一部分。因此，再分布导电层205可以在堆叠r1上具有比在垫区域r2上的厚度小的厚度。在蚀刻之前的再分布导电层205可以被描述为初始再分布导电层。
149.参照图15b，可以在再分布导电层205上形成第二掩模图案m2。第二掩模图案m2可以覆盖再分布导电层205在堆叠区域r1和垫区域r2上的部分。
150.参照图15c，第二掩模图案m2可以用作蚀刻掩模来蚀刻再分布导电层205以暴露再分布介电层200。因此，如上面参照图9所讨论的，可以形成具有在堆叠区域r1上的第一厚度且在垫区域r2上的第二厚度的再分布图案210，并且第二厚度大于第一厚度。
151.之后，可以在再分布介电层200和再分布图案210上形成钝化层220。钝化层220可以包括或可以是例如氧化硅层、氮化硅层、氮氧化硅层或聚酰亚胺类材料。
152.钝化层220可以由光敏聚酰亚胺形成，并且在这种情况下，可以采用旋涂工艺来在再分布介电层200上沉积钝化层220。钝化层220可以形成为在堆叠区域r1和垫区域r2上具有基本上均匀的厚度。然后，可以通过曝光工艺使钝化层220图案化，而不形成光致抗蚀剂层。例如，在垫区域r2上，再分布图案210的垫部210b可以被钝化层220的开口op部分地暴露。
153.如上面描述的，以这种方式形成的半导体芯片可以具有在垫区域r2上比在堆叠区域r1上的厚度大的厚度。
154.图16a、图16b和图16c例示了示出根据本发明构思的一些实施例的制造半导体装
置的方法的剖视图。
155.参照图16a，如参照图15a所讨论的，可以在半导体基底10上形成外围电路结构ps，然后可以在外围电路结构ps上形成单元阵列结构cs。
156.可以在单元阵列结构cs的最上面的层间介电层69上形成再分布介电层200，覆盖第三金属线ml3。
157.在堆叠区域r1上，可以在再分布介电层200中形成再分布图案210的线部210a。再分布图案210的线部210a可以通过过孔连接到第三金属线ml3。通过蚀刻在堆叠区域r1上的再分布介电层200的一部分形成沟槽，用第一金属材料填充沟槽，然后使第一金属材料平坦化，可以形成再分布图案210的线部210a。因此，再分布图案210的线部210a可以具有与再分布介电层200的顶表面基本上共面的顶表面。再分布图案210的线部210a可以具有与第三金属线ml3的厚度相同的厚度或比第三金属线ml3的厚度大的厚度。
158.参照图16b，在垫区域r2上，可以在再分布介电层200上形成再分布图案210的垫部210b，并且可以在垫区域r2上穿过再分布介电层200形成通路孔。通过在再分布介电层200上沉积与第一金属材料不同的第二金属材料，然后使沉积的第二金属材料图案化，可以形成垫部210b。垫部210b可以部分地接触线部210a的顶表面，并且可以通过第一金属线ml1、第二金属线ml2和第三金属线ml3连接到第三接触插塞plg3。
159.参照图16c，如参照图15c所讨论的，可以在再分布介电层200和再分布图案210上形成钝化层220。钝化层220可以形成为在堆叠区域r1和垫区域r2上具有基本上均匀的厚度。
160.在垫区域r2上，可以使钝化层220图案化以形成部分地暴露再分布图案210的垫部210b的开口op。
161.图17a、图17b和图17c例示了示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
162.参照图17a，如参照图15a所讨论的，可以在半导体基底10上形成外围电路结构ps，随后可以在外围电路结构ps上形成单元阵列结构cs。后来，可以在单元阵列结构cs的最上面的层间介电层69上形成再分布介电层200，覆盖第三金属线ml3。
163.在形成再分布介电层200之后，可以在再分布介电层200上形成第一掩模图案m1。第一掩模图案m1可以覆盖再分布介电层200在垫区域r2上的顶表面的部分。此后，第一掩模图案m1可以用作蚀刻掩模以各向异性地蚀刻再分布介电层200的一部分。因此，再分布介电层200在堆叠区域r1上的厚度tda可以小于再分布介电层200在垫区域r2上的厚度tdb。
164.根据一些实施方式，在使用第一掩模图案m1来形成再分布介电层200之前，可以形成通路孔(未示出)以穿透再分布介电层200。
165.参照图17b，可以在再分布介电层200上形成再分布导电层205。再分布导电层205可以填充穿透在最上面的层间介电层69上的再分布介电层200的通路孔。
166.再分布导电层205的形成步骤可以包括：形成共形地覆盖再分布介电层200的表面的金属种子层，以及在金属种子层上形成金属层。金属种子层和金属层可以通过诸如电镀、无电镀或溅射的膜沉积方法形成。再分布导电层205可以在堆叠区域r1和垫区域r2上具有基本上均匀的厚度。
167.可以在再分布导电层205上形成第二掩模图案m2。第二掩模图案m2可以覆盖再分
布导电层205在堆叠区域r1和垫区域r2上的部分。
168.参照图17c，第二掩模图案m2可以用作蚀刻掩模以蚀刻再分布导电层205以暴露再分布介电层200。因此，如上面参照图11所讨论的，再分布图案210可以形成为在堆叠区域r1与垫区域r2之间具有台阶差。
169.此后，如参照图15c所讨论的，可以在再分布介电层200和再分布图案210上形成钝化层220。钝化层220可以形成为在堆叠区域r1和垫区域r2上具有基本上均匀的厚度。
170.在垫区域r2上，可以使钝化层220图案化以形成部分地暴露再分布图案210的垫部210b的开口op。
171.图18a和图18b例示了示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
172.参照图18a，如参照图15a所讨论的，可以在半导体基底10上形成外围电路结构ps，随后可以在外围电路结构ps上形成单元阵列结构cs。后来，可以在单元阵列结构cs的最上面的层间介电层69上形成再分布介电层200，覆盖第三金属线ml3。
173.在垫区域r2上，可以形成通路孔(未示出)以穿透再分布介电层200。
174.在形成通路孔(未示出)之后，可以仅在垫区域r2上在再分布介电层200上局部地形成再分布图案210。通过在再分布介电层200上沉积再分布导电层，然后使再分布导电层图案化，可以形成再分布图案210。在使再分布导电层图案化时，可以在堆叠区域r1上去除再分布导电层。
175.参照图18b，如参照图15c所讨论的，可以在再分布介电层200和再分布图案210上形成钝化层220。
176.根据本发明构思的一些实施例，再分布图案可以具有接合布线接合到其的垫部，并且再分布图案的垫部可以形成在半导体芯片的垫区域上，结果是可以能够容易地改变垫尺寸和垫位置。此外，连接到单元阵列和外围电路的导电图案可以设置在再分布图案的垫部下方，因此可以减小垫区域的面积以减小半导体芯片的尺寸。
177.根据本发明构思的一些实施例，在半导体芯片的顶部上的再分布层可以形成为在堆叠区域和垫区域上具有不同的厚度，因此可以能够减小包括堆叠在封装基底上的半导体芯片的半导体封装件的尺寸。
178.尽管已经结合附图中示出的本发明构思的一些实施例描述了本发明构思，但是本领域技术人员将理解的是，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。对于本领域技术人员将明显的是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。
179.诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语仍然可以在权利要求中被称为“第一”或“第二”。此外，使用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在其它地方用不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。

技术特征：
1.一种半导体装置，所述半导体装置包括：半导体基底，包括堆叠区域和垫区域；外围电路结构，包括位于半导体基底上的多个外围电路；单元阵列结构，位于外围电路结构上；以及再分布层，位于单元阵列结构上，再分布层包括再分布介电层和位于再分布介电层上的再分布图案，再分布介电层覆盖单元阵列结构的最上面的导电图案，并且再分布图案连接到最上面的导电图案，其中，再分布层在垫区域上的在竖直方向上的厚度大于再分布层在堆叠区域上的在竖直方向上的厚度。2.根据权利要求1所述的半导体装置，其中，再分布图案包括：垫部，位于垫区域上；以及线部，位于堆叠区域上，其中，垫部的在竖直方向上的厚度大于线部的在竖直方向上的厚度。3.根据权利要求2所述的半导体装置，其中，再分布介电层在堆叠区域和垫区域上具有从最底部的表面至最顶部的表面的均匀的厚度。4.根据权利要求1所述的半导体装置，其中，再分布介电层在垫区域上的最大厚度大于在堆叠区域上的最大厚度。5.根据权利要求4所述的半导体装置，其中，所述再分布图案包括：垫部，位于垫区域上；以及线部，位于堆叠区域上，其中，垫部的厚度与线部的厚度相同。6.根据权利要求1所述的半导体装置，其中，在堆叠区域上的最上面的导电图案与再分布图案之间的间隔小于在垫区域上的最上面的导电图案与再分布图案之间的间隔。7.根据权利要求1所述的半导体装置，其中，再分布介电层在堆叠区域和垫区域上具有基本上均匀的厚度，并且再分布图案仅局部地形成在垫区域上。8.根据权利要求1所述的半导体装置，其中，再分布图案的厚度大于最上面的导电图案的厚度。9.根据权利要求1所述的半导体装置，其中，再分布层还包括钝化层，钝化层位于再分布介电层上并且覆盖再分布图案，其中，钝化层具有暴露在垫区域上的再分布图案的一部分的开口。10.根据权利要求1所述的半导体装置，其中，单元阵列结构包括：堆叠结构，包括在堆叠区域上竖直堆叠的多个电极；多个垂直结构，穿透堆叠结构；多条位线，跨越堆叠结构并且连接到所述多个垂直结构；以及接触插塞，与堆叠结构间隔开并且位于垫区域上，接触插塞将最上面的导电图案连接到外围电路。11.根据权利要求1所述的半导体装置，所述半导体装置还包括：封装基底，包括位于封装基底的顶表面上的接合垫。
12.一种半导体封装件，所述半导体封装件包括：封装基底，包括位于封装基底的顶表面处的接合垫；以及多个半导体芯片，堆叠在封装基底上，所述多个半导体芯片中的每个包括堆叠区域和垫区域，每个半导体芯片在堆叠区域上具有第一厚度，每个半导体芯片在垫区域上具有比第一厚度大的第二厚度，其中，所述多个半导体芯片的垫区域彼此竖直地和水平地间隔开。13.根据权利要求12所述的半导体封装件，其中，所述多个半导体芯片中的每个包括位于每个半导体芯片的顶部上的再分布层，其中，再分布层包括：再分布介电层；以及再分布图案，位于再分布介电层上，其中，再分布层在垫区域上的厚度大于再分布层在堆叠区域上的厚度。14.根据权利要求13所述的半导体封装件，其中，对于每个半导体芯片，再分布层还包括钝化层，钝化层位于再分布介电层上且覆盖再分布图案，钝化层具有暴露在垫区域上的再分布图案的部分的开口。15.根据权利要求14所述的半导体封装件，所述半导体封装件还包括：针对每个半导体芯片的接合布线，接合布线将再分布图案的部分连接到接合垫，再分布图案的所述部分被所述开口暴露。16.根据权利要求13所述的半导体封装件，其中，对于每个半导体芯片：再分布介电层在堆叠区域和在垫区域上具有基本上均匀的厚度，并且再分布图案在垫区域上的厚度大于再分布图案在堆叠区域上的厚度。17.根据权利要求13所述的半导体封装件，其中，对于每个半导体芯片：再分布介电层在垫区域上的厚度大于再分布介电层在堆叠区域上的厚度，并且再分布图案在堆叠区域和垫区域上具有基本上均匀的厚度。18.根据权利要求12所述的半导体封装件，其中，第一厚度与第二厚度之间的差与第一厚度相同或小于第一厚度。19.根据权利要求12所述的半导体封装件，其中，所述多个半导体芯片构成位于封装基底上的第一芯片堆叠件和位于第一芯片堆叠件上的第二芯片堆叠件，其中，所述半导体封装件还包括：多条下布线，将第一芯片堆叠件连接到封装基底；多条上布线，将第二芯片堆叠件连接到封装基底；以及多条连接布线，所述多个半导体芯片的芯片垫在第一芯片堆叠件和第二芯片堆叠件中的每个上通过所述多条连接布线彼此连接。20.根据权利要求12所述的半导体封装件，其中，所述多个半导体芯片中的每个包括：半导体基底；外围电路结构，包括位于半导体基底上的多个外围电路；单元阵列结构，位于外围电路结构上；以及再分布层，位于单元阵列结构上，再分布层包括再分布介电层和位于再分布介电层上的再分布图案，再分布介电层覆盖单元阵列结构的最上面的导电图案，并且再分布图案连接到最上面的导电图案。

技术总结
公开了半导体装置和半导体封装件。所述半导体装置包括：半导体基底，包括堆叠区域和垫区域；外围电路结构，包括在半导体基底上的多个外围电路；单元阵列结构，在外围电路结构上；以及再分布层，在单元阵列结构上并且包括再分布介电层和在再分布介电层上的再分布图案。再分布介电层覆盖单元阵列结构的最上面的导电图案。再分布图案连接到最上面的导电图案。再分布层在垫区域上的在竖直方向上的厚度大于再分布层在堆叠区域上的在竖直方向上的厚度。再分布层在堆叠区域上的在竖直方向上的厚度。再分布层在堆叠区域上的在竖直方向上的厚度。


技术研发人员：金相录 朴商秀 朴廷埈 全秀昶 曹诚敏
受保护的技术使用者：三星电子株式会社
技术研发日：2022.11.10
技术公布日：2023/7/31