半导体装置和制造该半导体装置的方法与流程

半导体装置和制造该半导体装置的方法
1.相关申请的交叉引用
2.本技术要求于2022年1月19日在韩国知识产权局提交的韩国专利申请no.10-2022-0007849的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
3.本发明构思涉及半导体装置和制造该半导体装置的方法，更具体地，涉及包括场效应晶体管的半导体装置和制造该半导体装置的方法。


背景技术：

4.半导体装置包括由金属氧化物半导体场效应晶体管(mos-fet)组成的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体装置的日益增长的需求，mos-fet被积极地按比例缩小。
5.mos-fet的按比例缩小可能导致半导体装置的操作性质的劣化。正在进行各种研究以克服与半导体装置的按比例缩小相关联的技术限制，并实现具有高性能的半导体装置。


技术实现要素：

6.本发明构思的一些示例实施例提供了一种具有改善的电特性的半导体装置。
7.本发明构思的一些示例实施例提供了一种制造具有改善的电特性的半导体装置的方法。
8.根据本发明构思的一些示例实施例，半导体装置可以包括：衬底，其包括有源图案；沟道图案，其位于有源图案上，沟道图案包括竖直地堆叠以彼此间隔开的多个半导体图案；源极/漏极图案，其连接到多个半导体图案；栅电极，其位于多个半导体图案上，栅电极在平行于衬底的顶表面的第一方向上延伸；以及栅极绝缘层，其位于多个半导体图案与栅电极之间。多个半导体图案可以包括第一半导体图案，第一半导体图案包括在第一方向上彼此相对的相对的侧表面、以及底表面和顶表面，栅极绝缘层可以覆盖第一半导体图案的相对的侧表面、第一半导体图案的底表面和第一半导体图案的顶表面。栅极绝缘层可以包括：第一区域，其位于第一半导体图案的相对的侧表面中的一个上；以及第二区域，其位于第一半导体图案的顶表面和第一半导体图案的底表面中的一个上，第一区域在第一方向上的厚度可以大于第二区域在垂直于衬底的顶表面的第二方向上的厚度。
9.根据本发明构思的一些示例实施例，半导体装置可以包括：衬底，其包括有源图案；沟道图案，其位于有源图案上，沟道图案包括竖直地堆叠以彼此间隔开的多个半导体图案；源极/漏极图案，其连接到多个半导体图案；栅电极，其位于多个半导体图案上；以及栅极绝缘层，其位于多个半导体图案与栅电极之间。栅电极可以包括位于作为多个半导体图案中的两个相邻的半导体图案的第一半导体图案与第二半导体图案之间的部分，栅极绝缘层可以包括：第一区域，其位于栅电极的所述部分与源极/漏极图案的侧表面之间；以及第
二区域，其位于栅电极的所述部分与第二半导体图案的底表面之间。栅极绝缘层的第一区域可以直接覆盖源极/漏极图案的侧表面，并且第一区域在平行于衬底的顶表面的第一方向上的厚度可以大于第二区域在垂直于衬底的顶表面的第二方向上的厚度。
10.根据本发明构思的一些示例实施例，半导体装置可以包括：衬底，其包括有源区域；器件隔离层，其在有源区域上限定有源图案；位于有源图案上的沟道图案和源极/漏极图案；栅电极，其位于沟道图案上，栅电极在平行于衬底的顶表面的第一方向上延伸；栅极绝缘层，其插设在栅电极与沟道图案之间；栅极间隔件，其位于栅电极的侧表面上；栅极封盖图案，其位于栅电极的顶表面上；层间绝缘层，其位于栅极封盖图案上；有源接触件，其穿透层间绝缘层并且电连接到源极/漏极图案；金属半导体化合物层，其位于有源接触件与源极/漏极图案之间；栅极接触件，其穿透层间绝缘层和栅极封盖图案，并且电连接到栅电极；第一金属层，其位于层间绝缘层上，第一金属层包括分别电连接到有源接触件和栅极接触件的第一互连线以及电源线；以及第二金属层，其位于第一金属层上。第二金属层可以包括电连接到第一金属层的第二互连线，沟道图案可以包括在垂直于衬底的顶表面的第二方向上堆叠的多个半导体图案。栅极绝缘层可以被设置为包围作为半导体图案中的一个的第一半导体图案，包围第一半导体图案的栅极绝缘层可以具有在第一方向上的第一厚度和在第二方向上的第二厚度。第一厚度可以大于第二厚度。
11.根据本发明构思的一些示例实施例，制造半导体装置的方法可以包括：在衬底上形成堆叠图案，堆叠图案包括交替地堆叠的有源层和牺牲层；在堆叠图案上形成牺牲图案，牺牲图案在平行于衬底的顶表面延伸的第一方向上延伸；蚀刻与牺牲图案的一侧相邻的堆叠图案以形成凹部；在凹部中形成源极/漏极图案；连接到源极/漏极图案的有源层形成构成沟道图案的半导体图案；去除牺牲图案和牺牲层以暴露出半导体图案；以及在暴露的半导体图案上顺序地形成栅极绝缘层和栅电极。作为半导体图案中的一个的第一半导体图案可以包括在第一方向上彼此相对的相对的侧表面、以及底表面和顶表面。栅极绝缘层的形成可以包括在第一半导体图案的相对的侧表面、底表面和顶表面上形成界面层。这里，界面层在第一半导体图案的相对的侧表面上的形成速率可以高于界面层在第一半导体图案的底表面和顶表面上的形成速率。
附图说明
12.图1、图2和图3是示出根据本发明构思的一些示例实施例的半导体装置的逻辑单元的概念图。
13.图4是示出根据本发明构思的一些示例实施例的半导体装置的平面图。
14.图5a、图5b、图5c和图5d是分别沿着图4的线a-a'、b-b'、c-c'和d-d'截取的截面图。
15.图6a是示出图5a的部分
‘
m’的放大截面图。
16.图6b是示出图5d的部分
‘
n’的放大截面图。
17.图7a、图7b、图8a、图8b、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b和图12c是示出根据本发明构思的一些示例实施例的制造半导体装置的方法的截面图。
18.图13a、图14a和图15a是示出形成图11a的部分
‘
m’的方法的放大截面图。
19.图13b、图14b和图15b是示出形成图11c的部分
‘
n’的方法的放大截面图。
20.图16a、图17a和图18是根据本发明构思的一些示例实施例的各自示出图5a的部分
‘
m’的放大截面图。
21.图16b和图17b是根据本发明构思的一些示例实施例的各自示出图5d的部分
‘
n’的放大截面图。
具体实施方式
22.现在将参照其中示出一些示例实施例的附图来更加充分地描述本发明构思的示例实施例。
23.图1、图2和图3是示出根据本发明构思的一些示例实施例的半导体装置的逻辑单元的概念图。
24.参照图1，可以提供单高度单元shc。详细地，第一电源线m1_r1和第二电源线m1_r2可以设置在衬底100上。第一电源线m1_r1可以是被提供有源电压(vss)(例如，接地电压)的传导路径。第二电源线m1_r2可以是被提供有漏极电压(vdd)(例如，电源电压)的传导路径。
25.单高度单元shc可以限定在第一电源线m1_r1与第二电源线m1_r2之间。单高度单元shc可以包括一个第一有源区域ar1和一个第二有源区域ar2。第一有源区域ar1和第二有源区域ar2中的一个可以是pmosfet区域，并且另一个可以是nmosfet区域。换言之，单高度单元shc可以具有设置在第一电源线m1_r1与第二电源线m1_r2之间的cmos结构。
26.第一有源区域ar1和第二有源区域ar2中的每一个可以在第一方向d1上具有第一宽度wi1。单高度单元shc在第一方向d1上的长度可以被限定为第一高度he1。第一高度he1可以基本等于第一电源线m1_r1与第二电源线m1_r2之间的距离(例如，节距)。
27.单高度单元shc可以构成单个逻辑单元。在本说明书中，逻辑单元可以表示被配置为执行特定功能的逻辑装置(例如，and、or、xor、xnor、反相器等)。换言之，逻辑单元可以包括构成逻辑装置的晶体管和将晶体管彼此连接的互连线。
28.参照图2，可以提供双高度单元dhc。详细地，第一电源线m1_r1、第二电源线m1_r2和第三电源线m1_r3可以设置在衬底100上。第一电源线m1_r1可以设置在第二电源线m1_r2与第三电源线m1_r3之间。第三电源线m1_r3可以是被提供有源电压(vss)的传导路径。
29.双高度单元dhc可以限定在第二电源线m1_r2与第三电源线m1_r3之间。双高度单元dhc可以包括一对第一有源区域ar1和一对第二有源区域ar2。
30.第二有源区域ar2中的一个可以与第二电源线m1_r2相邻。第二有源区域ar2中的另一个可以与第三电源线m1_r3相邻。一对第一有源区域ar1可以与第一电源线m1_r1相邻。当在平面中观看时，第一电源线m1_r1可以设置在一对第一有源区域ar1之间。
31.双高度单元dhc在第一方向d1上的长度可以被定义为第二高度he2。第二高度he2可以为图1的第一高度he1的大约两倍。双高度单元dhc的一对第一有源区域ar1可以组合以用作单个有源区域。
32.在一些示例实施例中，图2中示出的双高度单元dhc可以被定义为多高度单元。尽管未示出，但是多高度单元可以包括其单元高度为单高度单元shc的单元高度的大约三倍的三高度单元。
33.参照图3，第一单高度单元shc1、第二单高度单元shc2和双高度单元dhc可以二维
地布置在衬底100上。第一单高度单元shc1可以设置在第一电源线m1_r1与第二电源线m1_r2之间。第二单高度单元shc2可以设置在第一电源线m1_r1与第三电源线m1_r3之间。第二单高度单元shc2可以在第一方向d1上与第一单高度单元shc1相邻。
34.双高度单元dhc可以设置在第二电源线m1_r2与第三电源线m1_r3之间。双高度单元dhc可以在第二方向d2上与第一单高度单元shc1和第二单高度单元shc2相邻。
35.划分结构db可以设置在第一单高度单元shc1与双高度单元dhc之间以及第二单高度单元shc2与双高度单元dhc之间。双高度单元dhc的有源区域可以通过划分结构db与第一单高度单元shc1和第二单高度单元shc2中的每一个的有源区域电分离。
36.图4是示出根据本发明构思的一些示例实施例的半导体装置的平面图。图5a、图5b、图5c和图5d是分别沿着图4的线a-a'、b-b'、c-c'和d-d'截取的截面图。图6a是示出图5a的部分
‘
m’的放大截面图。图6b是示出图5d的部分
‘
n’的放大截面图。图4和图5a至图5d的半导体装置可以是图1的单高度单元shc的具体示例。
37.参照图4、图5a、图5b、图5c和图5d，单高度单元shc可以设置在衬底100上。构成逻辑电路的逻辑晶体管可以设置在单高度单元shc上。衬底100可以是由硅、锗、硅锗、化合物半导体材料等形成的半导体衬底或者包括硅、锗、硅锗、化合物半导体材料等的半导体衬底。在一些示例实施例中，衬底100可以是硅晶圆。
38.衬底100可以包括第一有源区域ar1和第二有源区域ar2。第一有源区域ar1和第二有源区域ar2中的每一个可以在第二方向d2上延伸。在一些示例实施例中，第一有源区域ar1可以是nmosfet区域，第二有源区域ar2可以是pmosfet区域。
39.第一有源图案ap1和第二有源图案ap2可以由形成在衬底100的上部中的沟槽tr限定。第一有源图案ap1可以设置在第一有源区域ar1上，第二有源图案ap2可以设置在第二有源区域ar2上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2中的每一个可以是衬底100的竖直突出部分。
40.器件隔离层st可以设置在衬底100上。器件隔离层st可以被设置为填充沟槽tr。器件隔离层st可以包括氧化硅层。器件隔离层st可以不覆盖以下要描述的第一沟道图案ch1和第二沟道图案ch2。
41.在一些示例实施例中，第一方向d1可以被理解为平行于衬底100的顶表面100s延伸，第二方向d2可以被理解为平行于衬底100的顶表面100s延伸并且垂直于第一方向d1，第三方向d3可以被理解为垂直于衬底100的顶表面100s延伸，并且垂直于第一方向d1和第二方向d2两者延伸。
42.第一沟道图案ch1可以设置在第一有源图案ap1上。第二沟道图案ch2可以设置在第二有源图案ap2上。第一沟道图案ch1和第二沟道图案ch2中的每一个可以包括顺序地堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案至第三半导体图案sp1、sp2和sp3可以在竖直方向(即，第三方向d3)上彼此间隔开。
43.第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个可以由硅(si)、锗(ge)和硅锗(sige)中的至少一种形成，或者包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。例如，第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个可以由多晶硅形成，或者包括多晶硅。
44.多个第一源极/漏极图案sd1可以设置在第一有源图案ap1上。多个第一凹部rs1可
以形成在第一有源图案ap1的上部中。第一源极/漏极图案sd1可以分别设置在第一凹部rs1中。第一源极/漏极图案sd1可以是第一导电类型(例如，n型)的杂质区域。第一沟道图案ch1可以插设在每对第一源极/漏极图案sd1之间。换言之，每对第一源极/漏极图案sd1可以通过堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3彼此连接。
45.多个第二源极/漏极图案sd2可以设置在第二有源图案ap2上。多个第二凹部rs2可以形成在第二有源图案ap2的上部中。第二源极/漏极图案sd2可以分别设置在第二凹部rs2中。第二源极/漏极图案sd2可以是第二导电类型(例如，p型)的杂质区域。第二沟道图案ch2可以插设在每对第二源极/漏极图案sd2之间。换言之，每对第二源极/漏极图案sd2可以通过堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3彼此连接。
46.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是通过选择性外延生长(seg)工艺形成的外延图案。在一些示例实施例中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的顶表面可以高于第三半导体图案sp3的顶表面。在一些示例实施例中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的至少一个的顶表面可以定位在与第三半导体图案sp3的顶表面基本相同的水平处。
47.在一些示例实施例中，第一源极/漏极图案sd1可以由与衬底100相同的半导体元素(例如，si)形成，或者包括与衬底100相同的半导体元素(例如，si)。第二源极/漏极图案sd2可以包括其晶格常数大于衬底100的晶格常数的半导体材料(例如，sige)。在此情况下，一对第二源极/漏极图案sd2可以在其间的第二沟道图案ch2上施加压应力。
48.第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的侧表面可以具有不平坦或凸起的形状。换言之，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的侧表面可以具有波形轮廓，该波形轮廓可以被理解为连续的波形轮廓(例如，正弦波)，其中，当侧表面在竖直方向(例如，第三方向d3)上延伸时，侧表面在水平方向(例如，如图6a中所示的第二方向d2)上的宽度改变，例如，根据波形改变。例如，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的侧表面可以具有波形轮廓，使得当源极/漏极图案的侧表面在第三方向d3上延伸时，侧表面的位置垂直于第三方向d3振荡(例如，在第二方向d2上振荡)。第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的侧表面可以朝向以下将描述的栅电极ge的第一部分至第三部分po1、po2和po3突出。
49.栅电极ge可以被设置为与第一沟道图案ch1和第二沟道图案ch2交叉，并且在第一方向d1上延伸。栅电极ge可以在第二方向d2上以第一节距布置。栅电极ge中的每一个可以与第一沟道图案ch1和第二沟道图案ch2竖直地重叠。
50.栅电极ge可以包括：第一部分po1，其插设在有源图案ap1或ap2与第一半导体图案sp1之间；第二部分po2，其插设在第一半导体图案sp1与第二半导体图案sp2之间；第三部分po3，其插设在第二半导体图案sp2与第三半导体图案sp3之间；以及第四部分po4，其位于第三半导体图案sp3上。
51.参照图5d，栅电极ge可以设置在第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个的顶表面ts、底表面bs和相对的侧表面sw上。即，根据一些示例实施例的晶体管可以是其中栅电极ge被设置为三维地围绕沟道图案的三维场效应晶体管(例如，mbcfet或gaafet)。
52.返回参照图4和图5a至图5d，一对栅极间隔件gs可以分别设置在栅电极ge的第四
部分po4的相对的侧表面上。栅极间隔件gs可以沿着栅电极ge并且在第一方向d1上延伸。栅极间隔件gs的顶表面可以高于栅电极ge的顶表面。栅极间隔件gs的顶表面可以与以下将描述的第一层间绝缘层110的顶表面共面。在一些示例实施例中，栅极间隔件gs可以由sicn、sicon和sin中的至少一种形成，或者包括sicn、sicon和sin中的至少一种。在一些示例实施例中，栅极间隔件gs可以是多层结构，该多层结构由从sicn、sicon和sin中选择的至少两种不同的材料形成，或者包括从sicn、sicon和sin中选择的至少两种不同的材料。例如，如图6a和图6b中所示，栅极间隔件gs可以包括第一间隔件gs1和第二间隔件gs2。
53.栅极封盖图案gp可以设置在栅电极ge上。栅极封盖图案gp可以沿着栅电极ge或者在第一方向d1上延伸。栅极封盖图案gp可以由相对于以下将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成，或者包括相对于以下将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。详细地，栅极封盖图案gp可以由sion、sicn、sicon和sin中的至少一种形成，或者包括sion、sicn、sicon和sin中的至少一种。
54.栅极绝缘层gi可以插设在栅电极ge与第一沟道图案ch1之间以及栅电极ge与第二沟道图案ch2之间。栅极绝缘层gi可以覆盖第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个的顶表面ts、底表面bs和相对的侧表面sw。栅极绝缘层gi可以覆盖栅电极ge下方的器件隔离层st的顶表面。
55.在一些示例实施例中，参照图6a和图6b，栅极绝缘层gi可以包括界面层il和高k电介质层hk。界面层il可以包括氧化硅层或氮氧化硅层。高k电介质层hk可以由其介电常数高于氧化硅的高k电介质材料形成，或者包括其介电常数高于氧化硅的高k电介质材料。作为示例，高k电介质层hk可以由例如氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种形成，或者包括例如氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
56.在一些示例实施例中，半导体装置可以包括使用负电容器的负电容(nc)fet。例如，栅极绝缘层gi可以包括表现出铁电性质的铁电层和表现出顺电性质的顺电层。
57.铁电层可以具有负电容，顺电层可以具有正电容。在其中两个或更多个电容器串联连接并且每个电容器具有正电容的情况下，总电容可以减小至小于电容器中的每一个的电容的值。相反，在其中串联连接的电容器中的至少一个具有负电容的情况下，串联连接的电容器的总电容可以具有正值，并且可以大于每个电容的绝对值。
58.在其中具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可以增大。由于总电容的这种增大，包括铁电层的晶体管可以在室温下具有小于60mv/decade的亚阈值摆幅(ss)。
59.铁电层可以具有铁电性质。铁电层可以由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种形成，或者包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种。这里，氧化铪锆可以是掺杂有锆(zr)的氧化铪。可替换地，氧化铪锆可以是由铪(hf)、锆(zr)和/或氧(o)组成的化合物。
60.铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧
(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和/或锡(sn)中的至少一种。铁电层中的掺杂剂的种类可以根据包括在铁电层中的铁电材料而改变。
61.在铁电层包括氧化铪的情况下，铁电层中的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和/或钇(y)中的至少一种。
62.在掺杂剂是铝(al)的情况下，铁电层中的铝的含量可以在3at％(原子百分比)至8at％的范围内。这里，掺杂剂(例如，铝原子)的含量可以是铝原子的数量与铪原子和铝原子的数量之比。
63.在掺杂剂是硅(si)的情况下，铁电层中的硅的含量可以在2at％至10at％的范围内。在掺杂剂是钇(y)的情况下，铁电层中的钇的含量可以在2at％至10at％的范围内。在掺杂剂是钆(gd)的情况下，铁电层中的钆的含量可以在1at％至7at％的范围内。在掺杂剂是锆(zr)的情况下，铁电层中的锆的含量可以在50at％至80at％的范围内。
64.顺电层可以具有顺电性质。顺电层可以由例如氧化硅和/或高k金属氧化物中的至少一种形成，或者包括例如氧化硅和/或高k金属氧化物中的至少一种。可用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和/或氧化铝中的至少一种，但是本发明构思不限于这些示例。
65.铁电层和顺电层可以由相同的材料形成，或者包括相同的材料。铁电层可以具有铁电性质，但是顺电层可以不具有铁电性质。例如，在铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可以与顺电层中的氧化铪的晶体结构不同。
66.铁电层可以仅在其厚度在特定范围内时才表现出铁电性质。在一些示例实施例中，铁电层可以具有范围在0.5至10nm内的厚度，但是本发明构思不限于该示例。由于与铁电性质的出现相关联的临界厚度根据铁电材料的种类而改变，因此铁电层的厚度可以根据铁电材料的种类而改变。
67.作为示例，栅极绝缘层gi可以包括单个铁电层。作为另一示例，栅极绝缘层gi可以包括彼此间隔开的多个铁电层。栅极绝缘层gi可以具有其中多个铁电层和多个顺电层交替地堆叠的多层结构。
68.返回参照图4和图5a至图5d，栅电极ge可以包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层gi上，并且可以与第一半导体图案至第三半导体图案sp1、sp2和sp3相邻。第一金属图案可以包括可用作调整晶体管的阈值电压的功函数金属。通过调整第一金属图案的厚度和组成，可能能够实现具有期望的阈值电压的晶体管。例如，栅电极ge的第一部分至第三部分po1、po2和po3可以由第一金属图案或功函数金属组成。
69.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括由从由钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)组成的组选择的至少一种金属材料组成的层。在一些示例实施例中，第一金属图案还可以包括碳(c)。第一金属图案可以包括堆叠的多个功函数金属层。
70.第二金属图案可以由其电阻低于第一金属图案的电阻的金属材料形成，或者包括其电阻低于第一金属图案的电阻的金属材料。例如，第二金属图案可以由从由钨(w)、铝(al)、钛(ti)和钽(ta)组成的组选择的至少一种金属材料形成，或者包括从由钨(w)、铝
(al)、钛(ti)和钽(ta)组成的组选择的至少一种金属材料。栅电极ge的第四部分po4可以包括第一金属图案和第一金属图案上的第二金属图案。
71.第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔件gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间绝缘层110可以具有与栅极封盖图案gp的顶表面和栅极间隔件gs的顶表面基本共面的顶表面。第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极封盖图案gp。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。在一些示例实施例中，第一层间绝缘层110至第四层间绝缘层140中的至少一个可以包括氧化硅层。
72.单高度单元shc可以具有在第二方向d2上彼此相对的第一边界bd1和第二边界bd2。第一边界bd1和第二边界bd2可以在第一方向d1上延伸。单高度单元shc可以具有在第一方向d1上彼此相对的第三边界bd3和第四边界bd4。第三边界bd3和第四边界bd4可以在第二方向d2上延伸。
73.在第二方向d2上彼此相对的一对划分结构db可以设置在单高度单元shc的两侧。例如，一对划分结构db可以分别设置在单高度单元shc的第一边界bd1和第二边界bd2上。划分结构db可以在第一方向d1上延伸以平行于栅电极ge。划分结构db与同其相邻的栅电极ge之间的节距可以等于第一节距。
74.划分结构db可以被设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案ap1和第二有源图案ap2中。划分结构db可以被设置为穿透第一有源图案ap1和第二有源图案ap2中的每一个的上部。划分结构db可以将单高度单元shc中的每一个的有源区域与邻近的单元的有源区域电分离。
75.有源接触件ac可以被设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且分别电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。一对有源接触件ac可以分别设置在栅电极ge的两侧处。当在平面图中观看时，有源接触件ac可以是在第一方向d1上延伸的条形图案。
76.有源接触件ac可以是自对准接触件。例如，有源接触件ac可以通过使用栅极封盖图案gp和栅极间隔件gs的自对准工艺来形成。例如，有源接触件ac可以覆盖栅极间隔件gs的侧表面的至少一部分。尽管未示出，但是有源接触件ac可以覆盖栅极封盖图案gp的顶表面的一部分。
77.金属半导体化合物层sc(例如，硅化物层)可以分别插设在有源接触件ac与第一源极/漏极图案sd1之间以及有源接触件ac与第二源极/漏极图案sd2之间。有源接触件ac可以通过金属半导体化合物层sc电连接到源极/漏极图案sd1或sd2。例如，金属半导体化合物层sc可以由硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种形成，或者包括硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
78.栅极接触件gc可以被设置为穿透第二层间绝缘层120和栅极封盖图案gp，并且分别电连接到栅电极ge。当在平面图中观看时，栅极接触件gc可以被设置为分别与第一有源区域ar1和第二有源区域ar2重叠。作为示例，栅极接触件gc可以设置在第二有源图案ap2(例如，见图5b)上。
79.在一些示例实施例中，参照图5b，与栅极接触件gc相邻的有源接触件ac的上部可
以用上绝缘图案uip填充。上绝缘图案uip的底表面可以低于栅极接触件gc的底表面。换言之，与栅极接触件gc相邻的有源接触件ac的顶表面可以通过上绝缘图案uip形成在低于栅极接触件gc的底表面的水平处。因此，可能能够防止彼此相邻的栅极接触件gc和有源接触件ac彼此接触，并且由此防止在彼此相邻的栅极接触件gc与有源接触件ac之间发生短路问题。
80.有源接触件ac和栅极接触件gc中的每一个可以包括导电图案fm和包围导电图案fm的阻挡图案bm。例如，导电图案fm可以由金属材料(例如，铝、铜、钨、钼和钴)中的至少一种形成，或者包括金属材料(例如，铝、铜、钨、钼和钴)中的至少一种。阻挡图案bm可以被设置为覆盖导电图案fm的侧表面和底表面。在一些示例实施例中，阻挡图案bm可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成，或者包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以由氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化镍、氮化钴(con)和氮化铂(ptn)中的至少一种形成，或者包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化镍、氮化钴(con)和氮化铂(ptn)中的至少一种。
81.第一金属层m1可以设置在第三层间绝缘层130中。例如，第一金属层m1可以包括第一电源线m1_r1、第二电源线m1_r2和第一互连线m1_i。第一金属层m1的电源线m1_r1、m1_r2和第一互连线m1_i中的每一个可以在第二方向d2上延伸并且彼此平行。
82.详细地，第一电源线m1_r1和第二电源线m1_r2可以分别设置在单高度单元shc的第三边界bd3和第四边界bd4上。第一电源线m1_r1可以沿着第三边界bd3并且在第二方向d2上延伸。第二电源线m1_r2可以沿着第四边界bd4并且在第二方向d2上延伸。
83.第一金属层m1的第一互连线m1_i可以设置在第一电源线m1_r1与第二电源线m1_r2之间。第一金属层m1的第一互连线m1_i可以在第一方向d1上以第二节距布置。第二节距可以小于第一节距。第一互连线m1_i中的每一个的线宽可以小于第一电源线m1_r1和第二电源线m1_r2中的每一个的线宽。
84.第一金属层m1还可以包括第一穿通件vi1。第一穿通件vi1可以分别设置在第一金属层m1的互连线m1_r1、m1_r2和m1_i下方。有源接触件ac和第一金属层m1的互连线可以通过第一穿通件vi1彼此电连接。栅极接触件gc和第一金属层m1的互连线可以通过第一穿通件vi1彼此电连接。
85.第一金属层m1的互连线及其下方的第一穿通件vi1可以通过单独的工艺来形成。例如，可以通过相应的单镶嵌工艺来独立地形成第一金属层m1的互连线和第一穿通件vi1。可以使用亚20nm工艺来制造根据一些示例实施例的半导体装置。
86.第二金属层m2可以设置在第四层间绝缘层140中。第二金属层m2可以包括多个第二互连线m2_i。第二金属层m2的第二互连线m2_i中的每一个可以是在第一方向d1上延伸的线形或条形图案。换言之，第二互连线m2_i可以在第一方向d1上延伸并且彼此平行。
87.第二金属层m2还可以包括分别设置在第二互连线m2_i下方的第二穿通件vi2。第一金属层m1和第二金属层m2的互连线可以通过第二穿通件vi2彼此电连接。可以通过双镶嵌工艺一起形成第二金属层m2的互连线及其下方的第二穿通件vi2。
88.第一金属层m1的互连线可以由与第二金属层m2的导电材料相同或不同的导电材料形成，或者包括与第二金属层m2的导电材料相同或不同的导电材料。例如，第一金属层m1和第二金属层m2的互连线可以由金属材料(例如，铝、铜、钨、钌、钼和钴)中的至少一种形
成，或者包括金属材料(例如，铝、铜、钨、钌、钼和钴)中的至少一种。尽管未示出，但是多个金属层(例如，m3、m4、m5等)可以额外地堆叠在第四层间绝缘层140上。堆叠的金属层中的每一个可以包括用作单元之间的布线路径的互连线。
89.将参照图6a和图6b更加详细地描述栅极绝缘层gi。首先，参照图6a，栅电极ge的第一部分至第三部分po1、po2和po3中的每一个可以具有凹陷侧表面。第一部分至第三部分po1、po2和po3的凹陷侧表面可以对应于第一源极/漏极图案sd1的侧表面的突出部分。
90.在一些示例实施例中，第一部分至第三部分po1、po2和po3可以具有彼此不同的宽度。例如，第三部分po3在第二方向d2上的最大宽度可以大于第二部分po2在第二方向d2上的最大宽度。第一部分po1在第二方向d2上的最大宽度可以大于第三部分po3在第二方向d2上的最大宽度。
91.作为示例，以下将描述栅电极ge的第二部分po2和包围第二部分po2的栅极绝缘层gi。栅极绝缘层gi可以插设在第二部分po2与第一半导体图案sp1之间、第二部分po2与第二半导体图案sp2之间、以及第二部分po2与第一源极/漏极图案sd1之间。
92.栅极绝缘层gi可以包括界面层il和高k电介质层hk。界面层il可以被设置为直接覆盖第一半导体图案sp1、第二半导体图案sp2和第一源极/漏极图案sd1。高k电介质层hk可以插设在界面层il与第二部分po2之间。高k电介质层hk可以被设置为直接覆盖第二部分po2的表面。
93.栅极绝缘层gi的厚度可以是界面层il的厚度和高k电介质层hk的厚度之和。栅极绝缘层gi在水平方向(例如，第二方向d2)上的厚度可以是第一厚度tk1。栅极绝缘层gi在竖直方向(例如，第三方向d3)上的厚度可以是第二厚度tk2。第一厚度tk1和第二厚度tk2可以彼此不同。第一厚度tk1可以大于第二厚度tk2。第二厚度tk2与第一厚度tk1之比tk2/tk1可以在0.3至0.8的范围内。
94.在一些示例实施例中，高k电介质层hk可以具有均匀的厚度。然而，界面层il在水平方向上的厚度可以大于在竖直方向上的厚度。由于界面层il的厚度的这种差异，栅极绝缘层gi的第一厚度tk1可以大于第二厚度tk2。
95.栅极绝缘层gi可以包括第一区域pa1，第一区域pa1设置在第一源极/漏极图案sd1的第一刻面fa1上并且具有第一厚度tk1。如所示出的，栅极绝缘层gi的第一区域pa1可以直接覆盖第一源极/漏极图案sd1的侧表面。第一源极/漏极图案sd1的第一刻面fa1可以是与第二方向d2正交的晶面(例如，第一晶面)。例如，第一刻面fa1可以是{1 1 0}晶面。
96.栅极绝缘层gi可以包括第二区域pa2，第二区域pa2设置在第一半导体图案sp1和第二半导体图案sp2中的每一个的第二刻面fa2上并且具有第二厚度tk2。第二刻面fa2可以是第一半导体图案sp1的顶表面或第二半导体图案sp2的底表面。第二刻面fa2可以是与第三方向d3正交的晶面(例如，第二晶面)。例如，第二刻面fa2可以是{1 0 0}晶面。
97.根据本发明构思的一些示例实施例，在形成界面层il的工艺中，界面层il在{1 1 0}晶面上的形成速率可以高于在{1 0 0}晶面上的形成速率。因此，界面层il在{1 1 0}晶面上的厚度(例如，tk1)可以大于在{1 0 0}晶面上的厚度(例如，tk2)。根据本发明构思的一些示例实施例，栅极绝缘层gi可以被形成为在作为{1 1 0}晶面的第一刻面fa1上具有第一厚度tk1，并且在作为{1 0 0}晶面的第二刻面fa2上具有第二厚度tk2。
98.根据本发明构思的一些示例实施例，由于栅极绝缘层gi的第一区域pa1的第一厚
度tk1大于第二区域pa2的第二厚度tk2，因此，可能能够减小晶体管在截止状态下的泄漏电流。此外，可能能够减小栅电极ge的第一部分至第三部分po1、po2和po3与第一源极/漏极图案sd1之间的电容。即，根据本发明构思的一些示例实施例，通过选择性地增大栅极绝缘层gi的厚度，可能能够改善半导体装置的电特性。
99.例如，栅电极ge可以包括位于第二半导体图案sp2与另一半导体图案(例如，第一半导体图案sp1)之间的第二部分po2，栅电极ge的第二部分po2可以与第二半导体图案sp2相邻，栅极绝缘层gi可以包括：第一区域pa1，其位于栅电极ge的第二部分po2与第一源极/漏极图案sd1之间，并且可以直接覆盖第一源极/漏极图案sd1的侧表面；以及第二区域pa2，其位于栅电极ge的第二部分po2与另一半导体图案之间(例如，位于第二部分po2与第二半导体图案sp2的底表面之间)，第一区域pa1在垂直于竖直方向(例如，第三方向d3)的水平方向(例如，第二方向d2)上的厚度可以大于第二区域pa2在竖直方向(例如，第三方向d3)上的厚度。
100.参照图6b，第一半导体图案至第三半导体图案sp1、sp2和sp3可以堆叠在第一有源图案ap1上以彼此竖直地间隔开。栅极绝缘层gi可以被设置为包围第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个。在下文中，以下将更加详细地描述作为半导体图案之一的第二半导体图案sp2和被设置为包围该半导体图案的栅极绝缘层gi。
101.栅极绝缘层gi可以包括设置在第二半导体图案sp2的侧表面(例如，第一刻面fa1)上的第三区域pa3。栅极绝缘层gi可以包括设置在第二半导体图案sp2的顶表面或底表面(例如，第二刻面fa2)上的第四区域pa4。
102.第一刻面fa1可以是与第一方向d1正交的晶面。例如，第一刻面fa1可以是{1 1 0}晶面。第二刻面fa2可以是与第三方向d3正交的晶面。例如，第二刻面fa2可以是{1 0 0}晶面。例如，第一源极/漏极图案sd1的侧表面包括{1 1 0}晶面，第二半导体图案sp2的底表面可以包括{1 0 0}晶面。
103.栅极绝缘层gi在水平方向上的厚度(例如，第三区域pa3的厚度)可以是第一厚度tk1。栅极绝缘层gi在竖直方向上的厚度(例如，第四区域pa4的厚度)可以是第二厚度tk2。第一厚度tk1可以大于第二厚度tk2。
104.在一些示例实施例中，高k电介质层hk可以具有均匀的厚度。然而，界面层il在水平方向上的厚度可以大于其在竖直方向上的厚度。由于界面层il的厚度的这种差异，栅极绝缘层gi的第一厚度tk1可以大于第二厚度tk2。
105.在一些示例实施例中，由于栅极绝缘层gi的第三区域pa3的第一厚度tk1大于第四区域pa4的第二厚度tk2，因此，可能能够减小晶体管在导通状态下的泄漏电流。当栅极绝缘层gi的第四区域pa4具有相对小的厚度(例如，tk2)时，半导体图案sp1至sp3中的相邻的半导体图案之间的空间spa可以扩大。在此情况下，可以用栅电极ge的第一部分po1至第三部分po3稳定地填充半导体图案sp1至sp3之间的空间spa。即，根据本发明构思的一些示例实施例，通过改变栅极绝缘层gi的厚度，可能能够改善半导体装置的电特性和可靠性特性。
106.例如，栅极绝缘层gi可以包括：第三区域pa3，其位于第二半导体图案sp2的相对的侧表面之一(例如，第一刻面fa1)上；以及第四区域pa4，其位于第二半导体图案sp2的顶表面和第二半导体图案sp2的底表面中的一个上，第三区域pa3在水平方向(例如，第一方向d1)上的第一厚度tk1大于第四区域pa4在垂直于水平方向的竖直方向(例如，第三方向d3)
上的第二厚度tk2。例如，栅极绝缘层gi的第三区域pa3的界面层il在水平方向(例如，第一方向d1)上的厚度可以大于(例如，在量级上大于)栅极绝缘层gi的第四区域pa4的界面层il在竖直方向(例如，第三方向d3)上的厚度。例如，栅极绝缘层gi的第三区域pa3的高k电介质层hk在水平方向(例如，第一方向d1)上的厚度可以大于(例如，在量级上大于)栅极绝缘层gi的第四区域pa4的高k电介质层hk在竖直方向(例如，第三方向d3)上的厚度。
107.在图6a和图6b中示例性地示出位于第一沟道图案ch1上的栅极绝缘层gi。然而，不仅设置在第一沟道图案ch1上而且设置在第二沟道图案ch2上的栅极绝缘层gi可以具有与图6a和图6b中所示的特征相同的特征。
108.图7a、图7b、图8a、图8b、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b和图12c是示出根据本发明构思的一些示例实施例的制造半导体装置的方法的截面图。详细地，图7a、图8a、图9a、图10a、图11a和图12a是与图4的线a-a'对应的截面图。图9b、图10b、图11b和图12b是与图4的线c-c'对应的截面图。图7b、图8b、图9c、图10c、图11c和图12c是与图4的线d-d'对应的截面图。
109.参照图7a和图7b，可以提供包括第一有源区域ar1和第二有源区域ar2的衬底100。可以在衬底100上交替地堆叠有源层acl和牺牲层sal。有源层acl可以由硅(si)、锗(ge)和硅锗(sige)中的一种形成，或者包括硅(si)、锗(ge)和硅锗(sige)中的一种，并且牺牲层sal可以由硅(si)、锗(ge)和硅锗(sige)中的另一种形成，或者包括硅(si)、锗(ge)和硅锗(sige)中的另一种。
110.牺牲层sal可以由相对于有源层acl具有蚀刻选择性的材料形成，或者包括相对于有源层acl具有蚀刻选择性的材料。例如，有源层acl可以由硅(si)形成，或者包括硅(si)，并且牺牲层sal可以由硅锗(sige)形成，或者包括硅锗(sige)。牺牲层sal中的每一个的锗浓度可以在10at％至30at％的范围内。
111.可以分别在衬底100的第一有源区域ar1和第二有源区域ar2上形成掩模图案。掩模图案可以是在第二方向d2上延伸的线形或条形图案。
112.可以执行使用掩模图案作为蚀刻掩模的图案化工艺以形成限定第一有源图案ap1和第二有源图案ap2的沟槽tr。可以在第一有源区域ar1上形成第一有源图案ap1。可以在第二有源区域ar2上形成第二有源图案ap2。
113.可以在第一有源图案ap1和第二有源图案ap2中的每一个上形成堆叠图案stp。堆叠图案stp可以包括交替地堆叠的有源层acl和牺牲层sal。可以在图案化工艺期间与第一有源图案ap1和第二有源图案ap2一起形成堆叠图案stp。
114.器件隔离层st可以被形成为填充沟槽tr。详细地，可以在衬底100上形成绝缘层以覆盖第一有源图案ap1和第二有源图案ap2以及堆叠图案stp。可以通过使绝缘层凹陷以暴露出堆叠图案stp来形成器件隔离层st。
115.器件隔离层st可以由绝缘材料(例如，氧化硅)中的至少一种形成，或者包括绝缘材料(例如，氧化硅)中的至少一种。可以在器件隔离层st上方放置堆叠图案stp，并且堆叠图案stp可以暴露于器件隔离层st的外部。换言之，堆叠图案stp可以在器件隔离层st上方竖直地突出。
116.参照图8a和图8b，可以在衬底100上形成牺牲图案pp以与堆叠图案stp交叉。牺牲图案pp中的每一个可以是在第一方向d1上延伸的线形或条形图案。牺牲图案pp可以在第二
方向d2上以第一节距布置。
117.详细地，牺牲图案pp的形成可以包括：在衬底100上形成牺牲层；在牺牲层上形成硬掩模图案mp；以及使用硬掩模图案mp作为蚀刻掩模来将牺牲层图案化。牺牲层可以由多晶硅形成，或者包括多晶硅。
118.可以在牺牲图案pp中的每一个的相对的侧表面上形成一对栅极间隔件gs。栅极间隔件gs的形成可以包括在衬底100上共形地形成栅极间隔件层以及各向异性地蚀刻栅极间隔件层。在一些示例实施例中，栅极间隔件gs可以是包括至少两个层的多层结构。
119.参照图9a至图9c，可以在第一有源图案ap1上的堆叠图案stp中形成第一凹部rs1。可以在第二有源图案ap2上的堆叠图案stp中形成第二凹部rs2。在第一凹部rs1和第二凹部rs2的形成期间，还可以在第一有源图案ap1和第二有源图案ap2(例如，见图9b)中的每一个的两侧使器件隔离层st凹陷。
120.详细地，可以通过使用硬掩模图案mp和栅极间隔件gs作为蚀刻掩模蚀刻第一有源图案ap1上的堆叠图案stp来形成第一凹部rs1。可以在一对牺牲图案pp之间形成第一凹部rs1。第一凹部rs1的形成还可以包括对暴露的牺牲层sal执行选择性蚀刻工艺。可以通过选择性蚀刻工艺将牺牲层sal中的每一个凹进以形成凹进区域ide。因此，第一凹部rs1可以具有波形内侧表面。可以通过与用于第一凹部rs1的方法相同的方法来形成位于第二有源图案ap2上的堆叠图案stp中的第二凹部rs2。
121.顺序地堆叠在第一凹部rs1中的相邻的第一凹部rs1之间的第一半导体图案至第三半导体图案sp1、sp2和sp3可以分别由有源层acl形成。位于第一凹部rs1中的相邻的第一凹部rs1之间的第一半导体图案至第三半导体图案sp1、sp2和sp3可以构成第一沟道图案ch1。位于第二凹部rs2中的相邻的第二凹部rs2之间的第一半导体图案至第三半导体图案sp1、sp2和sp3可以构成第二沟道图案ch2。
122.参照图10a至图10c，可以分别在第一凹部rs1中形成第一源极/漏极图案sd1。详细地，可以执行其中第一凹部rs1的内表面被用作种子层的seg工艺以形成填充第一凹部rs1的外延层。可以使用被第一凹部rs1暴露的第一半导体图案至第三半导体图案sp1、sp2和sp3以及衬底100作为种子层来生长外延层。在一些示例实施例中，seg工艺可以包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。
123.在一些示例实施例中，第一源极/漏极图案sd1可以由与衬底100相同的半导体元素(例如，si)形成，或者包括与衬底100相同的半导体元素(例如，si)。在第一源极/漏极图案sd1的形成期间，可以用n型杂质(例如，磷、砷或锑)原位掺杂第一源极/漏极图案sd1。可替换地，在形成第一源极/漏极图案sd1之后，可以将杂质注入到第一源极/漏极图案sd1中。
124.可以分别在第二凹部rs2中形成第二源极/漏极图案sd2。详细地，可以通过使用第二凹部rs2的内表面作为种子层的seg工艺来形成第二源极/漏极图案sd2。
125.在一些示例实施例中，第二源极/漏极图案sd2可以由其晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如，sige)形成，或者包括其晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如，sige)。在第二源极/漏极图案sd2的形成期间，可以用p型杂质(例如，硼、镓或铟)原位掺杂第二源极/漏极图案sd2。可替换地，在形成第二源极/漏极图案sd2之后，可以将杂质注入到第二源极/漏极图案sd2中。
126.参照图11a至图11c，可以形成第一层间绝缘层110以覆盖第一源极/漏极图案sd1
和第二源极/漏极图案sd2、硬掩模图案mp、以及栅极间隔件gs。在一些示例实施例中，第一层间绝缘层110可以包括氧化硅层。
127.可以将第一层间绝缘层110平面化以暴露出牺牲图案pp的顶表面。可以使用回蚀工艺或化学机械抛光(cmp)工艺来执行第一层间绝缘层110的平面化。可以在平面化工艺期间去除所有的硬掩模图案mp。结果，第一层间绝缘层110可以具有与牺牲图案pp的顶表面和栅极间隔件gs的顶表面基本共面的顶表面。
128.可以选择性地去除暴露的牺牲图案pp。作为去除牺牲图案pp的结果，可以形成暴露出第一沟道图案ch1和第二沟道图案ch2的外部区域org(例如，见图11c)。牺牲图案pp的去除可以包括使用能够选择性地蚀刻多晶硅的蚀刻溶液执行的湿法蚀刻工艺。
129.可以选择性地去除通过外部区域org暴露的牺牲层sal以形成内部区域irg(例如，见图11c)。详细地，可以执行选择性地蚀刻牺牲层sal的工艺以留下第一半导体图案至第三半导体图案sp1、sp2和sp3并且仅去除牺牲层sal。可以选择对具有相对高的锗浓度的材料(例如，sige)具有高的蚀刻速率的蚀刻工艺。例如，可以选择对其锗浓度高于10at％的硅锗层具有高蚀刻速率的蚀刻工艺。
130.在蚀刻工艺期间，可以去除第一有源区域ar1和第二有源区域ar2上的牺牲层sal。蚀刻工艺可以是湿法蚀刻工艺。可以选择蚀刻工艺中使用的蚀刻剂材料以快速地去除具有相对高的锗浓度的牺牲层sal。
131.返回参照图11c，由于选择性地去除牺牲层sal，因此仅堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3可以留在第一有源图案ap1和第二有源图案ap2中的每一个上。作为去除牺牲层sal的结果，可以在第一有源图案ap1和第二有源图案ap2中的每一个上形成第一内部区域至第三内部区域irg1、irg2和irg3。
132.详细地，可以在有源图案ap1或ap2与第一半导体图案sp1之间形成第一内部区域irg1，可以在第一半导体图案sp1与第二半导体图案sp2之间形成第二内部区域irg2，并且可以在第二半导体图案sp2与第三半导体图案sp3之间形成第三内部区域irg3。
133.返回参照图11a至图11c，栅极绝缘层gi可以被形成为覆盖第一半导体图案至第三半导体图案sp1、sp2和sp3的暴露的表面。可以形成栅极绝缘层gi以包围第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个。
134.图13a、图14a和图15a是示出形成图11a的部分
‘
m’的方法的放大截面图。图13b、图14b和图15b是示出形成图11c的部分
‘
n’的方法的放大截面图。
135.参照图13a和图13b，如上所述，可以通过选择性地去除牺牲图案pp来形成外部区域org。可以通过选择性地去除通过外部区域org暴露的牺牲层sal来形成第一内部区域irg1至第三内部区域irg3。
136.参照图13a，作为代表性示例，第二内部区域irg2可以暴露出第一源极/漏极图案sd1的第一刻面fa1。第二内部区域irg2可以暴露出第一半导体图案sp1和第二半导体图案sp2的第二刻面fa2。第一刻面fa1可以是其法线平行于衬底100的顶表面的晶面。例如，第一刻面fa1可以是{1 1 0}晶面。第二刻面fa2可以是其法线垂直于衬底100的顶表面的晶面。例如，第二刻面fa2可以是{1 0 0}晶面。
137.参照图13b，对于作为代表性示例的第二半导体图案sp2，可以暴露出顶表面、底表面和相对的侧表面。第二半导体图案sp2的相对的侧表面中的每一个可以是第一刻面fa1。
第二半导体图案sp2的顶表面和底表面中的每一个可以是第二刻面fa2。
138.参照图14a和图14b，可以在外部区域org以及第一内部区域irg1至第三内部区域irg3中形成界面层il。可以在通过外部区域org暴露的半导体晶面以及第一内部区域irg1至第三内部区域irg3上选择性地形成界面层il。在一些示例实施例中，可以不在栅极间隔件gs上形成界面层il。在一些示例实施例中，还可以在栅极间隔件gs上形成界面层il。
139.第一刻面fa1上的界面层il可以具有第三厚度tk3，第二刻面fa2上的界面层il可以具有第四厚度tk4。第三厚度tk3可以大于第四厚度tk4。换言之，界面层il可以被形成为具有取决于半导体晶面的晶体取向的厚度。
140.在一些示例实施例中，可以控制形成界面层il的工艺，使得界面层il在第一刻面fa1或{1 1 0}晶面上的形成速率高于在第二刻面fa2或{1 0 0}晶面上的形成速率。换言之，界面层il在水平方向上的形成速率可以被控制为高于界面层il在竖直方向上的形成速率。因此，界面层il的第三厚度tk3可以具有大于第四厚度tk4的值。
141.形成界面层il的工艺可以包括半导体氧化工艺和/或氧化物沉积工艺。如上所述，形成界面层il的工艺可以被控制为在水平方向和竖直方向上的形成速度之间具有差异。
142.在本说明书中，术语“形成速率”或“形成速度”可以表示界面层il在形成界面层il的工艺中的生长速率或沉积速率。作为示例，如果通过半导体氧化工艺来形成界面层il，则界面层il的形成速率可以表示生长速率。作为另一示例，如果通过氧化物沉积工艺来形成界面层il，则界面层il的形成速率可以表示沉积速率。
143.参照图15a和图15b，可以在外部区域org以及第一内部区域irg1至第三内部区域irg3中形成高k电介质层hk。可以在界面层il上形成高k电介质层hk。界面层il和高k电介质层hk可以形成栅极绝缘层gi。
144.在一些示例实施例中，可以共形地形成高k电介质层hk。换言之，高k电介质层hk在水平方向上的厚度可以等于在竖直方向上的厚度。
145.在一些示例实施例中，可以控制形成高k电介质层hk的工艺，使得高k电介质层hk在水平方向上的形成速率高于在竖直方向上的形成速率。在此情况下，可以形成高k电介质层hk，使得在水平方向上的厚度大于在竖直方向上的厚度。
146.根据本发明构思的一些示例实施例，栅极绝缘层gi在第一刻面fa1上的厚度tk1可以大于栅极绝缘层gi在第二刻面fa2上的厚度tk2。换言之，栅极绝缘层gi在水平方向上的厚度tk1可以大于在竖直方向上的厚度tk2。因此，可能能够减小晶体管的泄漏电流，并且改善半导体装置的电特性。
147.同时，如图15b中所示，由于栅极绝缘层gi在竖直方向上的厚度tk2具有相对小的值，因此第一内部区域至第三内部区域irg1、irg2和irg3中的每一个中的空间spa可以被形成为具有大于形成栅电极ge所需的值的厚度。这可以使得能够降低用图12c的栅电极ge的第一部分至第三部分po1、po2和po3填充空间spa的难度。
148.参照图12a至图12c，可以在栅极绝缘层gi上形成栅电极ge。栅电极ge可以包括分别形成在第一内部区域至第三内部区域irg1、irg2和irg3中的第一部分至第三部分po1、po2和po3、以及形成在外部区域org中的第四部分po4。栅电极ge可以竖直地凹陷以具有减小的高度。可以在凹陷的栅电极ge上形成栅极封盖图案gp。
149.返回参照图5a至图5d，可以在第一层间绝缘层110上形成第二层间绝缘层120。第
二层间绝缘层120可以包括氧化硅层。可以形成有源接触件ac以穿透第二层间绝缘层120和第一层间绝缘层110，并且电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。栅极接触件gc可以被形成为穿透第二层间绝缘层120和栅极封盖图案gp，并且电连接到栅电极ge。
150.有源接触件ac和栅极接触件gc中的每一个的形成可以包括形成阻挡图案bm以及在阻挡图案bm上形成导电图案fm。可以共形地形成阻挡图案bm，并且阻挡图案bm可以包括金属层和金属氮化物层。导电图案fm可以由低电阻金属形成，或者包括低电阻金属。
151.可以分别在单高度单元shc的第一边界bd1和第二边界bd2上形成划分结构db。划分结构db可以穿透第二层间绝缘层120和栅电极ge，并且可以延伸到有源图案ap1或ap2中。划分结构db可以由绝缘材料(例如，氧化硅或氮化硅)形成，或者包括绝缘材料(例如，氧化硅或氮化硅)。
152.可以在有源接触件ac和栅极接触件gc上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层m1。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层m2。
153.以下将进一步描述本发明构思的一些实施例。在这些实施例的以下描述中，为了简洁描述，先前参照图6a和图6b描述的元件可以由相同的附图标记来标识，而不重复其重复描述。
154.图16a、图17a和图18是根据本发明构思的一些示例实施例的各自示出图5a的部分
‘
m’的放大截面图。图16b和图17b是根据本发明构思的一些示例实施例的各自示出图5d的部分
‘
n’的放大截面图。
155.参照图16a和图16b，高k电介质层hk在水平方向上的厚度可以大于在竖直方向上的厚度。例如，高k电介质层hk在第一刻面fa1上的厚度可以大于高k电介质层hk在第二刻面fa2上的厚度。由于高k电介质层hk的厚度的这种差异，栅极绝缘层gi的第一厚度tk1可以具有大于第二厚度tk2的值。
156.在一些示例实施例中，界面层il可以具有均匀的厚度。在一些示例实施例中，界面层il在水平方向上的厚度也可以大于在竖直方向上的厚度，如图6a和图6b中所示。
157.参照图17a和图17b，栅极绝缘层gi还可以包括插设在界面层il与高k电介质层hk之间的中间层idl。中间层idl可以选择性地形成在第一刻面fa1上而不形成在第二刻面fa2上，例如使得第二刻面fa2被中间层idl暴露，例如使得界面层il和高k电介质层hk在栅极绝缘层gi的其中省略了中间层的区域中在第三方向d3上彼此直接接触。例如，第二刻面fa2上的栅极绝缘层gi可以包括界面层il和高k电介质层hk，但不包括中间层idl。因此，栅极绝缘层gi的第一厚度tk1可以具有大于第二厚度tk2的值。
158.中间层idl可以由其介电常数低于高k电介质层hk的介电常数的低k电介质材料形成，或者包括其介电常数低于高k电介质层hk的介电常数的低k电介质材料。例如，中间层idl可以包括氮化硅层或氮氧化硅层。
159.参照图18，内部间隔件ins可以分别插设在栅电极ge的第一部分至第三部分po1、po2和po3与第一源极/漏极图案sd1之间。内部间隔件ins可以与第一源极/漏极图案sd1直接接触。栅电极ge的第一部分至第三部分po1、po2和po3中的每一个可以通过内部间隔件ins与第一源极/漏极图案sd1间隔开。内部间隔件ins可以包括氧化硅层、氮化硅层或氮氧
化硅层。
160.在根据本发明构思的一些示例实施例的三维场效应晶体管中，栅极绝缘层在水平方向上的厚度可以大于在竖直方向上的厚度。因此，可能能够减小晶体管在导通状态和截止状态两者下的泄漏电流。此外，可以减小栅电极与源极/漏极图案之间的电容。结果，可能能够改善根据本发明构思的一些示例实施例的半导体装置的电特性。
161.尽管已经具体示出并描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在本文中做出形式和细节上的改变。

技术特征：
1.一种半导体装置，包括：衬底，其包括有源图案；沟道图案，其位于所述有源图案上，所述沟道图案包括竖直地堆叠以彼此间隔开的多个半导体图案；源极/漏极图案，其连接到所述多个半导体图案；栅电极，其位于所述多个半导体图案上，所述栅电极在平行于所述衬底的顶表面的第一方向上延伸；以及栅极绝缘层，其位于所述多个半导体图案与所述栅电极之间，其中，所述多个半导体图案中的第一半导体图案包括在所述第一方向上彼此相对的相对的侧表面、以及底表面和顶表面，其中，所述栅极绝缘层覆盖所述第一半导体图案的相对的侧表面、所述第一半导体图案的底表面和所述第一半导体图案的顶表面，其中，所述栅极绝缘层包括：第一区域，其位于所述第一半导体图案的相对的侧表面中的一个上；以及第二区域，其位于所述第一半导体图案的顶表面和所述第一半导体图案的底表面中的一个上，并且所述第一区域在所述第一方向上的厚度大于所述第二区域在垂直于所述衬底的顶表面的第二方向上的厚度。2.根据权利要求1所述的半导体装置，其中，所述栅极绝缘层包括：界面层，其直接覆盖所述第一半导体图案，以及高k电介质层，其位于所述界面层上。3.根据权利要求2所述的半导体装置，其中，所述第一区域的界面层在所述第一方向上的厚度大于所述第二区域的界面层在所述第二方向上的厚度。4.根据权利要求2所述的半导体装置，其中，所述第一区域的高k电介质层在所述第一方向上的厚度大于所述第二区域的高k电介质层在所述第二方向上的厚度。5.根据权利要求2所述的半导体装置，其中，所述栅极绝缘层还包括位于所述界面层与所述高k电介质层之间的中间层，并且所述中间层选择性地位于所述第一区域上，使得所述第二区域被所述中间层暴露。6.根据权利要求1所述的半导体装置，其中，所述第一半导体图案的相对的侧表面中的所述一个包括与所述第一方向正交的第一晶面，并且所述第一半导体图案的顶表面和所述第一半导体图案的底表面中的所述一个包括与所述第二方向正交的第二晶面。7.根据权利要求6所述的半导体装置，其中，所述第一晶面为{1 1 0}晶面，并且所述第二晶面为{1 0 0}晶面。8.根据权利要求1所述的半导体装置，其中，所述栅电极包括位于所述第一半导体图案与第二半导体图案之间的部分，所述栅电极的所述部分是所述多个半导体图案中的一个，并且与所述第一半导体图案相邻，
所述栅极绝缘层包括位于所述栅电极的所述部分与所述源极/漏极图案之间的第三区域以及位于所述栅电极的所述部分与所述第二半导体图案之间的第四区域，并且所述第三区域在所述第一方向上的厚度大于所述第四区域在所述第二方向上的厚度。9.根据权利要求8所述的半导体装置，其中，所述栅极绝缘层的第三区域直接覆盖所述源极/漏极图案的侧表面。10.根据权利要求8所述的半导体装置，其中，所述源极/漏极图案包括朝向所述栅电极的所述部分突出的突出部分，并且所述源极/漏极图案的侧表面具有波形轮廓，使得所述侧表面的位置随着所述源极/漏极图案的侧表面在所述第二方向上延伸而垂直于所述第二方向振荡。11.一种半导体装置，包括：衬底，其包括有源图案；沟道图案，其位于所述有源图案上，所述沟道图案包括竖直地堆叠以彼此间隔开的多个半导体图案；源极/漏极图案，其连接到所述多个半导体图案；栅电极，其位于所述多个半导体图案上；以及栅极绝缘层，其位于所述多个半导体图案与所述栅电极之间，其中，所述栅电极包括位于作为所述多个半导体图案中的两个相邻的半导体图案的第一半导体图案与第二半导体图案之间的部分，其中，所述栅极绝缘层包括：第一区域，其位于所述栅电极的所述部分与所述源极/漏极图案的侧表面之间；以及第二区域，其位于所述栅电极的所述部分与所述第二半导体图案的底表面之间，所述栅极绝缘层的所述第一区域直接覆盖所述源极/漏极图案的侧表面，并且所述第一区域在平行于所述衬底的顶表面的第一方向上的厚度大于所述第二区域在垂直于所述衬底的顶表面的第二方向上的厚度。12.根据权利要求11所述的半导体装置，其中，所述源极/漏极图案的侧表面包括{1 1 0}晶面，并且所述第二半导体图案的底表面包括{1 0 0}晶面。13.根据权利要求11所述的半导体装置，其中，所述栅极绝缘层包括：界面层，其覆盖所述源极/漏极图案的侧表面和所述第二半导体图案的底表面，以及高k电介质层，其位于所述界面层上。14.根据权利要求13所述的半导体装置，其中，所述第一区域的界面层在所述第一方向上的厚度大于所述第二区域的界面层在所述第二方向上的厚度。15.根据权利要求13所述的半导体装置，其中，所述栅极绝缘层还包括位于所述界面层与所述高k电介质层之间的中间层，并且所述中间层选择性地位于所述第一区域上，使得所述第二区域被所述中间层暴露。16.一种半导体装置，包括：衬底，其包括有源区域；器件隔离层，其在所述有源区域上限定有源图案；位于所述有源图案上的沟道图案和源极/漏极图案；
栅电极，其位于所述沟道图案上，所述栅电极在平行于所述衬底的顶表面的第一方向上延伸；栅极绝缘层，其位于所述栅电极与所述沟道图案之间；栅极间隔件，其位于所述栅电极的侧表面上；栅极封盖图案，其位于所述栅电极的顶表面上；层间绝缘层，其位于所述栅极封盖图案上；有源接触件，其穿透所述层间绝缘层，并且电连接到所述源极/漏极图案；金属半导体化合物层，其位于所述有源接触件与所述源极/漏极图案之间；栅极接触件，其穿透所述层间绝缘层和所述栅极封盖图案，并且电连接到所述栅电极；第一金属层，其位于所述层间绝缘层上，所述第一金属层包括分别电连接到所述有源接触件和所述栅极接触件的第一互连线以及电源线；以及第二金属层，其位于所述第一金属层上，其中，所述第二金属层包括电连接到所述第一金属层的第二互连线，所述沟道图案包括在垂直于所述衬底的顶表面的第二方向上堆叠的多个半导体图案，所述栅极绝缘层包围所述多个半导体图案中的第一半导体图案，包围所述第一半导体图案的所述栅极绝缘层具有在所述第一方向上的第一厚度和在所述第二方向上的第二厚度，并且所述第一厚度大于所述第二厚度。17.根据权利要求16所述的半导体装置，其中，所述栅极绝缘层包括：界面层，其直接覆盖所述第一半导体图案，以及高k电介质层，其设置在所述界面层上。18.根据权利要求17所述的半导体装置，其中，所述界面层在所述第一方向上的厚度大于在所述第二方向上的厚度。19.根据权利要求17所述的半导体装置，其中，所述高k电介质层在所述第一方向上的厚度大于在所述第二方向上的厚度。20.根据权利要求17所述的半导体装置，其中，所述栅极绝缘层还包括位于所述界面层与所述高k电介质层之间的中间层，所述界面层、所述中间层和所述高k电介质层在所述第一方向上堆叠，并且从在所述第二方向上堆叠的所述界面层与所述高k电介质层之间的区域省略所述中间层，使得所述界面层和所述高k电介质层在所述区域中在所述第二方向上彼此直接接触。

技术总结
一种半导体装置包括：衬底，其包括有源图案；沟道图案，其位于有源图案上并且包括竖直地堆叠并且彼此间隔开的半导体图案；源极/漏极图案，其连接到半导体图案；栅电极，其位于半导体图案上并且在第一方向上延伸；以及栅极绝缘层，其位于半导体图案与栅电极之间。半导体图案中的第一半导体图案包括在第一方向上的相对的侧表面、以及底表面和顶表面。栅极绝缘层覆盖相对的侧表面以及底表面和顶表面，并且包括位于第一半导体图案的相对的侧表面中的一个上的第一区域以及位于第一半导体图案的顶表面和底表面中的一个上的第二区域，并且第一区域的厚度可以大于第二区域的厚度。一区域的厚度可以大于第二区域的厚度。一区域的厚度可以大于第二区域的厚度。


技术研发人员：金胜圭 朴容喜 申东官 金大新 金相溶 柳主馨
受保护的技术使用者：三星电子株式会社
技术研发日：2022.10.19
技术公布日：2023/7/31