LDMOSFET器件及其制作方法与流程

ldmosfet器件及其制作方法
技术领域
1.本发明涉及半导体器件制造领域，具体而言，涉及一种ldmosfet器件及其制作方法。


背景技术：

2.在横向双扩散金属氧化物半导体场效应管(lateral double-diffused mosfet，ldmosfet)器件中，对于功率或者开关ldmosfet而言，由于电感负载和散杂电感的存在，在器件关断瞬间，电感存储的能量会通过器件释放，迫使器件发生雪崩击穿；对于射频ldmosfet而言，其工作时出现的阻抗失配也会导致器件进入雪崩状态。因此，提高ldmosfet在雪崩模式下的生存能力，即高雪崩击穿能量的耐受能力，有利于提高器件工作的可靠性、稳定性以及应用范围。
3.目前对于提高ldmosfet器件高雪崩击穿能量的方法主要是将元胞内部由n+区(a)与p-body区(b)以及n-漂移区(c)三者形成的内部寄生npn管，采用合理的版图布局在引线孔布线时将n+区与p-body区进行短接处理，但ldmosfet器件在瞬间开关变化时寄生npn管内部仍会有电流流经n+下面的p-body区，如果流经p-body区的横向电流产生的正向压降超出寄生npn管的ab结正向开启电压阀值(一般情况下是0.7v)，则会发生寄生npn管开启，寄生npn管一旦开启往往进入正反馈状态，从而产生二次击穿，导致器件失效。


技术实现要素：

4.本发明的主要目的在于提供一种ldmosfet器件及其制作方法，以解决现有技术中二次击穿导致器件失效报废的问题。
5.为了实现上述目的，根据本发明的一个方面，提供了一种ldmosfet器件，包括衬底，衬底的一侧具有外延层，外延层具有远离衬底的第一表面；源/漏区，形成于外延层中；体区，形成于外延层中靠近第一表面的一侧，体区与源/漏区的源区接触；漂移区，形成于外延层中并与体区接触，漂移区与源/漏区的漏区接触；埋入阱，形成在外延层中并分别与体区和漂移区接触，埋入阱与衬底连接，且埋入阱与体区的掺杂类型相同并与漂移区的掺杂类型相反。
6.进一步地，一种ldmosfet器件，还包括：导电插塞，由源/漏区的源区贯穿外延层至衬底，导电插塞与体区接触，埋入阱通过导电插塞与衬底连接。
7.进一步地，埋入阱包括沿远离衬底方向层叠的多层子埋入阱。
8.进一步地，多层子埋入阱具有靠近衬底的第一子埋入阱和靠近第一表面的第二子埋入阱，第二子埋入阱与体区和漂移区接触，在第一方向上第一子埋入阱的长度小于第二子埋入阱的长度，第一方向为体区指向漂移区的方向。
9.进一步地，多层子埋入阱具有靠近衬底的第一子埋入阱和靠近第一表面的第二子埋入阱，第二子埋入阱与体区和漂移区接触，第一子埋入阱的掺杂浓度高于第二子埋入阱的掺杂浓度。
10.进一步地，在远离衬底的方向上，多层子埋入阱的掺杂浓度递减。
11.进一步地，上述ldmosfet器件还包括：掺杂区，掺杂区形成在源/漏区的源区中，掺杂区与体区的掺杂类型相同。
12.进一步地，埋入阱沿第一方向延伸至漂移区的下方。
13.根据本发明的另一方面，提供了一种ldmosfet器件的制作方法，包括以下步骤：提供具有外延层的衬底，外延层具有远离衬底的第一表面；在外延层中形成埋入阱，埋入阱与衬底连接；在外延层中形成均与埋入阱接触的体区和漂移区，体区与漂移区接触；在外延层中形成源/漏区，源/漏区的源区与体区接触，源/漏区的漏区与漂移区接触。
14.进一步地，上述制作方法还包括：在外延层中形成贯穿的导电插塞，导电插塞与源区、体区以及衬底接触，且导电插塞将埋入阱与衬底连接。
15.进一步地，形成埋入阱的步骤包括：在衬底上形成第一外延层；对第一外延层进行掺杂，以形成埋入阱；在第一外延层上形成第二外延层，以覆盖埋入阱，其中，第一外延层和第二外延层构成外延层。
16.进一步地，形成埋入阱的步骤包括：在外延层的第一表面形成氧化层；基于氧化层形成埋入阱。
17.进一步地，形成埋入阱的步骤包括：埋入阱的浓度沿着第二方向递增，第二方向为漂移区指向衬底的方向。
18.进一步地，上述制作方法还包括：在源区中形成掺杂区，掺杂区与体区的掺杂类型相同。
19.应用本发明的技术方案，提供一种ldmosfet器件，该器件包括具有外延层的衬底，在外延层中具有源/漏区，在靠近第一表面的外延层一侧具有体区和漂移区，体区和漂移区接触设置，体区与源/漏区的源区接触，漂移区与源/漏区的漏区接触，在外延层中还具有埋入阱，埋入阱分别与体区、漂移区以及衬底接触，且埋入阱与体区的掺杂类型相同，与漂移区的掺杂类型相反。其中，埋入阱与漂移区接触形成的pn结起到侧场板的作用，通过该侧场板可以将原本处于器件表面处的电场强度降低，将器件的碰撞电离中心拉到器件的内部，以使ldmosfet器件能够将碰撞电离产生的空穴电流引入埋入阱中，并通过埋入阱离开，从而减少了空穴电流通过体区的流通量，有效防止了器件的二次击穿，从而提高了器件的可靠性，减少器件的失效报废。
附图说明
20.构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
21.图1示出了根据本发明实施例的所提供的ldmosfet器件的示意图；
22.图2示出了根据本发明实施例所提供的一种ldmosfet器件的制作方法中，在衬底上形成外延层和埋入阱的示意图；
23.图3示出了在图2所示的外延层上形成栅极的示意图；
24.图4示出了在图3所示的外延层中形成漂移区、漂移区缓冲层、体区、源/漏区、掺杂区以及场板的示意图；
25.其中，上述附图包括以下附图标记：
26.10、衬底；20、外延层；30、埋入阱；40、栅极；50、漂移区；60、漂移区缓冲层；70、体区；80、源区；90、漏区；100、掺杂区；110、场板；120、导电插塞；130、源极；140、漏极；150、背面金属层。
具体实施方式
27.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
28.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
29.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
30.正如背景技术中所提到的，目前提高ldmosfet器件高雪崩击穿能量的方法主要是将元胞内部由n+区(a)与p-body区(b)以及n-漂移区(c)三者形成的内部寄生npn管，采用合理的版图布局在引线孔布线时将n+区与p-body区进行短接处理，但是ldmosfet器件在瞬间开关变化时寄生npn管内部仍会有电流流经n+下面的p-body区，一旦流经p-body区的横向电流产生的正向压降超出寄生npn管的ab结正向开启电压阀值，器件将会产生二次击穿，导致器件失效。
31.本发明的申请人为了解决上述技术问题，提供了一种ldmosfet器件，包括衬底、源/漏区、体区、漂移区以及埋入阱，其中，衬底的一侧具有外延层，外延层具有远离衬底的第一表面；源/漏区形成于外延层中；体区形成于外延层中靠近第一表面的一侧，体区与源/漏区的源区接触；漂移区形成于外延层中并与体区接触，漂移区与源/漏区的漏区接触；埋入阱形成在外延层中并分别与体区和漂移区接触，埋入阱与衬底连接，且埋入阱与体区的掺杂类型相同并与漂移区的掺杂类型相反，即在p型mos中，埋入阱为n型掺杂，体区的掺杂类型也为n型，漂移区的掺杂类型为p型；在n型mos中，埋入阱为p型掺杂，体区的掺杂类型也为p型，漂移区的掺杂类型为n型。
32.上述的器件中，由于在外延层中加入了埋入阱，该埋入阱可以增加了碰撞电离离子的扩散路径，所以该路径成为缓解流经体区离子的离子路径，进而防止流向体区的横向电流量过大，导致其产生的正向压降超过寄生npn管的正向开启电压阈值，从而产生二次击穿，造成器件失效，在外延层中还设置有与上述埋入阱接触的漂移区和体区，该埋入阱与漂移区进行接触形成pn结，该pn结在器件中起着侧场板的作用，进而将位于器件表面的电场强度降低，达到将器件的碰撞电离中心拉到器件体内的目的，提升了器件的稳定性。
33.如图1所示，在一些可选的实施方式中，上述埋入阱30还可以包括多层子埋入阱，
该多层子埋入阱可以是沿着远离衬底10的方向上层叠的多层子埋入阱，该多层子埋入阱包括与衬底10接触的第一子埋入阱和靠近第一表面的第二子埋入阱，在第二子埋入阱上设置有漂移区50、体区70，在上述体区70中设置有源区80以及掺杂区100，其中，掺杂区100将体区70与源区80进行短接，避免ldmosfet器件中寄生npn管的开启，上述漂移区50与第二子埋入阱接触形成pn结，该pn结可以在器件内部起到侧场板的作用，从而将器件表面的电场强度降低，将器件的碰撞电离中心拉至器件体内，可减少流经体区70的碰撞电离离子，引导碰撞电离离子进入多层子埋入阱，并从器件的衬底10离开器件体内，另外，上述多层子埋入阱还可以起到多层分流的作用，多层子埋入阱可以将碰撞电离产生的离子分散在各个子埋入阱中，缓解电场集中，从而有效提升器件的稳定性。
34.在另一些可选的实施方式中，上述埋入阱30可以是单层埋入阱，即在外延层20的厚度较薄时，设置上述埋入阱30可以为单层埋入阱，并设置上述单层埋入阱远离外延层20第一表面的一侧与衬底10接触，靠近第一表面的一侧与上述漂移区50接触，以使漂移区50与单层埋入阱形成具有侧场板作用的pn结，上述靠近第一表面的一侧还与上述体区70接触，以使流入体区70的碰撞电离离子可以进入该单层埋入阱，并经过该单层埋入阱从衬底10离开器件体内，避免器件产生的大量碰撞电离离子流经体区70产生二次击穿，从而导致器件失效。
35.上述埋入阱30还可以是掺杂浓度不同的埋入阱，在一些可选的实施方式中，上述埋入阱30的掺杂浓度可以是沿着第二方向递增的，该第二方向可以是远离漂移区50的方向上，即漂移区50指向衬底10的方向，通过掺杂浓度的递增，可以调节漂移区50和埋入阱30形成的pn结产生的侧场板作用的强度，进而将碰撞电离产生的离子拉至更靠近衬底10的埋入阱30内部，使得碰撞电离离子更快的通过埋入阱30，并从衬底10离开器件体内，从而提升器件的稳定性。
36.如图1所示，上述埋入阱30包括多层子埋入阱，上述多层子埋入阱具有靠近衬底10的第一子埋入阱和靠近第一表面的第二子埋入阱，该第二子埋入阱在沿着第一方向延伸至漂移区50的下方，该第一方向为体区70指向漂移区50的方向，与漂移区50形成接触面更大的pn结，产生更明显的侧场板作用，可以将器件表面的电场强度降低，达到将器件的碰撞电离中心拉至器件体内的目的，使得器件表面碰撞电离产生的离子数量减少，进而减少流经体区70的碰撞电离离子数量。
37.在一些可选的实施方式中，上述第一子埋入阱的掺杂浓度大于第二子埋入阱的掺杂浓度，当第一子埋入阱与第二子埋入阱的浓度相同时，第一子埋入阱由于靠近衬底10而远离漂移区50，致使第一子埋入阱与漂移区50之间的侧场板作用明显弱于第二子埋入阱与漂移区50之间的侧场板作用，使得通过埋入阱的碰撞电离离子集中于靠近漂移区50的子埋入阱中，致使器件的电场比较集中，影响器件的稳定性，通过提高靠近衬底10的子埋入阱的掺杂浓度，能够有效分散集中于靠近漂移区50一侧的碰撞电离离子流量，从而提高器件的稳定性。
38.在另一些可选的实施方式中，上述第一子埋入阱在第一方向上的长度小于第二子埋入阱的长度，由于埋入阱30与漂移区50形成的pn结的侧场板作用能够降低器件的表面电场强度，因此当靠近衬底10的方向上的侧场板作用过于明显时，容易导致器件工作过程中的集成电压和饱和电流也降低，导致器件的性能下降，因此，通过设置靠近衬底10的第一子
埋入阱在第一方向上的长度小于靠近漂移区50的第二子埋入阱的长度，以使器件的集成电压和饱和电流能够维持在器件所需要的数值上，从而能够避免器件的性能下降。
39.在另一些可选的实施方式中，如图1所示，一种ldmosfet器件还可以包括在上述漂移区50中设置有漂移区缓冲层60，并设置漏区90与该漂移区缓冲层60接触。其中，漂移区50为器件的承压区域，电离产生的部分离子需要通过漂移区50从漏极140离开器件体内，可能致使漏区的电场集中，从而导致器件的不稳定，通过在漂移区50中设置该漂移区缓冲层60，可以将ldmosfet器件表面的集中电场进行缓解，能够提高击穿电压，从而提高器件的稳定性。
40.如图1所示，本技术的一种具体的实施例中，一种ldmosfet器件还包括导电插塞120，该导电插塞120由源/漏区的源区80贯穿外延层20至衬底10，导电插塞120与体区70接触，埋入阱30通过导电插塞120与衬底10连接。即一种ldmosfet器件中可以包括衬底10、在衬底10一侧的外延层20、设置于外延层20中的埋入阱30，分别与埋入阱30接触设置的漂移区50、体区70以及导电插塞120，其中，上述漂移区50和体区70在与埋入阱30的接触表面接触设置，体区70与导电插塞120接触设置，在外延层20的第一表面上设置有栅极40，该栅极40位于体区70的上方，在栅极40上沉积有场板110，在该外延层20中还设置有漂移区缓冲层60、源区80和漏区90，源区80与体区70接触，在上述体区70与源区80之间还设置有掺杂区100，该掺杂区100将体区70与源区80短接，漏区90与漂移区缓冲层60接触，在上述源区80上还设置有源极130，在上述漏区上设置有漏极140，以及在衬底10另一侧的背面金属层150。该实施例中，由于具有该导电插塞120，使得流经体区70和埋入阱30的碰撞电离离子能能够通过导电插塞120离开器件体内，从而提升器件的稳定性。
41.如图1所示，在一些可选的实施方式中，上述ldmosfet器件还包括掺杂区100，该掺杂区100形成在上述源/漏区的源区80中，并于体区70接触，上述体区70与源区80之间通过掺杂区100短接，导电插塞120的一端连接源区80，并沿着第二方向贯穿外延层20至衬底10，与衬底10接触，该导电插塞120还与掺杂区100、体区70以及埋入阱30接触。其中，体区70通过掺杂区100以及导电插塞120与源区80共同接地，使得寄生npn管不被开启，但随着时间的累积，流经体区70的碰撞电离离子也会逐渐增多，导电插塞120通过与体区70和掺杂区100接触，可以分流一部分碰撞电离离子进入导电插塞120，从而提高击穿电压，另外，导电插塞120通过与埋入阱30接触，可以将进入埋入阱30的碰撞电离离子从导电插塞120通过，再通过衬底10离开器件体内，使得流经体区70的电流密度降低，从而延缓器件寄生npn管的开启，提高了器件的雪崩耐受能力，避免二次击穿，并且离散的电流分布还可以降低局部热效应，使器件具有更好的稳定性。
42.为了形成上述ldmosfet器件，根据本发明的另一方面，还提供一种ldmosfet器件的制作方法，包括以下步骤：提供具有外延层的衬底，该衬底具有远离衬底的第一表面，在外延层中形成埋入阱，将埋入阱与衬底连接，在外延层中形成均与埋入阱接触的体区和漂移区，并将体区和漂移区接触，然后在外延层中形成源/漏区，该源/漏区的源区与体区接触，源/漏区的漏区与漂移区接触。
43.下面将更详细地描述根据本发明提供的ldmosfet器件制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本技术的公开彻底
且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
44.首先，如图2所示，在衬底10上生长外延层20至目标厚度，在外延层20中形成埋入阱30，埋入阱30包括多层子埋入阱。
45.在一些可选的实施方式中，在形成埋入阱30之前，可以在外延层20的第一表面沉积一层氧化层，将其作为离子注入的保护层，上述氧化层材料可以是玻璃或者二氧化硅，然后再氧化层上沉积一层光刻胶，在光刻胶上放置掩模版，形成上述埋入阱的位置必须体现在该掩模版的版图中，以提供在上述外延层20中的埋入阱30的平面位置和横向尺寸，进而通过对上述掩模版进行紫外光照射，并对光刻胶进行曝光，以在光刻胶上得到所需埋入阱的图形，再对曝光晶片上的氧化层进行刻蚀，在刻蚀完成之后去除光刻胶，进而在刻蚀之后的晶片上进行离子注入，使得离子扩散进行外延层20，以得到在上述外延层20中的埋入阱30。
46.在一些可选的实施方式中，上述埋入阱30可以通过多次离子注入的方式形成，该多层子埋入阱包括靠近衬底10的第一子埋入阱和靠近第一表面的第二子埋入阱，并且多层子埋入阱的浓度可以根据需要进行调节，在该实施例中，通常注入离子浓度时将第一子埋入阱的浓度高于第二子埋入阱的浓度，以使得器件具有更好的性能。其中，在进行离子注入时，可以采用自对准工艺进行掺杂，并调整开启电压值，通过wdr处理实现较深的埋入阱。
47.在一些可选的实施方式中，在另一些可选的实施方式中，先形成外延层20，然后在外延层20的第一表面形成氧化层，通过多次离子注入的方式形成多层子埋入阱，形成该多层埋入阱可以通过三个步骤，即上述外延层20可以通过两次生长形成，分别是在衬底10上形成第一外延层，然后在第一外延层上沉积氧化层，该氧化层为外延层20的保护层，其中，该氧化层的材料可以是二氧化硅或者氮化硅，基于该氧化层进行多次离子注入形成埋入阱30，之后去除氧化层，继而对第一外延层进行第二次生长形成第二外延层，以使上述第二外延层覆盖上述埋入阱30，上述第一外延层和第二外延层构成外延层20，采用这样的方式可以降低离子注入的能量，更有利于工艺的实现。
48.在上述实施方式中，离子注入之后，采用标准清洗方法去掉上述起保护作用的氧化层，例如对氧化层进行腐蚀以去除氧化层，然后采用湿氧方法生长栅极氧化层至目标厚度，然后在栅极氧化层上沉积多晶硅并进行掺杂调节其功函数，继而刻蚀形成多晶硅栅极40，如图3所示。
49.然后形成上述埋入阱30以及栅极40之后，如图4所示，在外延层20中依次注入漂移区50、漂移区缓冲层60、体区70以及源区80和漏区90，继而在上述体区70和上述源区80之间通过离子注入形成掺杂区100，然后在外延层20中形成与上述源区80接触的源极130，以使源极130与体区70经过掺杂区100过渡，形成欧姆接触，在漂移去缓冲层中形成漏极140，沉积形成场板110以及背面金属层150。
50.在一些可选的实施方式中，对p型外延层20以及外延层20上的保护层进行刻蚀，从而在外延层20上形成一沟槽，以一定的角度向该沟槽的侧壁注入n型离子，其中，一定角度为沟槽的侧壁上n型离子所能达到的深度的点与和该侧壁相对的保护层远离外延层20的顶点的连线与该侧壁的夹角，然后使注入的n型离子扩散到该沟槽外侧以及外延层20中，形成n型漂移区。然后在上述n型漂移区50中形成n型漂移区缓冲层60，在n型漂移区缓冲层60中形成n型漏区90，在漏区90上形成金属漏极140。
51.在一些可选的实施方式中，在上述栅极40的左侧注入p型离子，然后对注入的p型离子进行驱入，使注入的p型离子扩散，以形成p体区70，形成的p体区70与漂移区50进行接触，然后在p体区中注入n型离子，使注入的n型离子在p体区70中扩散，形成n型源区80，并在p体区70中离子注入p型离子形成p型掺杂区100，在源区80与外延层20上形成金属源极130，其中，在注入n型离子之前，可以用光刻胶覆盖栅极氧化层的一部分，以使n型离子从光刻胶覆盖之外的本部分注入至该p体区中。
52.在一些可选的实施方式中，上述漂移区50轻掺杂区，漂移区50可以作为器件中的承压区域，该漂移区50和体区70的接触位置位于靠近第一表面的一侧表面上，以保证埋入阱30与漂移区50能够起到侧场板的作用，并且上述漂移区缓冲层60与漏区90的掺杂类型相同，用于提高ldmosfet器件抵抗电压和电流过冲的能力，并且通过p型掺杂区100将p体区与n型源区进行短接，从而避免寄生npn管的开启，避免二次击穿，提高了器件的稳定性。
53.在一些可选的实施方式中，如图1所示，在上述外延层20中还包括形成贯穿外延层20至衬底10的插塞孔，填充钨至插塞孔形成导电插塞120，即导电插塞120可以为导电钨塞，并且该导电插塞120与埋入阱30、体区70以及掺杂区100接触，以实现体区70与埋入阱30接地以及起到分流碰撞电离产生的电流的作用。
54.在一些可选的实施方式中，器件在工作时碰撞电离产生的电子可以从漏极140离开器件，空穴更多的通过p体区70、p型掺杂区100、埋入阱30以及导电插塞120离开器件。其中，该埋入阱同时具有与漂移区50结合产生侧场作用板降低表面电场强度，将器件碰撞电离中心引到器件体内的功能和引入空穴路径分流碰撞电离产生的空穴电流，从而降低流经体区70的电流强度的功能，进而延缓了寄生npn管的开启，提高了器件雪崩电离耐受能力，得到性能更加稳定的器件。
55.从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
56.埋入阱延伸分别与漂移区和导电插塞接触，多层埋入阱同时起到侧场板和分流碰撞电离产生的空穴电流的作用，这样碰撞电离产生的空穴可以从埋入阱—导电插塞路径离开器件，进而将流经体区路径的电流密度降低，从而延缓器件寄生npn管的开启，避免产生二次击穿，提高了器件的雪崩耐受能力，另外，离散的电流分布还可以降低局部热效应，器件有更好的稳定性。
57.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种ldmosfet器件，其特征在于，包括：衬底，所述衬底的一侧具有外延层，所述外延层具有远离所述衬底的第一表面；源/漏区，形成于所述外延层中；体区，形成于所述外延层中靠近所述第一表面的一侧，所述体区与所述源/漏区的源区接触；漂移区，形成于所述外延层中并与所述体区接触，所述漂移区与所述源/漏区的漏区接触；埋入阱，形成在所述外延层中并分别与所述体区和所述漂移区接触，所述埋入阱与所述衬底连接，且所述埋入阱与所述体区的掺杂类型相同并与所述漂移区的掺杂类型相反。2.根据权利要求1所述的ldmosfet器件，其特征在于，还包括：导电插塞，由所述源/漏区的源区贯穿所述外延层至所述衬底，所述导电插塞与所述体区接触，所述埋入阱通过所述导电插塞与所述衬底连接。3.根据权利要求1所述的ldmosfet器件，其特征在于，所述埋入阱包括沿远离所述衬底方向层叠的多层子埋入阱。4.根据权利要求3所述的ldmosfet器件，其特征在于，所述多层子埋入阱具有靠近所述衬底的第一子埋入阱和靠近所述第一表面的第二子埋入阱，所述第二子埋入阱与所述体区和所述漂移区接触，在第一方向上所述第一子埋入阱的长度小于所述第二子埋入阱的长度，所述第一方向为所述体区指向所述漂移区的方向。5.根据权利要求3所述的ldmosfet器件，其特征在于，所述多层子埋入阱具有靠近所述衬底的第一子埋入阱和靠近所述第一表面的第二子埋入阱，所述第二子埋入阱与所述体区和所述漂移区接触，所述第一子埋入阱的掺杂浓度高于所述第二子埋入阱的掺杂浓度。6.根据权利要求5所述的ldmosfet器件，其特征在于，在远离所述衬底的方向上，所述多层子埋入阱的掺杂浓度递减。7.根据权利要求1至6中任一项所述的ldmosfet器件，其特征在于，还包括：掺杂区，所述掺杂区形成在所述源/漏区的源区中，所述掺杂区与所述体区的掺杂类型相同。8.根据权利要求1至6中任一项所述的ldmosfet器件，其特征在于，所述埋入阱沿第一方向延伸至所述漂移区的下方。9.一种如权利要求1至8中任一项所述的ldmosfet器件的制作方法，其特征在于，包括以下步骤：提供具有外延层的衬底，所述外延层具有远离所述衬底的第一表面；在所述外延层中形成埋入阱，所述埋入阱与所述衬底连接；在所述外延层中形成均与所述埋入阱接触的体区和漂移区，所述体区与所述漂移区接触；在所述外延层中形成源/漏区，所述源/漏区的源区与所述体区接触，所述源/漏区的漏区与所述漂移区接触。10.根据权利要求9所述的制作方法，其特征在于，还包括：在所述外延层中形成贯穿的导电插塞，所述导电插塞与所述源区、所述体区以及所述衬底接触，且所述导电插塞将所述埋入阱与所述衬底连接。
11.根据权利要求9所述的制作方法，其特征在于，形成所述埋入阱的步骤包括：在所述衬底上形成第一外延层；对所述第一外延层进行掺杂，以形成埋入阱；在所述第一外延层上形成第二外延层，以覆盖所述埋入阱，其中，所述第一外延层和所述第二外延层构成所述外延层。12.根据权利要求9所述的制作方法，其特征在于，形成所述埋入阱的步骤包括：在所述外延层的第一表面形成氧化层；基于所述氧化层形成所述埋入阱。13.根据权利要求9所述的制作方法，其特征在于，形成所述埋入阱的步骤包括：所述埋入阱的浓度沿着第二方向递增，所述第二方向为所述漂移区指向衬底的方向。14.根据权利要求9所述的制作方法，其特征在于，还包括：在所述源区中形成掺杂区，所述掺杂区与所述体区的掺杂类型相同。

技术总结
本发明提供了一种LDMOSFET器件及其制作方法。该器件包括衬底，衬底的一侧具有外延层，外延层具有远离衬底的第一表面；源/漏区，形成于外延层中；体区，形成于外延层中靠近第一表面的一侧，体区与源/漏区的源区接触；漂移区，形成于外延层中并与体区接触，漂移区与源/漏区的漏区接触；埋入阱，形成在外延层中并分别与体区和漂移区接触，埋入阱与衬底连接，且埋入阱与体区的掺杂类型相同并与漂移区的掺杂类型相反。通过加入埋入阱，将碰撞电离产生的空穴电流引入埋入阱中，并通过埋入阱离开，从而减少了空穴电流通过体区的流通量，有效防止了器件的二次击穿，从而提高了器件的可靠性。从而提高了器件的可靠性。从而提高了器件的可靠性。


技术研发人员：李荣伟
受保护的技术使用者：苏州华太电子技术股份有限公司
技术研发日：2022.06.08
技术公布日：2023/7/31