MOSFET及其制作方法与流程

mosfet及其制作方法
技术领域
1.本发明涉及半导体领域，具体而言，涉及一种mosfet及其制作方法。


背景技术：

2.mosfet，即金属氧化物半导体场效应管，其具有开关速度高、开关损耗低，驱动损耗低等优点。但是由于其结构中电感负载和杂散电感的存在，在器件关断瞬间电感存储的能量会通过器件释放，迫使器件发生雪崩击穿，此时产生的高电压大电流冲击极易造成器件失效。
3.目前提高mosfet器件高雪崩击穿能量的方法主要是采用合理的版图布局、较佳的元胞设计以及优化到位的外延材料，但这些方法只是在外围条件上进行优化改善，不能有效改善器件中寄生管引起的雪崩击穿现象，容易导致器件失效。


技术实现要素：

4.本发明的主要目的在于提供一种mosfet及其制作方法，以解决现有技术中由于雪崩击穿导致器件失效的问题。
5.为了实现上述目的，根据本发明的一个方面，提供了一种mosfet，包括衬底，衬底的一侧具有外延层，外延层具有远离衬底的第一表面；漂移区，漂移区设置于外延层中，且漂移区具有位于第一表面中的第二表面和与第二表面相对的第三表面，漂移区具有第一掺杂类型；掺杂区，设置于外延层中并与漂移区连接，且掺杂区沿第一方向延伸至衬底，第一方向为第一表面指向衬底的方向；体区，体区与漂移区接触设置，体区、掺杂区以及衬底具有第二掺杂类型。
6.进一步地，体区与掺杂区接触设置。
7.进一步地，掺杂区贯穿至衬底中。
8.进一步地，还包括：埋入阱，埋入阱位于外延层中的漂移区与掺杂区之间，且埋入阱分别与第三表面和掺杂区接触，且埋入阱具有第二掺杂类型。
9.进一步地，掺杂区包括连接的第一掺杂区域和第二掺杂区域，第一掺杂区域与衬底接触，第二掺杂区域位于第一掺杂区域远离衬底的一侧，第一掺杂区域的掺杂浓度大于第二掺杂区域的掺杂浓度。
10.进一步地，掺杂区的掺杂浓度沿第一方向递增。
11.进一步地，埋入阱在衬底上的正投影大于掺杂区在衬底上的正投影。
12.根据本发明的另一方面，提供了一种mosfet的制作方法，包括以下步骤：提供具有外延层的衬底，外延层具有远离衬底的第一表面；在外延层中形成具有第二掺杂类型的掺杂区，掺杂区沿第一方向延伸至衬底，第一方向为第一表面指向衬底的方向；在外延层中形成具有第一掺杂类型的漂移区，漂移区具有位于第一表面中的第二表面和与第二表面相对的第三表面；在外延层中形成具有第二掺杂类型的体区，体区与漂移区接触。
13.进一步地，形成掺杂区的步骤包括：在衬底上形成第一外延层；形成贯穿第一外延
层至衬底的孔结构；在孔结构中填充掺杂区材料，以形成掺杂区，掺杂区材料具有第二掺杂类型；在第一外延层和掺杂区上覆盖第二外延层，以形成外延层。
14.进一步地，还包括以下步骤：在外延层中形成具有第二掺杂类型的埋入阱，以使埋入阱位于远离衬底的一侧，且埋入阱与掺杂区和第三表面接触。
15.进一步地，形成埋入阱的步骤包括：对第二外延层进行掺杂，以形成埋入阱；在形成埋入阱的步骤之后，在第二外延层中形成漂移区。
16.应用本发明的技术方案，提供一种mosfet，包括衬底、漂移区、掺杂区、体区，其中，衬底的一侧具有外延层，外延层具有远离衬底的第一表面，漂移区位于外延层中，且漂移区具有位于第一表面中的第二表面和与第一表面相对的第三表面，漂移区为第一掺杂类型，掺杂区与漂移区接触，掺杂区由外延层沿第一方向延伸至衬底，第一方向为第一表面指向衬底的方向，体区与漂移区接触，体区、掺杂区以及衬底为第二掺杂类型。通过设置掺杂区与漂移区接触，使得掺杂区与漂移区之间形成一个纵向的pn结，其产生的侧场板作用能够将器件的碰撞电离中心拉至器件体内，进而降低表面电场强度和表面碰撞电离强度，又设置掺杂区由外延层延伸至衬底，能够将器件雪崩状态下产生的载流子电流引入掺杂区，进而通过掺杂区从衬底离开，缓解流经体区的雪崩电荷数量，延缓寄生管的开启，并且此时雪崩电荷产生的电流呈现出离散的分布，能够进一步减缓雪崩电流引起的局部温度升高，从而提高器件的雪崩能力，提高器件的可靠性。
附图说明
17.构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
18.图1示出了根据本发明实施例一种mosfet的结构示意图；
19.图2示出了图1所示的一种mosfet的部分结构的三维结构示意图；
20.图3示出了根据本发明实施例的一种mosfet的制作方法中，形成掺杂区的示意图；
21.图4示出了在图3所示掺杂区远离衬底的一侧形成埋入阱和栅极的示意图；
22.图5示出了在图4所示的外延层中形成漂移区、漂移区缓冲层、体区、源区、漏区、第二导电类型区以及场板的示意图。
23.其中，上述附图包括以下附图标记：
24.10、衬底；201、第一外延层；20、外延层；30、掺杂区；40、第一掺杂区域；50、第二掺杂区域；60、埋入阱；70、栅极；80、体区；90、漂移区；100、漂移区缓冲层；110、漏区； 120、源区；130、第二导电类型区；140、导电插塞；150、漏极；160、源极；170、背面金属；180、场板。
具体实施方式
25.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
26.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范
围。
27.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
28.正如背景技术中提到的，由于mosfet器件按中存在电感负载和杂散电感，因此在器件关断过程中电感存储的能量会通过器件释放，此时产生的高电压大电流冲击会迫使器件发生雪崩击穿，易造成器件失效。
29.本发明的申请人为了解决上述技术问题，提供了一种mosfet，如图1所示，包括衬底 10、漂移区90、掺杂区30、体区80，其中，衬底10的一侧具有外延层20，外延层20具有远离衬底10的第一表面，漂移区90区设置于外延层20中，且漂移区90具有位于第一表面中的第二表面和与第一表面相对的第三表面，漂移区90具有第一掺杂类型，掺杂区30漂移区90设置于外延层20中并与漂移区90连接，且掺杂区30沿第一方向延伸至衬底10，第一方向为第一表面指向衬底10的方向，体区80与漂移区90接触设置，体区80、掺杂区30以及衬底10具有第二掺杂类型。
30.上述的器件中，通过设置掺杂区30与漂移区90接触，使得掺杂区30与漂移区90之间形成一个纵向的pn结，其产生的侧场板作用能够将器件的碰撞电离中心拉至器件体内，进而降低表面电场强度和表面碰撞电离强度，又设置掺杂区30由外延层20延伸至衬底10，能够将器件雪崩状态下产生的载流子电流引入掺杂区30，进而通过掺杂区30从衬底10离开，缓解流经体区80的雪崩电荷数量，延缓寄生管的开启，并且此时雪崩电荷产生的电流呈现出离散的分布，能够进一步减缓雪崩电流引起的局部温度升高，从而提高器件的雪崩能力，提高器件的可靠性。
31.在一些可选的实施方式中，上述衬底10以及外延层均具有第二掺杂类型。示例性地，第二掺杂类型为n型掺杂时，所用的掺杂剂一般可以为磷烷(ph3)或三氯化磷(pcl3)；第二掺杂类型为p型掺杂时，所用掺杂剂可以为乙硼烷(b2h6)或三氯化硼(bcl3)等。在一些可实施的方式中，如图1所示，上述体区80与掺杂区30接触设置。由于体区80与漂移区90接触，漂移区90与掺杂区30接触，当器件产生雪崩电流时，器件中的一部分雪崩电荷就会经过漂移区90流入体区80，随着时间的累积，流经体区80的雪崩电荷数量过多，也会造成器件中雪崩电流过大，迫使器件发生雪崩击穿，本实施例中，通过将体区80与掺杂区30接触，能够将器件产生的雪崩电荷引入掺杂区30，而减少流入体区80的电荷数量，进而有效缓解了器件中寄生管的开启，从而避免器件发生雪崩击穿，提高了器件的雪崩击穿能力，提高了器件的可靠性。
32.为了促使流经掺杂区30的电荷能够快速离开器件体内，在一些可选的实施方式中，将掺杂区30贯穿至衬底10中，以使引入掺杂区30的雪崩电荷能够准确高效地沿着掺杂区30连接衬底10的方向运动，从而快速的离开器件体内，大大减少了雪崩电荷的游离时间，提升器件的性能。
33.在一些可选的实施方式中，一种mosfet还包括埋入阱60，该埋入阱60位于外延层
20 中的漂移区90与掺杂区30之间，且埋入阱60分别与漂移区90的第三表面和掺杂区30接触，且埋入阱60具有第二掺杂类型。即该埋入阱60设置在掺杂区30远离衬底10的一侧，该埋入阱60与漂移区90接触形成pn结，该pn结的存在相当于在器件体内加入了一个侧场板，该pn结的侧场板作用能够将器件的碰撞电离中心拉至器件体内，减小器件表面的电离强度，能够减少器件表面的电荷数量，进而减少流入体区80的电荷数量，延缓器件寄生管的开启，从而提高器件的耐压能力，避免器件发生雪崩击穿。
34.在一些可选地实施方式中，上述埋入阱60还与体区80接触设置，由于体区80与漂移区 90接触，不可避免地，碰撞电离产生的电荷会经过漂移区90进入体区80，通过设置埋入阱 60与体区80接触，流入体区80的部分电荷会被引入埋入阱60，进而通过埋入阱60进入掺杂区30，再通过掺杂区30进入衬底10，然后从衬底10释放，从而能够进一步减少流经体区 80的电荷，进一步有效避免寄生管的开启，提高器件的可靠性。
35.在一些可选的实施方式中，掺杂区30包括连接的第一掺杂区域40和第二掺杂区域50，其中，第一掺杂区域40与衬底10接触，第二掺杂区域50位于第一掺杂区域40远离衬底10 的一侧，第一掺杂区域40的掺杂浓度大于第二掺杂区域50的掺杂浓度。通过设置第一掺杂区域40的浓度高于第二掺杂区域50的浓度，能够将器件产生的雪崩电荷首先向着浓度高的地方聚集，从而提高雪崩电荷的导通能力，加快雪崩电荷离开器件体内。
36.在一些可选的实施方式中，掺杂区30的掺杂浓度沿第一方向递增，即越靠近衬底10的一侧掺杂区30的掺杂浓度越高，通过逐渐递增的浓度设置，能够有效将器件的碰撞电离中心进行分散，进而避免雪崩电荷集中聚集，避免器件中出现局部温度过高的现象，从而减缓雪崩电流导致的器件失效问题，能够大大提升器件的可靠性。
37.在一些可选的实施方式中，埋入阱60在衬底10上的正投影大于掺杂区30在衬底10上的正投影，即埋入阱60与漂移区90以及体区80的接触面较大，掺杂区30与埋入阱60之间的接触面较小。一方面，埋入阱60与掺杂区30的接触面比较大，能够保证形成的pn结具有比较可靠的侧场板作用，以使在该侧场板作用下，器件的碰撞电离中心能够被拉至器件体内，引导雪崩电荷进入埋入阱60，而减少进入体区80；另一方面，埋入阱60与体区80的接触面也较大，使得少数进入体区80的雪崩电荷也能够被引入埋入阱60，进一步减少体区80内的雪崩电荷数量；再一方面，相较之埋入阱60，掺杂区30的主要为雪崩电荷提供疏通路径，促使雪崩电荷流经掺杂区30进入衬底10，进而从衬底10释放，当埋入阱60与掺杂区30的接触面较小时，器件中源漏区之间的电容较小，器件的效率较高，性能更好。
38.示例性的，如图2的三维结构示意图所示，mosfet为nmos晶体管，此时，第一掺杂类型为n型，第二掺杂类型为p型，埋入阱60位于漂移区90的下方，并与漂移区90接触，同时与掺杂区30接触相连。
39.在上述示例中，由于mosfet是单极器件，器件在工作时碰撞电离产生的电子可以从漏极150离开器件，空穴更多的通过体区80和第二导电类型区130离开器件，在高输出功率下器件碰撞电离强度逐渐升高，并且器件的碰撞电离往往导致寄生npn管的开启，而高电场强度和高电流强度会产生更高的碰撞电离强度，埋入阱60与漂移区90形成pn结，此时埋入阱 60具有侧场板的作用，可以降低器件的表面电场强度，将器件的碰撞电离中心拉到器件体内，从而降低表面碰撞电离强度，有利于提高器件的可靠性。
40.在另一些可选的实施方式中，作为开关工作的mosfet在器件关断时感生电动势很
容易导致器件进入雪崩模式，虽然体区80通过第二导电类型区130与源极160共同接地，但随着流经体区80的空穴电流逐渐增高，当流经体区80的横向电流产生的正向压降超出寄生管的体区80-源区120pn结正向开启电压阀值，则会发生寄生管开启，由此产生的高电流会烧毁器件。则通过该实施方式中具有高深宽比的雪崩电荷路径，当器件发生雪崩后，引导雪崩产生的空穴电流从衬底10离开，此时雪崩电荷产生的电流呈现出离散的分布，减缓雪崩电流引起的局部温度升高，提高器件的雪崩能力。
41.为了形成上述mosfet，根据本发明的另一方面，还提供一种mosfet的制作方法，该制作方法包括提供具有外延层20的衬底10，外延层20具有远离衬底10的第一表面，在外延层20中形成具有第二掺杂类型的掺杂区30，掺杂区30沿第一方向延伸至衬底10，第一方向为第一表面指向衬底10的方向，在外延层20中形成具有第一掺杂类型的漂移区90，漂移区 90具有位于第一表面中的第二表面和与第二表面相对的第三表面，在外延层20中形成具有第二掺杂类型的体区80，体区80与漂移区90接触。
42.下面将更详细地描述根据本发明提供的一种mosfet的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本技术的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
43.首先，如图3所示，提供了具有外延层20的衬底10，在外延层20中形成掺杂区30。
44.在一些可选的实施方式中，上述形成掺杂区30的步骤包括：在衬底10上形成第一外延层201；形成贯穿第一外延层201至衬底10的孔结构；在孔结构中填充掺杂区材料，以形成掺杂区30，掺杂区30具有第二掺杂类型；在第一外延层201和掺杂区30上覆盖第二外延层，以形成外延层20。
45.在一些可选的实施方式中，采用气相外延工艺生成第一外延层201和第二外延层，示例性地，上述衬底10为硅衬底，将氢(h2)气携带四氯化硅(sicl4)或三氯氢硅(sihcl3)、硅烷(sih4) 或二氯氢硅(sih2cl2)等进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。另外，硅片外延生长时，常需要控制掺杂，以保证控制电阻率。示例性地，n型外延层所用的掺杂剂一般为磷烷(ph3)或三氯化磷(pcl3)；p型的为乙硼烷(b2h6)或三氯化硼(bcl3)等。
46.上述衬底10可以为n型掺杂或p型掺杂，在上述衬底10上外延生长一定厚度的外延层 20，外延层20也可以具有n型掺杂或p型掺杂，这并不依赖于原始硅片的掺杂类型，其外延层20还可以是在同一掺杂类型衬底10硅片上外延一层电学活性杂质浓度比衬底10还要低的单晶硅层。
47.示例性的，上述半导体材料是p型掺杂材料，在p型衬底10上生长p型外延层至一定厚度作为第一外延层，然后根据器件需求在与预定设计位置刻蚀孔结构至衬底10并采用掺杂类型的半导体材料进行填充，其中，刻蚀不受外延层20厚度的限制，根据不同需要求适应于不同厚度的外延层20器件。
48.在上述示例中，孔结构中半导体材料的填充可以采用多层不同浓度的掺杂区材料，随着沿与衬底10的靠近的方向上，掺杂浓度可以不断提高，从而提高空穴导通能力，提升器件的性能。
49.在一些可选的实施方式中，上述孔结构具有高深宽比，即该孔结构在垂直于衬底
10的方向上的长度于平行于衬底10方向上的长度比即为深宽比，进一步可选地，在工艺条件允许的情况下，其深宽比越大越好，即使得掺杂区30在第一方向上呈现为细长状结构，通过设置高的深宽比，能够降低对器件其他参数的影响，而且具有超级结的功能，提高器件击穿电压。
50.在一些可选的实施方式中，通过调整不同位置处填充的半导体材料的掺杂浓度，在上述孔结构中形成具有不同掺杂浓度的第一掺杂区域40和第二掺杂区域50，以使器件具有更好的反向承压能力，并且可以同时具有侧场板和空穴路径的作用，有利于提高器件的雪崩击穿电压。
51.在一些可选的实施方式中，形成mosfet的制作方法还包括以下步骤：在外延层20中形成具有第二掺杂类型的埋入阱60，以使埋入阱60位于远离衬底10的一侧，如图4所示，且埋入阱60与掺杂区30和第三表面接触。
52.在一些可选的实施方式中，在确定埋入阱60的长宽之后，确定上述孔结构具有高的深宽比，即该孔结构在垂直于衬底10的方向上的长度与平行于衬底10方向上的长度比即为深宽比，进一步可选地，在工艺条件允许的情况下，其深宽比越大越好，通过设置高的深宽比，使得掺杂区30在第一方向上呈现为细长状结构，能够降低对器件其他参数的影响，而且具有超级结的功能，提高器件击穿电压。
53.其中，上述埋入阱60可以通过离子注入的方式形成。在一些可选的实施方式中，在第一外延层远离衬底10的一侧进行外延生长第二外延层，以得到具有目标厚度的外延层20，再根据预定设计离子注入以形成埋入阱60。在一些可选地实施方式中，生长完一定厚度的外延层后注入形成埋入阱60，然后再生长一层外延层形成具有目标厚度的外延层，采用这种形成方式，可以降低离子注入的能量，也可以降低埋入阱60注入对栅极沟道可能产生的伤害，得到更加可靠的mosfet器件。
54.在一些可选的实施方式中，在离子注入前的外延层表面沉积一层氧化层，该氧化层为牺牲氧化层，在离子注入的过程中，外延层材料本身直接遭受高能离子的轰击易产生缺陷，该牺牲氧化层可作为后续离子注入埋入阱60的保护层，该氧化层的材料可以是二氧化硅或者氮化硅，且该氧化层还可以增强离子进入外延层时方向的随机性，抑制离子注入的沟道效应，从而提高器件的可靠性。在上述实施方式中，离子注入之后，采用标准清洗方法去掉上述起保护作用的氧化层，例如对氧化层进行腐蚀以去除氧化层，然后采用湿氧方法生长栅极氧化层至目标厚度，然后在栅极氧化层上沉积多晶硅并进行掺杂调节其功函数，继而刻蚀形成多晶硅栅极70。
55.在另一些可选的实施方式中，在第一外延层表面沉积具有第二掺杂类型的埋入阱材料，以形成埋入阱60，然后在第一外延层上形成覆盖埋入阱60的第二外延层。采用这种形成方式，可以避免外延层被破坏而产生缺陷，有利于器件的可靠性。
56.在一些可选的实施方式中，在形成如图4所示的结构之后，依次在外延层20中形成漂移区90、漂移区缓冲层100、体区80、源/漏区、第二导电类型区130、场板180、导电插塞140、源极160、漏极150以及背面金属170，形成如图1所示的结构。
57.埋入阱60在一些可选的实施方式中，如图5所示，通过离子注入的方式，在上述外延层 20中依次形成漂移区90、漂移区缓冲层100、体区80、漏区110、源区120和第二导电类型区130，并沉积制作场板180。
58.其中，漂移区90是器件的承压区域，漂移区缓冲层100可以缓解漏区110的电场集中，从而提高击穿电压。
59.上述体区80可以首先自栅极70的一侧注入外延层20，然后通过横向扩散到栅极70下面，形成器件的体区80和沟道，然后再体区80中形成源区120，继而在源区120与体区80之间形成导电区以使源区120与体区80实现欧姆接触，将体区80和源区120短接，避免mosfet 寄生npn管的开启。
60.示例性的，上述漂移区90和源区120均为第一掺杂类型，即n
+
源区，体区80为第二掺杂类型，即p-体区，导电区为第二导电类型区130，即p
+
区，p
+
区将p-体区和n
+
源区短接，达到避免mosfet寄生npn管的开启的目的。
61.在一些可选的实施方式中，首先通过刻蚀外延层20至衬底10预留导电通孔，然后在预留的导电通孔中填充导电材料形成导电插塞140，通过该导电插塞140，进一步可选地，该导电材料为钨，导电插塞140即为导电钨塞，该导电钨塞能够实现源区120接地，保证器件的性能，接下来再制作形成源极160、漏极150以及背面金属170。
62.从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
63.通过设置掺杂区与漂移区接触，使得掺杂区与漂移区之间形成一个纵向的pn结，其产生的侧场板作用能够将器件的碰撞电离中心拉至器件体内，进而降低表面电场强度和表面碰撞电离强度，又设置掺杂区由外延层延伸至衬底，能够将器件雪崩状态下产生的载流子电流引入掺杂区，进而通过掺杂区从衬底离开，缓解流经体区的雪崩电荷数量，延缓寄生管的开启，并且此时雪崩电荷产生的电流呈现出离散的分布，能够进一步减缓雪崩电流引起的局部温度升高，从而提高器件的雪崩能力，提高器件的可靠性。
64.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种mosfet，其特征在于，包括：衬底，所述衬底的一侧具有外延层，所述外延层具有远离所述衬底的第一表面；漂移区，所述漂移区设置于所述外延层中，且所述漂移区具有位于所述第一表面中的第二表面和与所述第二表面相对的第三表面，所述漂移区具有第一掺杂类型；掺杂区，设置于所述外延层中并与所述漂移区连接，且所述掺杂区沿第一方向延伸至所述衬底，所述第一方向为所述第一表面指向衬底的方向；体区，所述体区与所述漂移区接触设置，所述体区、所述掺杂区以及所述衬底具有第二掺杂类型。2.根据权利要求1所述的mosfet，其特征在于，所述体区与所述掺杂区接触设置。3.根据权利要求1所述的mosfet，其特征在于，所述掺杂区贯穿至所述衬底中。4.根据权利要求1所述的mosfet，其特征在于，还包括：埋入阱，所述埋入阱位于所述外延层中的所述漂移区与所述掺杂区之间，且所述埋入阱分别与所述第三表面和所述掺杂区接触，且所述埋入阱具有第二掺杂类型。5.根据权利要求1所述的mosfet，其特征在于，所述掺杂区包括连接的第一掺杂区域和第二掺杂区域，所述第一掺杂区域与所述衬底接触，所述第二掺杂区域位于所述第一掺杂区域远离所述衬底的一侧，所述第一掺杂区域的掺杂浓度大于所述第二掺杂区域的掺杂浓度。6.根据权利要求1至5中任一项所述的mosfet，其特征在于，所述掺杂区的掺杂浓度沿所述第一方向递增。7.根据权利要求1至5中任一项所述的mosfet，其特征在于，所述埋入阱在所述衬底上的正投影大于所述掺杂区在所述衬底上的正投影。8.一种权利要求1至7中任一项所述的mosfet的制作方法，其特征在于，包括以下步骤：提供具有外延层的衬底，所述外延层具有远离衬底的第一表面；在所述外延层中形成具有第二掺杂类型的掺杂区，所述掺杂区沿第一方向延伸至所述衬底，所述第一方向为所述第一表面指向衬底的方向；在所述外延层中形成具有第一掺杂类型的漂移区，所述漂移区具有位于所述第一表面中的第二表面和与所述第二表面相对的第三表面；在所述外延层中形成具有所述第二掺杂类型的体区，所述体区与所述漂移区接触。9.根据权利要求8所述的mosfet的制作方法，其特征在于，形成所述掺杂区的步骤包括：在所述衬底上形成第一外延层；形成贯穿所述第一外延层至所述衬底的孔结构；在所述孔结构中填充掺杂区材料，以形成所述掺杂区，所述掺杂区材料具有所述第二掺杂类型；在所述第一外延层和所述掺杂区上覆盖第二外延层，以形成所述外延层。10.根据权利要求8中所述的mosfet的制作方法，其特征在于，还包括以下步骤：在外延层中形成具有所述第二掺杂类型的埋入阱，以使所述埋入阱位于远离所述衬底的一侧，且所述埋入阱与所述掺杂区和所述第三表面接触。11.根据权利要求10所述的mosfet的制作方法，其特征在于，形成所述埋入阱的步骤包
括：对所述第二外延层进行掺杂，以形成所述埋入阱；在形成所述埋入阱的步骤之后，在所述第二外延层中形成所述漂移区。

技术总结
本发明提供了一种MOSFET及其制作方法，包括：衬底，衬底的一侧具有外延层，外延层具有远离衬底的第一表面；漂移区，漂移区设置于外延层中，且漂移区具有位于第一表面中的第二表面和与第二表面相对的第三表面，漂移区具有第一掺杂类型；掺杂区，设置于外延层中并与漂移区连接，且掺杂区沿第一方向延伸至衬底，第一方向为第一表面指向衬底的方向；体区，体区与漂移区接触设置，体区、掺杂区以及衬底具有第二掺杂类型。通过引入掺杂区，并设置掺杂区与漂移区和衬底接触，进而降低表面碰撞电离强度，同时引导碰撞电离产生的空穴电流直接到衬底，降低了流经体区的电流强度，延缓寄生管的开启，提高了器件雪崩电离耐受能力。提高了器件雪崩电离耐受能力。提高了器件雪崩电离耐受能力。


技术研发人员：李荣伟
受保护的技术使用者：苏州华太电子技术股份有限公司
技术研发日：2022.06.08
技术公布日：2023/7/31