一种多陀螺数据转发控制电路的制作方法

1.本发明涉及数据采集领域，更具体地，涉及一种多陀螺数据转发控制电路。


背景技术：

2.随着光电设备逐渐往高精尖方向发展，为保证伺服稳定高精度和高带宽要求，光电系统须采用多个高速高帧率陀螺同时触发采集某个时刻系统多轴系的运动信息。
3.项目使用陀螺数据输出串口帧频为4000hz，波特率为921600bps，使用传统电路无法实现数据同时采集且存在严重丢包问题。


技术实现要素：

4.本发明针对现有技术中存在的技术问题，提供一种多陀螺数据转发控制电路，包括多个串口通信模块、多个串口接收模块、数据接收处理模块、dram组包模块、串口发送模块和同步触发模块，每一个陀螺通过对应的串口通信模块与相应的串口接收模块连接，每一个串口接收模块均与所述数据接收处理模块连接，所述数据接收处理模块与所述dram组包模块连接，所述dram组包模块通过所述串口发送模块和一个串口通信模块与外部接收模块连接；
5.所述同步触发模块通过多个串口通信模块同时向多个陀螺发送触发信号，使得多个陀螺在相同时刻采集陀螺数据；
6.每一个所述串口接收模块通过对应的串口通信模块接收对应的陀螺数据，并存储到所述数据接收处理模块；
7.所述数据接收处理模块，用于判定所述陀螺数据的有效性，并将有效陀螺数据存入所述dram组包模块中；
8.所述dram组包模块对所有有效陀螺数据进行组包，并通过所述串口发送模块和串口通信模块发送给外部接收模块。
9.在上述技术方案的基础上，本发明还可以作出如下改进。
10.可选的，还包括电源模块，分别为所述串口通信模块、串口接收模块、数据接收处理模块、dram组包模块、串口发送模块以及同步触发模块供电，所述电源模块包括芯片u4，所述芯片u4的型号为sm4644，所述芯片u4的引脚b5、b4、b3、e5、e4、e3、h5、h3、h4、l5、l3和l4均与vcc 5v电源连接，且分别通过电容c14、c15、c16和c17接地；
11.引脚l2、l1、e1、e2、d4、d5、d3、c5、k4和k3均接地，引脚b6、e6、h6和l6分别连接mode1、mode2、mode3和mode4，引脚a7、d7、g7和j7分别通过对应的电阻接地，引脚a6、d6、g6和k6分别通过对应的电容接地，引脚a1、a2和a3均通过电阻r34输出vcc3.3v和通过t1输出3.3v，还分别通过电容c31和电容c32接地；引脚d1、d2和c1均通过电阻r33输出2.5v和通过t2输出2.5v，还分别通过电容c33和电容c34接地；
12.引脚g2、g1和f1均通过电阻r35输出1.2v和通过t4输出1.2v，还分别通过电容c35和电容c36接地；引脚j1、k2和k1均通过电阻r36输出1.8v还通过t3输出1.8v，还分别通过电
容c37和电容c38接地，引脚c3通过电阻r40和电容c41接地，引脚c2通过电阻r43和电容c42接地，引脚f2通过电阻r45和电容c43接地，引脚j2通过电阻r48和电容c44接地，引脚c4连接于电阻r40和电容c41之间，引脚f4连接于电阻r43和电容c42，引脚j4连接于电阻r45和电容c43之间，引脚k5连接于电阻r48和电容c44；
13.引脚j5、h1、h2、b2、b1、a5、a4、f5、g4、g5和g3均接地，引脚f7通过对应的电阻接地，引脚c6通过电阻r44接vcc 5v，引脚f6通过电阻r51接vcc 5v，引脚j6通过电阻r53接vcc 5v和通过电阻r54接3.3v，引脚k7通过电阻r56接vcc 5v和通过电阻r57接2.5v。
14.可选的，所述多个串口通信模块、多个串口接收模块、数据接收处理模块、dram组包模块、串口发送模块和同步触发模块均运行于fpga模块中，所述fpga模块包括芯片u2，所述芯片u2的型号为jxcf32p，所述芯片u2的引脚19接jtag_tdi，引脚5接config_busy，引脚12接config_cclk，引脚20接jtag_tck，引脚21接jtag_tms，引脚25通过电阻r1接vcc 3.3v，引脚13接fpga_done，引脚2、7、17、23、31、36和46接地，引脚4、15和34接vcc 1.8v，引脚8、30、38、45和24接vcc 3.3v，引脚28接config_d0，引脚29接config_d1，引脚32接接config_d2，引脚33接config_d3，引脚43接config_d4，引脚44接config_d5，引脚47接config_d6，引脚48接config_d7，引脚22接fpga_ta1，引脚10通过电阻r2接地，引脚6接fpga_prog_b，引脚11接fpga_init。
15.可选的，所述串口接收模块包括芯片u14，所述u14的型号为sm3096，所述芯片u14的引脚12接地，引脚4通过电阻r75接vcc3.3v，引脚2通过电阻r76连接引脚1，引脚6通过电阻r77连接引脚7，引脚10通过电阻r78连接引脚9，引脚14通过电阻r79连接引脚15，引脚8接地，所述引脚2还通过电阻r80接vcc 3.3v，引脚1通过电阻r82接地，引脚6通过电阻r84接vcc 3.3v，引脚7通过电阻r86接地，引脚10通过电阻r81接vcc 3.3v，引脚9通过电阻r83接地，引脚14通过电阻r85接vcc 3.3v，引脚15通过电阻r87接地。
16.可选的，所述串口发送模块包括芯片u15，所述芯片u15的型号为sm3030，所述芯片u15的引脚1接tx0，引脚2通过电阻r88连接引脚3，引脚4接vcc 3.3v，引脚5通过电阻r90连接引脚6，引脚7接tx1，引脚8接地，引脚16通过电容c90接地，引脚15接tx2，引脚14通过电阻r89连接引脚13，引脚12接地，引脚11通过电阻r91连接引脚10，引脚9接tx3。
17.可选的，所述串口通信模块为rs422通信模块。
18.本发明提供的一种多陀螺数据转发控制电路，通过设计的同步触发模块可实现多个陀螺数据的同时采集，同时收发，以及提供一整套控制电路，解决多陀螺数据转发时延性问题。
附图说明
19.图1为本发明提供的一种多陀螺数据转发控制电路的结构示意图；
20.图2为电源电路的结构示意图；
21.图3为fpga模块的结构示意图；
22.图4为串口接收模块的结构示意图；
23.图5为串口发送模块的结构示意图。
具体实施方式
24.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。另外，本发明提供的各个实施例或单个实施例中的技术特征可以相互任意结合，以形成可行的技术方案，这种结合不受步骤先后次序和/或结构组成模式的约束，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
25.基于背景技术中的问题，研制出一款具备高速数据接收、低时延、具备时统控制功能的电路模块意义重大。
26.图1为本发明提供的一种多陀螺数据转发控制电路，包括多个串口通信模块、多个串口接收模块、数据接收处理模块、dram组包模块、串口发送模块和同步触发模块，每一个陀螺通过对应的串口通信模块与相应的串口接收模块连接，每一个串口接收模块均与所述数据接收处理模块连接，所述数据接收处理模块与所述dram组包模块连接，所述dram组包模块通过所述串口发送模块和一个串口通信模块与外部接收模块连接。
27.其中，同步触发模块通过多个串口通信模块同时向多个陀螺发送触发信号，使得多个陀螺在相同时刻采集陀螺数据；每一个串口接收模块通过对应的串口通信模块接收对应的陀螺数据，并存储到数据接收处理模块；数据接收处理模块，用于判定陀螺数据的有效性，并将有效陀螺数据存入所述dram组包模块中；dram组包模块对所有有效陀螺数据进行组包，并通过所述串口发送模块和串口通信模块发送给外部接收模块。
28.可理解的是，参见图1，本发明实施例中示出了三个陀螺，与三个陀螺对应的三个串口通信模块以及三个串口接收模块，其中，所述串口通信模块为rs422通信模块。其中，串口接收模块主要完成陀螺数据的串行解析，然后将陀螺数据写入fifo中，当帧数据传输完成时，串行接收模块向外输出中断信号以及fifo中已接收字节个数信息。
29.数据接收处理模块检测到串口接收模块中断信号时，开始读取数据、判定接收数据有效性并将有效数据存入dram组包模块，三个陀螺数据接收完毕后，串口发送模块开始读取dram组包模块，最终将数据串行发送出去。
30.同步触发模块可同时输出三个陀螺触发信号，由于陀螺个体差异性，可根据陀螺数据接收中断的时间差，实时调整同步触发输出时间差，以保证陀螺触发时刻的同步性。
31.本发明实施例的控制电路还包括电源模块，分别为所述串口通信模块、串口接收模块、数据接收处理模块、dram组包模块、串口发送模块以及同步触发模块供电。
32.其中，参见图2，为电源模块的结构示意图，其中，电源模块的信号为ltm4644mpy，提供3.3v、2.5v、1.2v、1.8v电源，各路电源最大负载电流为4a，可为控制电路的其它模块提供稳定可靠电源。
33.所述电源模块包括芯片u4，所述芯片u4的型号为sm4644，所述芯片u4的引脚b5、b4、b3、e5、e4、e3、h5、h3、h4、l5、l3和l4均与vcc 5v电源连接，且分别通过电容c14、c15、c16和c17接地。
34.引脚l2、l1、e1、e2、d4、d5、d3、c5、k4和k3均接地，引脚b6、e6、h6和l6分别连接
mode1、mode2、mode3和mode4，引脚a7、d7、g7和j7分别通过对应的电阻接地，引脚a6、d6、g6和k6分别通过对应的电容接地，引脚a1、a2和a3均通过电阻r34输出vcc3.3v和通过t1输出3.3v，还分别通过电容c31和电容c32接地；引脚d1、d2和c1均通过电阻r33输出2.5v和通过t2输出2.5v，还分别通过电容c33和电容c34接地。
35.引脚g2、g1和f1均通过电阻r35输出1.2v和通过t4输出1.2v，还分别通过电容c35和电容c36接地；引脚j1、k2和k1均通过电阻r36输出1.8v还通过t3输出1.8v，还分别通过电容c37和电容c38接地，引脚c3通过电阻r40和电容c41接地，引脚c2通过电阻r43和电容c42接地，引脚f2通过电阻r45和电容c43接地，引脚j2通过电阻r48和电容c44接地，引脚c4连接于电阻r40和电容c41之间，引脚f4连接于电阻r43和电容c42，引脚j4连接于电阻r45和电容c43之间，引脚k5连接于电阻r48和电容c44。
36.引脚j5、h1、h2、b2、b1、a5、a4、f5、g4、g5和g3均接地，引脚f7通过对应的电阻接地，引脚c6通过电阻r44接vcc 5v，引脚f6通过电阻r51接vcc 5v，引脚j6通过电阻r53接vcc 5v和通过电阻r54接3.3v，引脚k7通过电阻r56接vcc 5v和通过电阻r57接2.5v。
37.fpga模块的结构图如图3所示，主要型号为jxcf32p，主要软件模块均运行于fpga模块中。其中，fpga模块包括包括芯片u2，所述芯片u2的型号为jxcf32p，所述芯片u2的引脚19接jtag_tdi，引脚5接config_busy，引脚12接config_cclk，引脚20接jtag_tck，引脚21接jtag_tms，引脚25通过电阻r1接vcc 3.3v，引脚13接fpga_done，引脚2、7、17、23、31、36和46接地，引脚4、15和34接vcc 1.8v，引脚8、30、38、45和24接vcc 3.3v，引脚28接config_d0，引脚29接config_d1，引脚32接接config_d2，引脚33接config_d3，引脚43接config_d4，引脚44接config_d5，引脚47接config_d6，引脚48接config_d7，引脚22接fpga_ta1，引脚10通过电阻r2接地，引脚6接fpga_prog_b，引脚11接fpga_init。
38.参见图4，所述串口接收模块包括芯片u14，所述u14的型号为sm3096，所述芯片u14的引脚12接地，引脚4通过电阻r75接vcc3.3v，引脚2通过电阻r76连接引脚1，引脚6通过电阻r77连接引脚7，引脚10通过电阻r78连接引脚9，引脚14通过电阻r79连接引脚15，引脚8接地，所述引脚2还通过电阻r80接vcc 3.3v，引脚1通过电阻r82接地，引脚6通过电阻r84接vcc 3.3v，引脚7通过电阻r86接地，引脚10通过电阻r81接vcc 3.3v，引脚9通过电阻r83接地，引脚14通过电阻r85接vcc 3.3v，引脚15通过电阻r87接地。
39.参见图5，所述串口发送模块包括芯片u15，所述芯片u15的型号为sm3030，所述芯片u15的引脚1接tx0，引脚2通过电阻r88连接引脚3，引脚4接vcc 3.3v，引脚5通过电阻r90连接引脚6，引脚7接tx1，引脚8接地，引脚16通过电容c90接地，引脚15接tx2，引脚14通过电阻r89连接引脚13，引脚12接地，引脚11通过电阻r91连接引脚10，引脚9接tx3。
40.根据实际测试结果，本发明提供的控制电路具备全国产化能力，支持三个帧频4000hz、波特率为921600bps陀螺数据接收，丢包率为0％。同步触发支持电平触发、脉冲触发以及串口指令触发，触发精度为0.1us。支持多陀螺数据组包转发能力，时延为1us。相比之前采用单片机或dsp方案性能指标有明显提升。
41.本发明提供的多陀螺数据转发控制电路，解决了以下几个问题：
42.1、解决至少三个陀螺数据的同时接收，接收帧频不小于4000hz、波特率不低于921600bps。
43.2、解决多个陀螺数据同时触发问题，同步精度不大于0.5us。
44.3、解决陀螺数据转发时延性问题，多陀螺数据处理转发时延不大于2us。
45.3、解决全国产化问题，电路选型器件必须具备国产化原位替代能力。
46.需要说明的是，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其它实施例的相关描述。
47.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
48.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

技术特征：
1.一种多陀螺数据转发控制电路，其特征在于，包括多个串口通信模块、多个串口接收模块、数据接收处理模块、dram组包模块、串口发送模块和同步触发模块，每一个陀螺通过对应的串口通信模块与相应的串口接收模块连接，每一个串口接收模块均与所述数据接收处理模块连接，所述数据接收处理模块与所述dram组包模块连接，所述dram组包模块通过所述串口发送模块和一个串口通信模块与外部接收模块连接；所述同步触发模块通过多个串口通信模块同时向多个陀螺发送触发信号，使得多个陀螺在相同时刻采集陀螺数据；每一个所述串口接收模块通过对应的串口通信模块接收对应的陀螺数据，并存储到所述数据接收处理模块；所述数据接收处理模块，用于判定所述陀螺数据的有效性，并将有效陀螺数据存入所述dram组包模块中；所述dram组包模块对所有有效陀螺数据进行组包，并通过所述串口发送模块和串口通信模块发送给外部接收模块。2.根据权利要求1所述的多陀螺数据转发控制电路，其特征在于，还包括电源模块，分别为所述串口通信模块、串口接收模块、数据接收处理模块、dram组包模块、串口发送模块以及同步触发模块供电，所述电源模块包括芯片u4，所述芯片u4的型号为sm4644，所述芯片u4的引脚b5、b4、b3、e5、e4、e3、h5、h3、h4、l5、l3和l4均与vcc 5v电源连接，且分别通过电容c14、c15、c16和c17接地；引脚l2、l1、e1、e2、d4、d5、d3、c5、k4和k3均接地，引脚b6、e6、h6和l6分别连接mode1、mode2、mode3和mode4，引脚a7、d7、g7和j7分别通过对应的电阻接地，引脚a6、d6、g6和k6分别通过对应的电容接地，引脚a1、a2和a3均通过电阻r34输出vcc3.3v和通过t1输出3.3v，还分别通过电容c31和电容c32接地；引脚d1、d2和c1均通过电阻r33输出2.5v和通过t2输出2.5v，还分别通过电容c33和电容c34接地；引脚g2、g1和f1均通过电阻r35输出1.2v和通过t4输出1.2v，还分别通过电容c35和电容c36接地；引脚j1、k2和k1均通过电阻r36输出1.8v还通过t3输出1.8v，还分别通过电容c37和电容c38接地，引脚c3通过电阻r40和电容c41接地，引脚c2通过电阻r43和电容c42接地，引脚f2通过电阻r45和电容c43接地，引脚j2通过电阻r48和电容c44接地，引脚c4连接于电阻r40和电容c41之间，引脚f4连接于电阻r43和电容c42，引脚j4连接于电阻r45和电容c43之间，引脚k5连接于电阻r48和电容c44；引脚j5、h1、h2、b2、b1、a5、a4、f5、g4、g5和g3均接地，引脚f7通过对应的电阻接地，引脚c6通过电阻r44接vcc 5v，引脚f6通过电阻r51接vcc 5v，引脚j6通过电阻r53接vcc 5v和通过电阻r54接3.3v，引脚k7通过电阻r56接vcc 5v和通过电阻r57接2.5v。3.根据权利要求1所述的多陀螺数据转发控制电路，其特征在于，所述多个串口通信模块、多个串口接收模块、数据接收处理模块、dram组包模块、串口发送模块和同步触发模块均运行于fpga模块中，所述fpga模块包括芯片u2，所述芯片u2的型号为jxcf32p，所述芯片u2的引脚19接jtag_tdi，引脚5接config_busy，引脚12接config_cclk，引脚20接jtag_tck，引脚21接jtag_tms，引脚25通过电阻r1接vcc 3.3v，引脚13接fpga_done，引脚2、7、17、23、31、36和46接地，引脚4、15和34接vcc 1.8v，引脚8、30、38、45和24接vcc 3.3v，引脚28接config_d0，引脚29接config_d1，引脚32接接config_d2，引脚33接config_d3，引脚43接
config_d4，引脚44接config_d5，引脚47接config_d6，引脚48接config_d7，引脚22接fpga_ta1，引脚10通过电阻r2接地，引脚6接fpga_prog_b，引脚11接fpga_init。4.根据权利要求1所述的多陀螺数据转发控制电路，其特惠总能在于，所述串口接收模块包括芯片u14，所述u14的型号为sm3096，所述芯片u14的引脚12接地，引脚4通过电阻r75接vcc 3.3v，引脚2通过电阻r76连接引脚1，引脚6通过电阻r77连接引脚7，引脚10通过电阻r78连接引脚9，引脚14通过电阻r79连接引脚15，引脚8接地，所述引脚2还通过电阻r80接vcc 3.3v，引脚1通过电阻r82接地，引脚6通过电阻r84接vcc 3.3v，引脚7通过电阻r86接地，引脚10通过电阻r81接vcc 3.3v，引脚9通过电阻r83接地，引脚14通过电阻r85接vcc 3.3v，引脚15通过电阻r87接地。5.根据权利要求1所述的多陀螺数据转发控制电路，其特征在于，所述串口发送模块包括芯片u15，所述芯片u15的型号为sm3030，所述芯片u15的引脚1接tx0，引脚2通过电阻r88连接引脚3，引脚4接vcc 3.3v，引脚5通过电阻r90连接引脚6，引脚7接tx1，引脚8接地，引脚16通过电容c90接地，引脚15接tx2，引脚14通过电阻r89连接引脚13，引脚12接地，引脚11通过电阻r91连接引脚10，引脚9接tx3。

技术总结
本发明提供一种多陀螺数据转发控制电路，包括多个串口通信模块、多个串口接收模块、数据接收处理模块、DRAM组包模块、串口发送模块和同步触发模块，同步触发模块通过多个串口通信模块同时向多个陀螺发送触发信号，使得多个陀螺在相同时刻采集陀螺数据；每一个串口接收模块通过对应的串口通信模块接收对应的陀螺数据，并存储到数据接收处理模块；数据接收处理模块，用于判定陀螺数据的有效性，并将有效陀螺数据存入DRAM组包模块中；DRAM组包模块对所有有效陀螺数据进行组包，并通过串口发送模块和串口通信模块发送给外部接收模块。本发明提供的控制电路能够解决多个陀螺数据的同时接收、同时触发问题以及多陀螺数据转发时延性问题。问题。问题。


技术研发人员：申忠斌 岑赛 项志杰 刘江波
受保护的技术使用者：武汉华中天勤防务技术有限公司
技术研发日：2023.02.28
技术公布日：2023/7/20