叠置误差的校正方法及半导体元件的制备方法与流程

叠置误差的校正方法及半导体元件的制备方法
1.交叉引用
2.本技术案主张美国第17/568,041及17/568,118号专利申请案的优先权(即优先权日为“2022年1月4日”)，其内容以全文引用的方式并入本文中。
技术领域
3.本公开关于一种叠置误差的校正方法及半导体元件的制备方法。


背景技术：

4.随着半导体工业的发展，在光刻操作中减少光刻胶图案和底层图案的叠置误差(overlay error)变得更加重要。由于各种因素，如测量结构的不对称形状，使得正确测量叠置误差变得更加困难，因此需要一种新的叠置标记和方法，以更精确地测量叠置误差。
5.上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。


技术实现要素：

6.本公开的一个方面提供一种叠置校正的标记。该标记包括一第一图案和一第二图案。该第一图案设置在一基底的一第一表面上。该第二图案设置在该基底的一第二表面上，该基底的该第二表面与该基底的第一表面相对。该第一图案至少与该第二图案的一部分重叠，并且该第一图案和该第二图案共同定义一第一叠置误差。
7.本公开的另一个方面提供一种叠置校正的标记。该标记包括一第一叠置标记和一第二叠置标记。该第一叠置标记包括设置在一基底的一第一表面上的一第一图案和一第二图案。该第一叠置标记用来产生一第一叠置误差。该第二叠置标记包括设置在该基底的一第二表面的一第三图案和设置在该基底的该第一表面的一第四图案。该基底的该第一表面与该基底的该第二表面相对。该第二叠置标记用来产生一第二叠置误差，且该第二叠置标记用来校正该第一叠置误差。
8.本公开的另一个方面提供一种叠置误差的校正方法。该方法包括基于一第一叠置标记产生一第一叠置误差，其中该第一叠置误差指示该第一叠置标记的一下部图案和一上部图案之间的一错位，以及，因应于检测该第一叠置误差的异常，基于一第二叠置标记产生一第二叠置误差，并根据该第二叠置误差确定该第一叠置误差中的异常是否由该下部图案和该上部图案的该错位引起。
9.本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括提供一基底，具有一第一表面和其相对的一第二表面，在该基底的该第一表面上形成一第一图案，在该基底的该第二表面上形成一第二图案，形成覆盖该第二图案的一中间结构，在该基底的该第二表面上形成一第三图案，其中该第二图案和该第三图案共同定义一第一叠置误差，以及在该基底的该第二表面上形成一第四图案，其中该第一图案和该第四图案共同定义一
第二叠置误差。
10.本公开的实施例提供用于叠置误差测量的叠置标记。可共用两个叠置标记来确定叠置误差的异常是由当层和前层的错位造成，或是由晶圆翘曲造成。使用两个叠置标记的两个测量步骤，可以防止曝光设备的不准确调整。因此，可以提高曝光设备的可用时间。
11.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
12.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本技术案的揭示内容，附图中相同的元件符号是指相同的元件。
13.图1是俯视图，例示本公开一些实施例的晶圆。
14.图2是放大视图，例示本公开一些实施例的图1中的点状区域。
15.图3是俯视图，例示本公开一些实施例的叠置标记。
16.图3a是例示本公开一些实施例沿图3的线a-a'的剖视图。
17.图3b是例示本公开一些实施例沿图3的线b-b'的剖视图。
18.图4是俯视图，例示本公开一些实施例的叠置标记。
19.图4a是例示本公开一些实施例沿图4的c-c'线的剖视图。
20.图5是剖视图，例示本公开一些实施例的叠置标记。
21.图6是剖视图，例示本公开一些实施例的叠置标记。
22.图7是剖视图，例示本公开一些实施例的叠置标记。
23.图8是剖视图，例示本公开一些实施例的叠置标记。
24.图9是方框图，例示本公开一些实施例的半导体制备系统。
25.图10是流程图，例示本公开各个方面的叠置标记的制备方法。
26.图11是流程图，例示本公开各个方面的叠置错误的校正方法。
27.图12是例示本公开各个方面的半导体制备系统的硬件的图。
28.附图标记说明：
29.10：晶圆
30.21：叠置标记
31.22：叠置标记
32.30：切割道
33.40：芯片
34.100：基底
35.100s1：表面
36.100s2：表面
37.110：叠置标记
38.111：图案
39.112：图案
40.120a：叠置标记
41.120b：叠置标记
42.120c：叠置标记
43.121a：图案
44.121b：图案
45.121c：图案
46.122：图案
47.122'：特征
48.130：中间结构
49.140：遮罩
50.150：虚置层
51.160a：叠置标记
52.160b：叠置标记
53.161a：图案
54.161b：图案
55.162：图案
56.170：中间结构
57.180：遮罩
58.300：半导体制备系统
59.310：制造设备
60.320-1,
…
,320-n：制造设备
61.330：制造设备
62.340-1,
…
,340-n：制造设备
63.350：曝光设备
64.360：叠置测量设备
65.370：叠置(ovl)校正系统
66.380：网络
67.390：控制器
68.400：制备方法
69.410：操作
70.420：操作
71.430：操作
72.440：操作
73.450：操作
74.500：方法
75.510：操作
76.520：操作
77.530：操作
78.540：操作
79.550：操作
80.560：操作
81.570：操作
82.600：半导体制备系统
83.601：处理器
84.603：电脑可读存储媒介
85.605：总线
86.607：输入及输出(i/o)接口
87.609：网络接口
88.610：使用者界面
89.a-a'：线
90.b-b'：线
91.c-c'：线
92.x：方向
93.y：方向
94.z：方向
具体实施方式
95.现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不旨在限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何进一步应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不旨在一个实施例的特征适用于另一个实施例，即使它们共用相同的参考数字。
96.应理解的是，尽管术语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分。可用于描述各种元素、部件、区域、层或部分，但这些元素、部件、区域、层或部分不受这些术语的限制。相反，这些术语只是用来区分一个元素、元件、区域、层或部分与另一个区域、层或部分。因此，下面讨论的第一个元素、元件、区域、层或部分可以被称为第二个元素、元件、区域、层或部分而不偏离本发明概念的教导。
97.本文使用的术语仅用于描述特定的实施例，并不旨在局限于本发明的概念。正如本文所使用的，单数形式的"一"、"一个"和"该"旨在包括多个形式，除非上下文明确指出。应进一步理解，术语”包括”和”包含”在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。
98.图1是俯视图，例示本公开各个方面的晶圆10，图2是图1中点状区域的放大视图。
99.如图1和图2所示，晶圆10沿切割道30被锯成多个芯片40。每个芯片40可包括半导体元件，半导体元件可包括主动元件和/或无源元件。主动元件可包括一存储器芯片(例如，动态随机存取存储器(dram)芯片、静态随机存取存储器(sram)芯片等)、一电源管理芯片(例如，电源管理集成电路(pmic)芯片)、一逻辑芯片(例如，系统芯片(soc)、中央处理单元
(cpu)、图形处理单元(gpu)、应用处理器(ap)、微控制器等)、一射频(rf)芯片、一感测器芯片、一微机电系统(mems)芯片、一信号处理芯片(如数字信号处理(dsp)芯片)、一前端芯片(如模拟前端(afe)芯片)或其他主动元件。无源元件可包括一电容器、一电阻器、一电感器、一熔丝或其他无源元件。
100.如图2所示，叠置标记21和22可设置在晶圆10上。在一些实施例中，叠置标记21或22可位于切割道30上。叠置标记21或22可设置在每个芯片40的边缘的角上。在一些实施例中，叠置标记21或22可位于芯片40的内部。在一些实施例中，叠置标记21可用于测量一当层(current layer)，如一光刻胶层的开口，是否与半导体工艺中的一前层精确对齐。在一些实施例中，可利用叠置标记21在当层(或上层)和前层(或下层)之间产生一第一叠置误差。在一些实施例中，可利用叠置标记22在晶圆10的两个相对侧的两个图案(例如，当前图案和参考图案)之间产生一第二叠置。在一些实施例中，可利用叠置标记22来校正从叠置标记21产生的第一叠置误差。在一些实施例中，可利用叠置标记22来确定从叠置标记21产生的第一叠置误差中的异常(或不正常)是否是由当层和前层的错位引起。在一些实施例中，可利用叠置标记22来确定第一叠置误差中的异常是否是由晶圆的翘曲引起。在一些实施例中，可共用叠置标记21和22来确定晶圆10的翘曲程度。在一些实施例中，可共用叠置标记21和22来确定从叠置标记21产生的第一叠置误差中的异常是否是由晶圆10的翘曲引起。
101.图3是俯视图，例示本公开各个方面的用于在基底100上对准不同层的叠置标记110。如图3所示，一半导体元件结构，如晶圆，可包括在基底100上的叠置标记110。在一些实施例中，图2所示的叠置标记21可包括与图3中的叠置标记110类似或相同的图案或结构。
102.基底100可以是一种半导体基底，例如块状(bulk)半导体、绝缘体上的半导体(soi)基底，或类似的基底。基底100可包括一元素(elementary)半导体，包括单晶形式、多晶形式或无定形(amorphous)形式的硅或锗；一化合物半导体材料，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟中的至少一种。一合金半导体材料，包括sige、gaasp、alinas、algaas、gainas、gainp和gainasp中的至少一种；任何其他合适的材料；或其组合。在一些实施例中，合金半导体基底可以是具有梯度ge特征的sige合金，其中si和ge的组成从梯度sige特征的一个位置的比例变为另一个位置的比例。在另一个实施例中，sige合金是在硅基底上形成。在一些实施例中，sige合金可被与sige合金接触的另一种材料机械地拉紧。在一些实施例中，基底100可以具有多层结构，或者基底100可包括一多层化合物半导体结构。
103.叠置标记110可包括基底100上的图案111和图案112。图案111可以是一前层的图案。图案112可以是一当层的图案。前层(或下层)可位于与当层(或上层)不同的水平层面。每个图案111(或图案112)可以位于四个正交目的地区域之一，其中两个用于测量x方向的叠置误差，两个用于测量y方向的叠置误差。
104.在使用叠置标记(如叠置标记110)测量一叠置误差时，沿叠置标记110的x方向的一直线来测量x方向的偏差。y方向的偏差是沿着叠置标记110的y方向的一直线进一步测量。一单个叠置标记，包括图案111和112，可用来测量基底上两个层之间的x方向和y方向的偏差。因此，可以根据x方向和y方向的偏差来确定当层和前层是否精确对准。叠置误差可包括x方向的偏差(δx)，y方向的偏差(δy)，或其两者的组合。
105.图3a是沿图3的线a-a'拍摄的剖视图。
106.如图3和图3a所示，基底100可以有表面100s1和与表面100s1相对的表面100s2。基底100的表面100s2可以是一主动表面，在该表面上设置一输入及输出终端。基底100的表面100s1可以是一背面表面。图案111可设置在基底100的表面100s1上。图案111可设置置在中间结构130内或下面。在一些实施例中，图案111可包括与一隔离结构相同的材料。在一些实施例中，图案111可设置在与隔离结构相同标高处。隔离结构可包括，例如，浅沟隔离(sti)、场氧化(fox)、硅的局部氧化(locos)特征、和/或其他合适的隔离元件。隔离结构可包括一介电质材料，如氧化硅、氮化硅、氮氧化硅(silicon oxy-nitride)、掺氟硅酸盐(fsg)、一低k介电质材料、其组合和/或其他合适的材料。
107.在一些实施例中，图案111可包括与一栅极结构相同的材料。栅极结构可以是牺牲性的，例如，一虚置(dymmy)栅极结构。在一些实施例中，图案111可设置在与栅极结构相同的标高处。在一些实施例中，图案111可包括与一栅极介电质层相同材料的一介电质层和与一栅极电极层相同材料的一导电层。
108.在一些实施例中，栅极介电质层可包括氧化硅(siox)、氮化硅(sixny)、氮氧化硅(sion)，或其组合。在一些实施例中，栅极介电质层可包括介电质材料，如一高k介电质材料。高k材料可具有大于4的介电常数(k值)。高k材料可包括氧化铪(hfo2)、氧化锆(zro2)、氧化镧(la2o3)、氧化钇(y2o3)、氧化铝(al2o3)、氧化钛(tio2)或其他适用材料。其他合适的材料也在本公开的考量范围内。
109.在一些实施例中，栅极电极层可包括一多晶硅层。在一些实施例中，栅极电极层的制作技术可以是一导电材料，如铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)或其他适用材料。在一些实施例中，栅极电极层可包括一功函数层。功函数层的制作技术是一金属材料，且金属材料可包括n-功函数的金属或p-功函数的金属。n-功函数金属包括钨(w)、铜(cu)、钛(ti)、银(ag)、铝(al)、钛铝合金(tial)、氮化钛铝(tialn)、碳化钽(tac)、氮化钽碳(tacn)、氮化钽硅(tasin)、锰(mn)、锆(zr)或其组合。p-功函数的金属包括氮化钛(tin)、氮化钨(wn)、氮化钽(tan)、钌(ru)或其组合。其他合适的材料也在本公开的考量范围内。栅极电极层可通过低压化学气相沉积(lpcvd)和等离子体增强cvd(pecvd)形成。
110.在一些实施例中，图案111可包括与一导电通孔相同的材料，该材料可设置在一导电导线上，如第一金属层(m1层)。在本实施例中，图案111可包括一阻障层和由阻障层包围的一导电层。阻障层可包括金属氮化物或其他合适的材料。导电层可包括金属，如w、ta、ti、ni、co、hf、ru、zr、zn、fe、sn、al、cu、ag、mo、cr、合金或其他合适的材料。在本实施例中，图案111可通过合适的沉积工艺形成，例如，溅镀或物理气相沉积(pvd)。
111.中间结构130可包括制作技术是绝缘材料的一个或多个中间层，如氧化硅或氮化硅。在一些实施例中，中间结构130可包括导电层，如金属层或合金层。在一些实施例中，一个或多个中间层可通过一合适的成膜方法形成，如化学气相沉积(cvd)、原子层沉积(ald)或物理气相沉积(pvd)。在中间层形成后，可执行一热操作，如快速热退火。在其他的实施例中，执行一平坦化操作，如化学机械研磨(cmp)操作。在其他实施例中，可执行一移除操作，如蚀刻工艺。蚀刻工艺可包括，例如，干蚀刻工艺或湿蚀刻工艺。可以理解的是，在上述工艺之前、期间和之后可以提供额外的操作，而且对于本方法的其他实施例，可以替换或取消上述的一些操作。操作/工艺的顺序可以互换。
112.图3b是沿图3的线b-b'拍摄的剖视图。
113.如图3和图3b所示，图案112设置在中间结构130上。图案112可设置在基底100的表面100s2上或上方。在一些实施例中，图案112可以是由遮罩140定义的多个开口。遮罩140可以形成在中间结构130上，并将在随后的工艺中被移除。遮罩140可包括一正型或一负型的光刻胶(如聚合物)，或一硬遮罩(如氮化硅或氮氧化硅)。包括遮罩140和图案112在内的当层可以使用合适的光刻方法进行图案化，例如，在中间结构130上形成一光刻胶层，通过一掩模将光刻胶层曝光成图案，或烘烤和显影光刻胶以形成遮罩140和图案112。然后，遮罩140可用于将图案定义到中间结构130中，因此使中间结构130中由光刻胶层曝露的部分可以被移除。
114.图4是俯视图，例示本公开一些实施例的叠置标记120a。如图4所示，半导体元件结构，如一晶圆，可包括在基底100上的叠置标记120a。在一些实施例中，图2所示的叠置标记22可包括与图4所示的叠置标记120a类似或相同的图案或结构。
115.叠置标记120a可包括图案121a和122。在一些实施例中，图案121a和122可设置在基底100的两个相对的表面上。在一些实施例中，图案121a的轮廓和图案122的轮廓在平面视图中等形(equiform)。在一些实施例中，图案121a的轮廓与图案122的轮廓相对于xy平面对称。在一些实施例中，图案121a的形状和图案122的形状实质上相同。在一些实施例中，图案121a的尺寸和图案122的尺寸实质上相同。在一些实施例中，图案121a沿z方向至少与图案122的一部分重叠。在一些实施例中，图案121a和122中的每一个可由单个的连续图案组成。在一些实施例中，上述单个的连续图案可以有任何轮廓或形状。在本实施例中，图案121a也可称为一参考图案。在本公开内容中，用语"等形"可以表示两个尺寸和/或形状相同的图案。
116.在使用一叠置标记，如叠置标记120a测量一叠置误差时，沿叠置标记120a的x方向的一直线测量x方向的偏差。y方向的偏差是沿着叠置标记120a的y方向的一直线进一步测量。因此，图案121a和122是否精确对准可以根据x方向和y方向的偏差来确定。叠置误差可包括x方向的偏差(δx)，y方向的偏差(δy)，或其两者的组合。
117.图4a是例示本公开一些实施例沿图4的c-c'线的剖视图。
118.在一些实施例中，图案121a可设置在基底100的表面100s1上。在一些实施例中，图案121a可包括从基底100的表面100s1突出的一层，例如一虚置层。在一些实施例中，图案121a的材料可包括一多晶硅层。在一些实施例中，图案121a的制作技术可以是一金属，例如铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)或其他适用材料。图案121a可通过lpcvd、pecvd、溅镀或其他合适的工艺形成。在一些实施例中，图案121a可包括一种材料，该材料可通过一光学图像从基底100的材料中区分出来。在一些实施例中，图案121a可包括一种可通过光学图像从氧化硅中区分出来的材料。
119.在一些实施例中，图案122可设置在基底100的表面100s2上或上方。在一些实施例中，图案122可设置在中间结构130上。在一些实施例中，图案122可以是由遮罩140定义的开口或凹槽。图案122可以使用合适的光刻法(photolithography)进行图案化，例如，在中间结构中间结构130上方形成一光刻胶层，将光刻胶层通过一掩模曝光，或烘烤和显影光刻胶以形成遮罩图案122。在一些实施例中，图案112和122可位于同一水平层面。在一些实施例中，图案112和122可同时形成。也就是说，图案112和122可由同一工艺形成，并由同一半导体制造设备形成。在一些实施例中，图案122的轮廓可以与图案112的轮廓不同。
120.在一些实施例中，可利用叠置标记110来产生一第一叠置误差，通过测量图案121a和122的位置来测量当层和前层的错位。在一些实施例中，第一叠置误差可以是由于当层和前层的错位而导致的异常。在一些实施例中，第一叠置误差是由于当层和前层错位以外的原因造成的异常。例如，晶圆翘曲会导致第一叠置误差的异常。在这种情况下，第一叠置误差中的异常不是由当层和前层的错位引起，如果仅根据第一叠置误差调整曝光设备，则调整后的曝光设备将由于不准确或不适当的调整而导致下一个晶圆的错位。
121.可利用叠置标记120a来产生一第二叠置误差。在一些实施例中，可利用叠置标记120a基于第二叠置误差来校正第一叠置误差。在一些实施例中，可利用叠置标记120a来确定第一叠置中的异常是否是由晶圆翘曲而不是由当层和前层的错位引起。如果没有发生翘曲，图案121a的光学图像将叠置在图案122的图像上。当晶圆翘曲发生时，图案121a和122之间将产生位移。在一些实施例中，第二叠置误差可以随着翘曲程度的增加而增加。因此，第二叠置误差可视为估计晶圆翘曲的指标。在一些实施例中，当第二叠置误差超过一预定值时，可以确定第一叠置误差中的异常是由翘曲问题而不是错位引起。因此，曝光设备可以避免对第一叠置误差和第二叠置误差的不准确调整。此外，第一叠置误差和第二叠置误差都可由叠置测量设备获得。在本实施例中，不需要将第一叠置误差异常的晶圆转移到翘曲测量设备中，例如图案化晶圆几何(pwg)计量，因此改善半导体元件结构的制备周期时间。
122.图5是剖视图，例示本公开一些实施例的叠置标记120b。图5中所示的叠置标记120b可以与图4a中所示的叠置标记120a相似，不同的是，叠置标记120b可包括图案121b。
123.在一些实施例中，图案121b可由基底100的表面100s1中的一凹槽来定义。在一些实施例中，可在基底100的表面100s1上进行蚀刻以形成图案121b。在一些实施例中，基底100的凹槽可用其他材料填充，如介电质材料或导电材料。
124.在本实施例中，可利用叠置标记120b来确定第一叠置中的异常是否由晶圆翘曲而不是由当层和前层的错位引起。因此，曝光设备可以不受第一叠置误差和第二叠置误差的影响而出现不准确或不适当的调整。
125.图6是剖视图，例示本公开一些实施例的叠置标记120c。图6中所示的叠置标记120c可以类似于图4a中所示的叠置标记120a，不同的是，叠置标记120c可包括图案121c。
126.在一些实施例中，可在基底100的表面100s1上形成一虚置层150。在一些实施例中，图案121c可由虚置层150中的一凹槽定义。在一些实施例中，可在虚置层150上进行蚀刻以形成图案121c。在一些实施例中，虚置层150中的凹槽可用其他材料填充。在一些实施例中，虚置层150可包括一多晶硅层。在一些实施例中，虚置层150可以是金属，如铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)或其他适用材料。在一些实施例中，基底100的表面100s1的一部分可由虚置层150曝露。在一些实施例中，虚置层150中的凹槽可以是一盲孔。
127.在本实施例中，可利用叠置标记120c来确定第一叠置中的异常是否由晶圆翘曲而不是由当层和前层的错位引起。因此，曝光设备可以不受第一叠置误差和第二叠置误差的影响而出现不准确或不适当的调整。
128.图7是剖视图，例示本公开一些实施例的叠置标记160a。图7所示的半导体元件结构与图4a所示的半导体元件结构相似，不同的是，图7的半导体元件结构还可包括叠置标记160a。
129.可利用叠置标记160a来产生一第三叠置误差。可利用叠置标记160a来确定由另一
对当层和前层产生的一叠置误差的异常是否由晶圆上的翘曲引起。虽然没有显示，但应该注意到，另一对当层和前层可以分别位于中间结构170上和中间结构170内。可利用叠置标记160a来确定叠置误差的异常是否是由上述当层和前层的错位引起。
130.叠置标记160a可包括图案161a和图案162，二者可共用以产生第三叠置误差。在一些实施例中，图案161a可设置在基底100的表面100s1上。在一些实施例中，图案161a和图案121a可位于同一水平层面。在一些实施例中，图案161a的材料可以与图案121a的材料相同，并且由相同的工艺制成。在一些实施例中，图案161a的轮廓可以与图案121a的轮廓相同。在一些实施例中，图案161a的轮廓可以与图案121a的轮廓不同。在一些实施例中，图案161a可以不在z方向上与图案121a重叠。
131.在一些实施例中，图案162可设置在基底100的表面100s2上或上方。在一些实施例中，图案162可位于与特征122'的水平层面不同的位置。图案162可设置在中间结构170上。中间结构170可包括一个或多个介电质层和设置在介电质层内的导电特征。中间结构170可覆盖特征122'。特征122'可通过将导电或介电材料填充到由图案122定义的开口处而形成。特征122'可以有与图案122相同的图案。在一些实施例中，图案162可以是由遮罩180定义的一开口或一凹槽。遮罩180可在中间结构170上形成，并将在随后的工艺中被移除。遮罩180可包括一正型或负型的光刻胶。遮罩180可用于在中间结构170中定义一图案，如此中间结构170中由光刻胶层曝露的部分可以被移除。
132.在一些实施例中，在平面视图中，图案162的轮廓和图案161a的轮廓等形。在一些实施例中，图案161a的轮廓与图案162的轮廓相对于xy平面对称。在一些实施例中，图案161a的形状和图案162的形状实质上相同。在一些实施例中，图案161a的尺寸和图案162的尺寸实质上相同。在一些实施例中，图案161a沿z轴至少与图案162的一部分重叠。
133.在本实施例中，叠置标记160a可用于估计晶圆翘曲，其阶段与图4a所示利用叠置标记120a来估计翘曲的阶段不同。在本实施例中，可利用叠置标记160a来确定叠置中的异常是否由晶圆翘曲引起，而不是由当层和前层的错位引起。因此，曝光设备可以不受第三层叠置误差的影响而出现不准确的调整。
134.图8是剖视图，例示本公开一些实施例的叠置标记。图8所示的半导体元件结构可以类似于图7所示的半导体元件结构，不同的是，该半导体元件结构还可包括叠置标记160b。
135.可利用叠置标记160b来产生一第三叠置误差。可利用叠置标记160b来确定从另一对当层和前层产生的叠置误差中的异常是否是由晶圆上的翘曲引起。叠置标记160b可用于在另一阶段估计晶圆翘曲，该阶段与图4a所示利用叠置标记120a估计翘曲的阶段不同。
136.叠置标记160b可包括图案161b和图案162，二者可共用以产生第三叠置误差。在一些实施例中，图案161b可设置在基底100的表面100s1上。在一些实施例中，图案161b和图案121c可位于不同的水平层面。在一些实施例中，图案121c可由虚置层150中的一凹槽定义。在一些实施例中，虚置层150中的凹槽可以用其他材料填充，如介电质材料或导电材料。在一些实施例中，图案161b可以是另一虚置层或设置在虚置层150上的另一虚置层的凹槽。例如，图案161b的材料可包括一多晶硅层、一金属层或一合金层，并且可通过lpcvd、pecvd、溅镀或其他合适的工艺形成。
137.尽管图8说明了图案161b的水平层面低于图案121c的水平层面，但本公开的内容
并不旨在限制性的。在其他一些实施例中，图案161b的水平层面可以高于图案121c的水平层面。在一些实施例中，图案161b可以在z方向上不与图案121c重叠。
138.在本实施例中，可利用叠置标记160b来确定叠置的异常是否由晶圆翘曲而不是由当层和前层的错位引起。因此，曝光设备可以不受第三层叠置误差的影响而出现不准确或不适当的调整。
139.图9是方框图，例示本公开一些实施例的半导体制备系统300。
140.半导体制备系统300可包括制造设备310，320-1，...，和320-n，330，340-1，...，和340-n，曝光设备350，以及叠置测量设备360。叠置校正系统370可包括或建立在叠置测量设备360中。制造设备310，320-1，...，和320-n，330，340-1，...，和340-n，曝光设备350，以及叠置测量设备360可通过网络380与控制器390进行信号耦合。在一些实施例中，叠置校正系统370可以是一独立的系统，通过网络380与叠置测量设备360信号耦合。
141.制造设备310可用于形成参考图案，例如如图4a、图5、图6、图7或图8中分别所示的图案121a、121b、121c、160a或160b。制造设备310可用于在晶圆的背面表面形成图案，以做为叠置标记的一部分。
142.制造设备320-1，...，和320-n可用来在前层，例如图3a中所示的图案111和基底之间形成元件或特征。制造设备320-1，...，和320-n中的每一个都可用来执行一沉积工艺、蚀刻工艺、化学机械研磨工艺、光刻胶涂层工艺、烘烤工艺、一对准工艺或其他工艺。
143.制造设备330可用于在一前层中形成图案，例如图5中所示的图案111。在一些实施例中，制造设备330可用于形成一隔离结构、一栅极结构、一导电通孔或其他的层。前层的图案可包括介电质材料、半导体材料或导电材料。
144.制造设备340-1，...，和340-n可用来形成一中间结构，例如图4a中所示的中间结构130。制造设备340-1，...，和340-n中的每一个都可用来执行一沉积工艺、一蚀刻工艺、一化学机械研磨工艺、光刻胶涂层工艺、烘烤工艺、一对准工艺或其他工艺。
145.曝光设备350可用于形成一当层的图案，如图3b和图4a中分别显示的图案112和122。
146.在一些实施例中，可利用叠置测量设备360获得前层和当层的图案的光学图像，并基于上述前层和当层的图案(例如，图案111和112)的光学图像产生一第一叠置误差。在一些实施例中，可利用叠置测量设备360，基于参考图案和当层中的图案(例如，图案121和122)产生一第二叠置误差。
147.叠置校正系统370可包括用于产生校正的第一和第二叠置误差的校正参数。叠置校正系统370可包括，例如，计算机或服务器。在一些实施例中，校正后的第一和第二叠置误差中的每一个可由程序码或程序语言产生或计算。例如，校正的第一叠置误差可由从叠置测量设备360获得的第一叠置误差和叠置校正系统370的校正参数来确定。在一些实施例中，x方向的偏差(δx)、y方向的偏差(δy)，或其两者的组合，可以从校正参数中产生。每个x方向的偏差(δx)，y方向的偏差(δy)，或其两者的组合，可通过包含校正参数做为变数的公式表示。在一些实施例中，叠置校正系统370可接收来自前层的图案(或参考图案)和当层的图案的光学图像信息，然后产生x方向偏差(δx)、y方向偏差(δy)，或其两者的组合，以补偿从叠置测量设备360获得的第一和第二叠置误差。
148.网络380可以是网际网络或应用网络通信协定(如传输控制协议(tcp))的内部网
络。通过网络380，每个制造设备310，320-1，...，和320-n，330，340-1，...，和340-n，曝光设备350以及叠置测量设备360可以从控制器390下载或上传关于晶圆或制造设备的在制品(wip)信息。
149.控制器390可包括一处理器，例如中央处理单元(cpu)。在一些实施例中，可利用控制器390来产生是否基于第一叠置误差和第二叠置误差来调整曝光设备350的指令。
150.尽管图9没有显示在制造设备310之前的任何其他制造设备，但该例示性实施例并不旨在限制性的。在其他例示性实施例中，各种制造设备可以安排在制造设备310之前，并可以根据设计要求用于执行各种工艺。
151.在例示性的实施例中，晶圆301被转移到制造设备310，以开始一连串不同的工艺。晶圆301可通过各种阶段的工艺形成至少一层材料。例示性实施例并不旨在限制晶圆301的工艺。在其他例示性实施例中，在晶圆301被转移到制造设备310之前，晶圆301可包括各种层，或产品的开始和完成之间的任何阶段。在例示性实施例中，晶圆301可由制造设备310，320-1，...，和320-n，330，340-1，...，和340-n，曝光设备350以及叠置测量设备360按顺序进行处理。
152.图10是流程图，例示本公开各个方面的叠置标记的制备制备方法400。
153.制备方法400从操作410开始，其中提供一基底。该基底可以有一第一表面和与第一表面相对的一第二表面。第一表面也可称为背面表面。第二表面也可称为主动表面，在其上形成主动特征，如一栅极结构或连接到输入及输出终端的一导线。
154.制备方法400继续进行操作420，其中在基底的第一表面上形成一第一图案。在一些实施例中，第一图案可以是基底的第一表面上的一多晶硅层。在一些实施例中，第一图案可以是基底的第一表面上的一凹槽。在一些实施例中，第一图案可以是形成在基底的第一表面上的一多晶硅层中的一凹槽。在一些实施例中，制备方法400可包括在基底的第一表面上形成一多晶硅层，然后将多晶硅层图案化以形成第一图案。在一些实施例中，多晶硅层的剩余部分可用于定义第一图案。在一些实施例中，多晶硅层的一凹槽或一开口可用于定义第一图案。在一些实施例中，制备方法400可包括从基底的第一表面移除基底的一部分，形成以做为第一图案的一凹槽。第一图案可由例如图9中所示的制造设备310形成。
155.制备方法400继续进行操作430，其中在基底的第二表面上形成一第二图案。第二图案可包括与隔离特征、栅极结构或导电通孔相同的材料。第二图案可通过用于形成隔离特征、栅极结构或导电通孔的工艺来形成。例如，第二图案可由图9所示的制造设备330形成。
156.制备方法400继续进行操作440，其中形成一中间结构以覆盖第二图案。中间结构可包括一个或多个制作材料是绝缘材料的中间层，例如氧化硅或氮化硅。中间结构可包括在介电质层中形成的导电特征。在一些实施例中，中间结构可通过cvd、pvg、ald、干式蚀刻、湿式蚀刻、cmp、光刻工艺形成。中间结构可由例如图9中所示的制造设备340-1，...，和340-n形成。
157.制备方法400继续进行操作450，其中形成一第三图案以与第二图案垂直对齐，并且形成一第四图案以与第一图案垂直对齐。在一些实施例中，第三图案和第四图案可以是一遮罩的开口，例如光刻胶层。在一些实施例中，操作450可包括，例如，在中间结构上形成一光刻胶层，通过一掩模将光刻胶层曝光成图案，烘烤和显影光刻胶以形成遮罩第三图案
和第四图案。第三图案和第四图案至少可由图9中所示的曝光设备350形成。
158.第二图案和第三图案可共用以产生测量前层和当层之间偏移的一第一叠置误差。第一图案和第四图案可协作利用来产生一第二叠置误差，以确定第一叠置误差中的异常是否是由前层和当层的错位引起。第一图案、第二图案、第三图案和第四图案可共用以测量晶圆翘曲的程度。
159.图11是流程图，例示本公开各个方面的叠置校正的方法500。
160.该方法从操作510开始，其中提供一第一叠置标记和一第二叠置标记。第一叠置标记可包括图3所示的叠置标记110，其可包括一前层的一第一图案(例如，图案111)和一当层的一第二图案(例如，图案112)。第二叠置标记可包括图4中所示的叠置标记120。第二叠置标记可包括当层的一第三图案(例如，图案121)和一第四图案(例如，图案122)。在一些实施例中，第二图案和第四图案可由曝光设备(例如，曝光设备350)形成。
161.该方法继续进行操作520，其中基于第一叠置标记产生一第一叠置误差，并基于第二叠置标记产生一第二叠置误差。在一些实施例中，可以从叠置测量设备(例如，叠置测量设备360)获得光学图像。叠置误差可以基于光学图像产生。可基于第一图案和第二图案计算出第一叠置误差。第二叠置误差可基于第三图案和第四图案计算。在一些实施例中，操作520还可以包括通过一叠置校正系统(例如，叠置系统370)对第一叠置误差和第二叠置误差进行校正。
162.该方法继续进行操作530，在该操作中，执行一第一测定以确定第一叠置误差是否异常。在一些实施例中，叠置测量设备可透由网络(例如网络380)将第一叠置误差的一信号发送到一控制器(例如控制器390)，并且控制器可以比较第一叠置误差和一目标第一叠置误差。在一些实施例中，目标第一叠置误差可基于半导体工艺的要求预先确定。在一些实施例中，控制器可包括一确定模块(未显示)以执行操作530。在一些实施例中，当第一叠置误差超过目标第一叠置误差时，可以确定第一叠置误差是异常的。
163.接下来，基于操作530的第一测定，执行操作540或操作550。在一些实施例中，当第一叠置误差没有异常时，可利用曝光设备执行下一个曝光工艺，而无需调整曝光设备，如操作540所示。
164.在一些实施例中，当第一叠置误差异常时，执行一第二测定，以确定第二叠置误差是否异常，如操作550中所示。在一些实施例中，叠置测量设备可向控制器发送第二叠置误差的信号，然后控制器可以比较第二叠置误差和一目标第二叠置误差。在一些实施例中，可以基于半导体工艺的要求预先确定目标第二叠置误差。在一些实施例中，控制器的一确定模块可执行操作550。在一些实施例中，当第二叠置误差超过目标第二叠置误差时，可以确定第二叠置误差是异常的。
165.接下来，基于操作550的确定，执行操作560或操作570。在一些实施例中，当第二叠置误差没有异常时，可以确定晶圆翘曲没有导致第一叠置误差的异常。在这种情况下，可以调整曝光设备，然后可利用它来执行下一个曝光工艺，如操作560中所示。
166.在一些实施例中，当第二叠置误差异常时，可以确定晶圆翘曲导致第一叠置误差的异常。可利用曝光设备来执行下一个曝光工艺，而不调整曝光设备，如操作570中所示。
167.在一些实施例中，第一叠置误差的异常不是由前层和当层的错位引起，而是由晶圆翘曲引起。如果仅基于第一叠置误差来调整曝光设备，则下一个晶圆将因曝光设备的不
准确调整而遭受当层和前层的错位。为避免这类情况，可利用第二叠置误差来确定第一叠置误差中的异常是否是由晶圆翘曲而不是由前层和当层的错位引起。通过对两个叠置标记的两步测定，可以防止曝光设备的不准确调整。因此，曝光设备的可用时间可以得到提高。
168.图10和图11中说明的工艺可在控制器390，或者通过控制设施中的每一个或一部分制造设备来组织制备晶圆的计算系统中实现。图12是例示本公开各个方面的半导体制备系统600的硬件的图。系统600包括一个或多个硬件处理器601和编码有，即存储有程序码(即一组可执行指令)的一非临时性的电脑可读存储媒介603。电脑可读存储媒介603也可以编码有用于与生产半导体设备的制造设备对接的指令。处理器601通过总线605与电脑可读存储媒介603电连接。处理器601也通过总线605与输入及输出(i/o)接口607电耦合。网络接口609也经由总线605与处理器601电连接。网络接口连接到一网络，因此处理器601和电脑可读存储媒介603能够经由网络380连接到外部元件。处理器601经配置以执行编码在电脑可读存储媒介605中的电脑程序码，以使系统600可用于执行如图10和图11所示方法中描述的部分或全部操作。
169.在一些例示性实施例中，处理器601是，但不限于一中央处理单元(cpu)、一多处理器、一分散式处理系统、一特定应用集成电路(asic)和/或一合适的处理单元。各种电路或单元都在本公开的考量范围内。
170.在一些例示性实施例中，电脑可读存储媒介603是，但不限于电子、磁性、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，电脑可读存储媒介603包括一半导体或固态存储器、一磁带、一抽取式电脑磁盘、一随机存取存储器(ram)、一只读存储器(rom)、一硬盘和/或一光盘。在一个或多个使用光盘的例示性实施例中，电脑可读存储媒介603还包括光盘-只读存储器(cd-rom)、光盘-读/写(cd-r/w)和/或数字视频光盘(dvd)。
171.在一些例示性实施例中，存储媒介603存储经配置以使系统600执行图10和图11中所示方法的电脑程序码。在一个或多个例示性实施例中，存储媒介601还存储执行图10和图11中说明的方法所需的信息以及在执行这些方法期间产生的信息和/或执行图10和图11中说明的方法的操作的一组可执行指令。在一些例示性实施例中，可以为使用者提供使用者界面610，例如，一图形化使用者界面(gui)，以便使用者在系统600上操作。
172.在一些例示性的实施例中，存储媒介603存储用于与外部机器对接的指令。该指令使处理器601能够产生可由外部机器读取的指令，以便在分析过程中有效地实施图10和图11中说明的方法。
173.系统600包括输入和输出(i/o)接口607。i/o接口607与外部电路相连接。在一些例示性实施例中，i/o接口607可包括但不限于键盘、键板、鼠标、轨迹球、跟踪板、触控式屏幕和/或游标方向键，用于向处理器601传达信息和命令。
174.在一些例示性的实施例中，i/o接口607可包括一显示器，如一阴极射线管(crt)、液晶显示器(lcd)、扬声器等。例如，显示器显示信息。
175.系统600还可包括与处理器601耦合的网络接口609。网络接口609允许系统600与网络380通信，其中一个或多个其他电脑系统连接到该网络。例如，系统600可通过连接到网络380的网络接口609连接到制造设备310，320-1，...，320-n，330，340-1，...，和340-n，曝光设备350以及叠置测量设备360。
176.本公开的一个方面提供一种叠置校正的标记。该标记包括一第一图案和一第二图
案。该第一图案设置在一基底的一第一表面上。该第二图案设置在该基底的一第二表面上，该基底的该第二表面与该基底的第一表面相对。该第一图案至少与该第二图案的一部分重叠，并且该第一图案和该第二图案共同定义一第一叠置误差。
177.本公开的另一个方面提供一种叠置校正的标记。该标记包括一第一叠置标记和一第二叠置标记。该第一叠置标记包括设置在一基底的一第一表面上的一第一图案和一第二图案。该第一叠置标记用来产生一第一叠置误差。该第二叠置标记包括设置在该基底的一第二表面的一第三图案和设置在该基底的该第一表面的一第四图案。该基底的该第一表面与该基底的该第二表面相对。该第二叠置标记用来产生一第二叠置误差，且该第二叠置标记用来校正该第一叠置误差。
178.本公开的另一个方面提供一种叠置误差的校正方法。该方法包括基于一第一叠置标记产生一第一叠置误差，其中该第一叠置误差指示该第一叠5置标记的一下部图案和一上部图案之间的一错位，以及，因应于检测该第一叠置误差的异常，基于一第二叠置标记产生一第二叠置误差，并根据该第二叠置误差确定该第一叠置误差中的异常是否由该下部图案和该上部图案的该错位引起。
179.本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包0括提供一基底，具有一第一表面和其相对的一第二表面，在该基底的该第一表面上形成一第一图案，在该基底的该第二表面上形成一第二图案，形成覆盖该第二图案的一中间结构，在该基底的该第二表面上形成一第三图案，其中该第二图案和该第三图案共同定义一第一叠置误差，以及在该基
180.底的该第二表面上形成一第四图案，其中该第一图案和该第四图案共同定5义一第二叠置误差。
181.本公开的实施例提供用于叠置误差测量的叠置标记。可共用两个叠置标记来确定叠置误差的异常是由当层和前层的错位造成，或是由晶圆翘曲造成。使用两个叠置标记的两个测量步骤，可以防止曝光设备的不准确调整。因此，可以提高曝光设备的可用时间。
182.0虽然已详述本公开及其优点，然而应理解可以进行其他变化、取代与
183.替代而不脱离公开权利要求所界定的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
184.再者，本公开案的范围并不受限于说明书中所述的工艺、机械、制造、5物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解以根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包括于本公开案的公开权利要求内。

技术特征：
1.一种叠置误差的校正方法，包括：基于一第一叠置标记产生一第一叠置误差，其中该第一叠置误差指示该第一叠置标记一下部图案和一上部图案之间的一错位；以及因应于检测该第一叠置错误的一异常：基于一第二叠置标记产生一第二叠置误差；以及根据该第二叠置误差，确定该第一叠置误差的该异常是否由该下部图案和该上部图案之间的该错位引起。2.如权利要求1所述的校正方法，其中该第二叠置标记包括设置在一基底一第一表面上的一第一图案和设置在该基底一第二表面上的一第二图案，并且其中该基底的该第一表面与该基底的该第二表面相对。3.如权利要求2所述的校正方法，其中该第二图案与该上部图案位于相同的水平层面。4.如权利要求2所述的校正方法，其中该第二图案至少与该第一图案重叠。5.如权利要求2所述的校正方法，其中该第一图案的一轮廓和该第二图案一轮廓在一平面视图中等形。6.如权利要求2所述的校正方法，其中该下部图案与该上部图案不重叠。7.如权利要求1所述的校正方法，还包括：测定该第二叠置误差是否异常，并确定该下部图案与该上部图案是否错位。8.如权利要求1所述的校正方法，其中该第一叠置误差和该第二叠置误差被共用，以确定该第一叠置误差的该异常是否是由晶圆的翘曲引起。9.一种半导体元件的制备方法，包括：提供一基底，具有一第一表面和其相对的一第二表面；在该基底的该第一表面上形成一第一图案；在该基底的该第二表面上形成一第二图案；形成一中间结构以覆盖该第二图案；在该基底的该第二表面上形成一第三图案，其中该第二图案和该第三图案共同定义一第一叠置误差；以及在该基底的该第二表面上形成一第四图案，其中该第一图案和该第四图案共同定义一第二叠置误差。10.如权利要求9所述的制备方法，其中该第一图案的一轮廓和该第四图案的一轮廓等形。11.如权利要求9所述的制备方法，其中形成该第一图案包括：在该基底的该第一表面上形成一层；以及对该层进行图案化处理以形成一第一图案。12.如权利要求9所述的制备方法，其中形成该第一图案包括：去除该基底的一部分，形成从该基底该第一表面凹陷的一凹槽，其中该凹槽做为该第一图案。13.如权利要求9所述的制备方法，其中形成该第一图案包括：在该基底的该第一表面上形成一层；以及移除该层的一部分以形成一凹槽，其中该凹槽做为该第一图案。

技术总结
本公开提供一种叠置误差的校正方法。该校正方法包括基于一第一叠置标记产生一第一叠置误差，其中该第一叠置误差指示该第一叠置标记的一下部图案和一上部图案之间的一错位，以及，因应于检测该第一叠置误差的异常，基于一第二叠置标记产生一第二叠置误差，并根据该第二叠置误差确定该第一叠置误差中的异常是否由该下部图案和该上部图案的该错位引起。由该下部图案和该上部图案的该错位引起。由该下部图案和该上部图案的该错位引起。


技术研发人员：马士元
受保护的技术使用者：南亚科技股份有限公司
技术研发日：2022.12.23
技术公布日：2023/7/11