发光二极管元件的制作方法

1.本发明涉及一种发光二极管元件。


背景技术：

2.在专利文献1中，记载有半导体激光装置。在该半导体激光元件中，在n型gaas基板上，依次层叠有n型algaas包(clad)层、gaas下部光波导层、gainas/ganas多量子阱活性层、gaas上部光波导层、p型algaas包层、p型gaas接触(contact)层。多量子阱活性层为以ganas势垒层夹着gainas量子阱层的上下的结构。
3.现有技术文献
4.专利文献
5.专利文献1：日本特开2004-172439号公报


技术实现要素：

6.发明所要解决的技术问题
7.但是，在发光波长为3μm～5μm的红外led(发光二极管，light emitting diode)中，考虑使用alinas/inassb多量子阱活性层。根据本发明人的见解，在这样的红外led中，即使使量子阱数增加到一定以上(例如10以上)，也存在发光输出不相应于量子阱数的增加而增加的倾向。
8.因此，本公开的目的在于提供一种可以提高发光输出的发光二极管元件。
9.用于解决问题的技术方案
10.本发明人为了解决上述问题反复潜心研究，结果发现，在使用了alinas/inassb多量子阱活性层的led中，通过在活性层掺杂(doping)p型杂质而使活性层的导电型为p型(通过将电子作为活性层的少数载流子)，并且通过增加量子阱数可以提高发光输出。本公开是通过基于这样的见解进行进一步的研究而完成的。
11.本公开的发光二极管元件可以具备：半导体基板，其具有第1面和第1面的相反侧的第2面；半导体层叠部，其形成于半导体基板的第1面上；第1电极，其与半导体层叠部的半导体基板侧的一部分连接；以及第2电极，其与半导体层叠部的半导体基板的相反侧的一部分连接，半导体层叠部包括：n型半导体层；活性层，其具有p型的导电型，层叠于n型半导体层；以及p型半导体层，其在n型半导体层的相反侧，层叠于活性层，活性层具有包含alinas的势垒层和包含inassb的阱层交替地层叠而构成的多量子阱结构，势垒层的晶格常数小于n型半导体层的晶格常数，阱层的晶格常数大于n型半导体层的晶格常数。
12.该发光二极管元件具备：活性层，其具有由包含alinas的势垒层和包含inassb的阱层交替地层叠而构成的多量子阱结构。再者，活性层具有p型的导电型。因此，如上述见解所示，通过增加量子阱数，可以提高发光输出。此外，如上所述，在该发光二极管元件中，通过增加量子阱数，可以提高发光输出，但是，一般地，随着量子阱数的增加，在其制作时有时会蓄积应变而增加结晶缺陷。对此，在该发光二极管元件中，势垒层的晶格常数小于n型半
导体层的晶格常数，并且阱层的晶格常数大于n型半导体层的晶格常数。由此，在该发光二极管元件中，可以抑制由于应变蓄积引起的结晶缺陷的增加，并且适当地增加量子阱数，提高发光输出。
13.在本公开的发光二极管元件中，也可以是活性层包括10对以上的势垒层和阱层的对。这样，根据该发光二极管元件，可以使量子阱数增加到10以上，提高发光输出。
14.在本公开的发光二极管元件中，也可以是活性层的p型杂质浓度为1.0
×
10
16
/cm3以上且1.9
×
10
18
/cm3以下。在该情况下，可以更可靠地提高发光输出。
15.在本公开的发光二极管元件中，也可以是势垒层和阱层的平均晶格常数与n型半导体层的晶格常数的晶格失配度为0.9％以下。在该情况下，即使在使活性层的量子阱数增加的情况下，也能够更可靠地抑制应变蓄积。
16.本公开的发光二极管元件也可以是具备：n型阻挡(barrier)层，其配置于n型半导体层与活性层之间，包含alinas；以及p型阻挡层，其配置于活性层与p型半导体层之间，包含alinas。在该情况下，通过将阻挡层设置于活性层的两侧，可以适当地将载流子限制于活性层。
17.在本公开的发光二极管元件中，也可以是半导体层叠部具有：基部，其具有面对半导体基板的相反侧的第3面；以及台面(mesa)部，其以从第3面的一部分的区域突出的方式设置于基部，具有面对基部的相反侧的顶面，并且至少包括活性层，第1电极从与第3面交叉的方向观察以包围台面部的方式形成于第3面上，第2电极以覆盖顶面的中心区域的方式形成于顶面上，半导体基板的第2面为光出射面。在该情况下，通过包围包括活性层的台面部的第1电极和台面部的顶面的第2电极，在台面部的更宽的区域形成电流路径，并且将形成有第2电极的台面部的顶面的相反侧的半导体基板的第2面作为光出射面，由此可以更可靠地提高发光输出。
18.发明的效果
19.根据本公开，能够提供一种可以提高发光输出的发光二极管元件。
附图说明
20.图1是本实施方式的发光二极管元件的俯视图。
21.图2是沿着图1的ii-ii线的截面图。
22.图3是示出发光二极管元件的发光输出的特性的图表。
23.图4是用于说明假想的发光输出提高的原理的示意图。
24.图5是示出发光二极管元件的发光输出的特性的图表。
25.图6是用于说明图1、图2所示的发光二极管元件的作用、效果的截面图。
26.图7是用于说明图1、图2所示的发光二极管元件的作用、效果的截面图。
27.图8是变形例的发光二极管元件的截面图。
具体实施方式
28.以下，将参照附图对本发明的一个实施方式进行详细说明。此外，在附图说明中，有时会对相同或重复的要素附加相同的符号，并且省略重复的说明。另外，在以下的附图中，有时会示出由x轴、y轴和z轴规定的正交坐标系。
29.图1是本实施方式的发光二极管元件的俯视图。图2是沿着图1的ii-ii线的截面图。图1、图2所示的发光二极管元件1，作为一个例子，为3μm～5μm的发光波长的红外led。发光二极管元件1具备半导体基板10、半导体层叠部20、第1电极51和第2电极52。半导体基板10具有主面(第1面)10a和主面10a的相反侧的背面(第2面)10b。半导体基板10例如由gaas构成。
30.半导体层叠部20包括基部30和台面部40。基部30形成于半导体基板10的主面10a上。基部30与主面10a接触。基部30包括面对半导体基板10的相反侧的表面(第3面)30a。台面部40以从基部30的表面30a的一部分的区域突出的方式设置于基部30。台面部40包括：顶面40a，其面对半导体基板10和基部30的相反侧；以及侧面40s，其从顶面40a延伸到基部30的表面30a。
31.半导体层叠部20至少包括n型半导体层20a、层叠于n型半导体层20a的活性层25、以及在n型半导体层20a的相反侧层叠于活性层25的p型半导体层20b。它们从半导体基板10侧依次层叠n型半导体层20a、活性层25、以及p型半导体层20b。对半导体层叠部20的各层进行具体说明。
32.半导体层叠部20包括依次层叠于半导体基板10的主面10a上的缓冲(buffer)层21、电流扩散层22、电流阻断(block)层23、阻挡(barrier)层24、活性层25、阻挡层26、半导体层27、以及接触层28。缓冲层21是无掺杂(non-dope)的层，例如包括inas和gaas。作为一个例子，缓冲层21可以通过在半导体基板10上以0.2μm左右的厚度生长gaas层，在该gaas层上在低温下以0.2μm左右的厚度生长inas层，进而，在该inas层上在通常的温度下以0.2μm左右的厚度生长inas层来形成。
33.电流扩散层22具有n型的导电型。电流扩散层22例如包含inas。作为一个例子，电流扩散层22可以通过在缓冲层21上以4.0μm左右的厚度生长inas层来形成。电流扩散层22中的n型杂质浓度，作为一个例子，为3.0
×
10
18
/cm3左右。电流扩散层22如后述那样与第1电极51形成接触，也作为接触层发挥作用。
34.电流阻断层23具有n型的导电型。电流阻断层23例如包含inas。作为一个例子，电流阻断层23可以在电流扩散层22上以0.65μm左右的厚度生长inas层来形成。电流阻断层23中的n型杂质浓度低于电流扩散层22中的n型杂质浓度，作为一个例子为3.0
×
10
17
/cm3左右。电流扩散层22和电流阻断层23构成n型半导体层20a。n型半导体层20a的材料例如可以是alinas或ingaas。另外，n型半导体层20a可以包括与电流扩散层22和电流阻断层23不同的层。
35.阻挡层(n型阻挡层)24配置于n型半导体层20a和活性层25之间。在此，阻挡层24与n型半导体层20a(电流阻断层23)和活性层25接触。阻挡层24具有n型的导电型。阻挡层24包含al。更具体地，阻挡层24包含alinas。作为一个例子，阻挡层24可以通过在电流阻断层23上以相对于n型半导体层20a不超过临界膜厚的范围的厚度(作为一个例子为0.02μm左右)生长alinas层来形成。阻挡层24中n型杂质浓度作为一个例子为4.5
×
10
18
/cm3左右。阻挡层24中的al组分为后述的活性层25的势垒层中的al组分以上。
36.活性层25具有p型的导电型。活性层25具有势垒层和阱层交替地层叠而构成的多量子阱结构，势垒层具有p型的导电型并且包含alinas，阱层具有p型的导电型并且包含inassb。活性层25中的量子阱数，即，势垒层和阱层的对的数量为10以上。活性层25中的量
子阱数没有上限(例如也可以为几百)，但是从制造的容易性的观点出发，作为一个例子也可以为80以下，进而，为40以下。
37.此时，活性层25的厚度例如可以为0.2μm以上且1.6μm以下，进而，0.2μm以上且0.8μm以下。活性层25中的p型杂质浓度是在势垒层和阱层的各个中电子成为少数载流子的范围，作为一个例子为1.0
×
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/cm3以上且1.9
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/cm3以下的程度，进而，为1.0
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/cm3以上且1.9
×
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/cm3。另外，势垒层和阱层的各自的厚度可以设为相对于n型半导体层20a不超过临界膜厚的范围。
38.另一方面，在活性层25中，势垒层的晶格常数小于n型半导体层20a的晶格常数，并且阱层的晶格常数大于n型半导体层20a的晶格常数大。更具体地，在活性层25中，势垒层和阱层的平均晶格常数与n型半导体层20a的晶格常数的晶格失配度被设为0.9％以下。
39.阻挡层(p型阻挡层)26配置于活性层25和p型半导体层20b之间。在此，阻挡层26与p型半导体层20b(半导体层27)和活性层25接触。阻挡层26具有p型的导电型。阻挡层26包含al。更具体地，阻挡层26包含alinas。作为一个例子，阻挡层26可以在活性层25上例如以0.02μm左右的厚度生长alinas层来形成。阻挡层26中的p型杂质浓度，作为一个例子为3.0
×
10
18
/cm3左右。阻挡层26中的al组分为活性层25的势垒层中的al组分以上。
40.半导体层27例如包含inas。作为一个例子，半导体层27可以在阻挡层26上以0.5μm左右的厚度生长inas层来形成。半导体层27具有p型的导电型。半导体层27中的p型杂质浓度高于阻挡层26的p型杂质浓度，并且低于接触层28中的p型杂质浓度。半导体层27中p型杂质浓度例如为5.0
×
10
18
/cm3左右。半导体层27例如具有作为包层的功能和作为电流扩散层的功能。
41.接触层28具有p型的导电型。接触层28例如包含inas。作为一个例子，接触层28可以在半导体层27上以0.05μm左右的厚度生长inas层来形成。接触层28中的p型杂质浓度，作为一个例子为1.0
×
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19
/cm3左右。接触层28形成与第2电极52的接触。半导体层27和接触层28构成p型半导体层20b。
42.基部30包括缓冲层21和n型半导体层20a的缓冲层21侧的一部分(在此是电流扩散层22的缓冲层21侧的一部分)。台面部40至少包括活性层25，在此包括n型半导体层20a的剩余部分、阻挡层24、26、活性层25和p型半导体层20b。在基部30的表面30a、台面部40的侧面40s、以及台面部40的顶面40a的一部分之上，设置有绝缘膜41。绝缘膜41例如由al2o3构成。
43.在绝缘膜41，在基部30的表面30a形成有开口41a。开口41a，从与表面30a交叉的z方向观察，具有沿着台面部40的外形的形状。在此，由于从z方向观察时的台面部40的外形为矩形状，因此开口41a以包围台面部40的方式形成为矩形环状。由此，从z方向观察时，包围台面部40的表面30a的一部分的区域经由开口41a从绝缘膜41露出。
44.另外，在绝缘膜41，在顶面40a形成有开口41b。由此，包括顶面40a的中心区域40ar的顶面40a的大部分从绝缘膜41露出。从与顶面40a交叉的z方向观察，中心区域40ar是除了顶面40a的外缘部以外的区域。中心区域40ar具有沿着台面部40的外形的外形，在此为矩形状。
45.第1电极51和第2电极52经由绝缘膜41的开口41a、41b与半导体层叠部20连接。更具体地，第1电极51是n电极，包括第1部分51a和第2部分51b。第1部分51a以从z方向观察包围台面部40的方式在基部30的表面30a上经由绝缘膜41形成，并且经由绝缘膜41的开口41a
与基部30的表面30a接触。基部30的表面30a是半导体层叠部20的半导体基板10侧的一部分的表面，在此是电流扩散层22的半导体基板10侧的一部分的面对半导体基板10的相反侧的表面。因此，第1电极51与半导体层叠部20的半导体基板10侧的一部分连接。第2部分51b从第1部分51a延伸，经由绝缘膜41配置于表面30a上。第2部分51b作为n电极焊盘发挥作用。
46.第2电极52是p电极，包括第1部分52a、第2部分52b和第3部分52c。第1部分52a以从z方向观察至少覆盖中心区域40ar的方式形成于顶面40a上，经由绝缘膜41的开口41b与顶面40a接触。因此，第2电极52与半导体层叠部20的、半导体基板10的相反侧的一部分连接。第2部分52b从第1部分52a延伸，经由绝缘膜41配置在台面部40的侧面40s上。第3部分52c从第2部分52b延伸，通过绝缘膜41配置于基部30的表面30a上。第3部分52c作为p型电极焊盘发挥作用。
47.这样，台面部40的顶面40a的大部分(中心区域40ar)被第2电极52覆盖。因此，在发光二极管元件1中，半导体基板10的背面10b被设为光出射面。换言之，发光二极管元件1构成为背面出射型。
48.接着，对以上的发光二极管元件1的作用、效果进行说明。图3是示出发光二极管元件的发光输出的特性的图表。图3的(a)示出量子阱数与发光输出的关系，图3的(b)示出注入电流与发光输出的关系。图3的(a)的各点中的“活性层无掺杂”的点的值将活性层为无掺杂并且量子阱数为20的情况标准化为1.0。另外，图3的(a)的各点中的“活性层p掺杂”的点的值将活性层为p型掺杂并且量子阱数为20的情况标准化为1.0。
49.另外，在图3的(a)中，将本实施方式的发光二极管元件1的值表示为“活性层p掺杂”，将比较例的发光二极管元件的值表示为“活性层无掺杂”。对于本实施方式的发光二极管元件1和比较例的发光二极管元件中的任一者，都将势垒层和阱层的各自的厚度设为10nm，将注入电流设为80ma。另外，在图3的(b)中，将本实施方式的发光二极管元件1的值表示为“p掺杂”，将比较例的发光二极管元件的值表示为“无掺杂”。
50.如图3的(a)所示，与比较例的发光二极管元件比较，在本实施方式的发光二极管元件1中，发光输出提高。另外，在比较例的发光二极管元件中，在量子阱数达到20之前，随着量子阱数增加，发光输出提高，但是当量子阱数超过20时，随着量子阱数的增加，发光输出不提高。另外，如图3的(b)所示，在本实施方式的发光二极管元件1中，与比较例的发光二极管元件比较，在注入电流的从0ma到500ma的范围的大致整个区域，发光输出提高。此外，在图3的(a)中，本实施方式的发光二极管元件1和比较例的发光二极管元件的各个分别被另外地标准化。因此，虽然各自的发光输出比在量子阱数为20的情况下相同(1.0)，但是作为实际的发光输出的值，即使在量子阱数为20的情况下，本实施方式的发光二极管元件1也高于比较例的发光二极管元件(参照图3的(b))。
51.根据本发明人的见解，认为通过本实施方式的发光二极管元件1提高发光输出，一个原因是以下的理由。图4是用于说明假想的发光输出提高的原理的示意图。图4的(a)示出比较例的(活性层25a无掺杂的)发光二极管元件，图4的(b)示出本实施方式的发光二极管元件1。
52.如图4的(a)所示，在比较例的发光二极管元件中，无掺杂的活性层25a为n-型的导电型。因此，通过使用了第1电极51和第2电极52的电流注入，从p
+
型的p型半导体层20b向活性层25a作为少数载流子注入空穴ch。由此，在活性层25a内部存在电子ce和空穴ch的区域r
产生发光。
53.对此，如图4的(b)所示，在本实施方式的发光二极管元件1中，注入被设为p型的导电型的活性层25的内部的少数载流子成为电子ce。载流子的扩散长度l表示为(扩散系数d
×
载流子寿命τ)
1/2
。扩散系数d与迁移率μ成比例。再者，在用于发光二极管的化合物半导体中，电子的迁移率有比空穴大的倾向，在得到红外发光的材料中，其倾向特别强。例如在inas的情况下，迁移率μ在电子ce中为约33000cm2/v/sec，在空穴ch中为约450cm2/v/sec。在insb的情况下，迁移率μ在电子ce中为约77000cm2/v/sec，在空穴ch中为约1100cm2/v/sec。另外，在这些作为混晶的inassb的情况下，根据as和sb的组分比而变化，迁移率μ在电子ce中为约33000～77000cm2/v/sec，在空穴ch中为约450～1100cm2/v/sec。在alinas中，根据al和in组分比而变化，在带隙(band gap)1.2ev以下的组分区域中，迁移率μ在电子ce中为约9000～33000cm2/v/sec，在空穴ch中为约280～450cm2/v/sec。因此，由于电子ce的扩散长度l比空穴ch的扩散长度l更长，因此作为少数载流子的电子ce被广泛地扩散于活性层25内部。
54.其结果，在本实施方式的发光二极管元件1中，与比较例的发光二极管元件比较，有助于发光的区域r扩大。这不仅在从p型半导体层20b朝向n型半导体层20a的深度方向(z方向)上，而且在与深度方向交叉的横向(x方向和y方向)上也同样，在活性层25内部的少数载流子分布被改善。根据至少以上的理由，认为在本实施方式的发光二极管元件1中，发光输出提高。
55.此外，如图5的虚线的曲线所示，另外，如上述关于图3所述，当活性层25中的p型杂质浓度为1.0
×
10
18
/cm3左右时，与无掺杂的情况比较，在注入电流的从0ma到500ma的范围的大致整个区域提高发光输出。对此，如图5的点划线的曲线所示，当活性层25中的p型杂质浓度为1.9
×
10
18
/cm3左右时，在注入电流的一部分的范围内，开始产生低于无掺杂的情况下的发光输出的部分。
56.这可以想到，p型杂质导入引起的结晶缺陷增加、和少数载流子寿命减少且扩散长度减少是一个原因。因此，考虑这一点，能够将活性层25的p型杂质浓度的上限设为1.9
×
10
18
/cm3左右。
57.如上所述，本实施方式的发光二极管元件1具备：活性层25，其具有包含alinas的势垒层和包含inassb的阱层交替地层叠而构成的多量子阱结构。再者，活性层25具有p型的导电型。因此，如上述见解所示，通过增加量子阱数，可以提高发光输出。
58.此外，如上所述，在本实施方式的发光二极管元件1中，通过增加量子阱数可以提高发光输出，但是一般地，如果进行量子阱数的增加，则在其制作时有时会蓄积应变增加结晶缺陷。对此，在发光二极管元件1中，势垒层的晶格常数小于n型半导体层20a的晶格常数，并且阱层的晶格常数大于n型半导体层20a的晶格常数。由此，在发光二极管元件1中，可以抑制由于应变蓄积引起的结晶缺陷的增加，并且适当地增加量子阱数，提高发光输出。
59.另外，在本实施方式的发光二极管元件1中，活性层25包含10对以上的势垒层和阱层的对。这样，根据发光二极管元件1，可以使量子阱数增加到10以上，提高发光输出。
60.另外，在本实施方式的发光二极管元件1中，活性层25中的p型杂质浓度为1.0
×
10
16
/cm3以上且1.9
×
10
18
/cm3以下。因此，可以更可靠地提高发光输出。
61.另外，在本实施方式的发光二极管元件1中，势垒层和阱层的平均晶格常数与n型
半导体层的晶格常数的晶格失配度为0.9％以下。因此，即使在使活性层25的量子阱数增加的情况下，也能够更可靠地抑制应变蓄积。
62.另外，本实施方式的发光二极管元件1具备：n型的阻挡层24，其配置于n型半导体层20a和活性层25之间，包含alinas；以及p型的阻挡层26，其配置于活性层25和p型半导体层20b之间，包含alinas。这样，通过将阻挡层24、26设置于活性层25的两侧，可以适当地将载流子限制于活性层25。
63.进而，在本实施方式的发光二极管元件1中，半导体层叠部20具有：基部30，其具有面对半导体基板10的相反侧的表面30a；以及台面部40，其以从表面30a的一部分的区域突出的方式设置于基部30，具有面对基部30的相反侧的顶面40a，并且至少包含活性层25。另外，第1电极51从与表面30a交叉的z方向观察以包围台面部40的方式形成于表面30a上，第2电极52以覆盖顶面40a的中心区域40ar的方式形成于顶面40a上。再者，半导体基板10的背面10b被设为光出射面。
64.因此，如图6所示，通过包围包含活性层25的台面部40的第1电极51和台面部40的顶面40a的第2电极52，在台面部40的更宽的区域形成电流路径cr，并且通过将形成有第2电极52的台面部40的顶面40a的相反侧的半导体基板10的背面10b作为光出射面，可以更可靠地提高发光输出。
65.特别地，根据该结构，如图7所示，不存在对于从活性层25出射于半导体基板10的背面10b侧的光la遮挡的层，并且可以使从活性层25出射于半导体基板10的相反侧的光lb通过第2电极52朝向半导体基板10侧反射，使其从背面10b出射。另外，n型半导体层20a、缓冲层21、以及半导体基板10由于透射率相对高，因此光la、lb的损耗(loss)小。其结果，能够更可靠地提高发光输出。
66.以下，列举出本实施方式的发光二极管元件1的实施例。
67.【第1实施例】
68.在作为半导体基板10的gaas基板上，作为缓冲层21，依次生长了gaas缓冲层(0.2μm)、低温inas缓冲层(0.2μm)、inas缓冲层(0.2μm)。在该inas缓冲层上，作为兼作了n型接触层和电流扩散层的电流扩散层22，将掺杂了3.0
×
10
18
/cm3的n型杂质的inas层以4.0μm的厚度生长。在该inas层上，作为电流阻断层23，将掺杂了3.0
×
10
17
/cm3的n型杂质的inas层以0.6μm的厚度生长。在该inas层上，作为n型的阻挡层24，将掺杂了3.0
×
10
18
/cm3的n型杂质的al
x
inas层(组分x＝0.15)生长20nm。
69.在该inas层上，作为活性层25，分别交替地制作10层厚度10nm的alinas的势垒层和厚度10nm的inassb的阱层，形成了多量子阱结构。此时，在全部的层掺杂了1.0
×
10
18
/cm3的p型杂质。在该多量子阱结构上，作为p型的阻挡层26，将掺杂了3.0
×
10
18
/cm3的p型杂质的al
x
inas层(组分x＝0.15)生长了20nm。在阻挡层中，al的组分x比势垒层的al的组分更高，并且为相对于n型半导体层不超过临界膜厚的厚度和al组分。
70.在该alinas层上，作为半导体层27，将掺杂了5.0
×
10
18
/cm3的p型杂质的inas层生长了0.5μm。进而，作为接触层28，将掺杂了1.0
×
10
19
/cm3的p型杂质的inas层生长了0.1μm。将通过以上完成了的外延晶圆(epitaxial wafer)通过通常的半导体工艺进行芯片化，得到了发光二极管元件。即使这样的发光二极管元件，也得到了与上述发光二极管元件1同样的效果。此外，第1实施例的发光二极管元件的发光波长例如为4.3μm左右。
71.【第2实施例】
72.在作为半导体基板10的gaas基板上，作为缓冲层21，依次生长了gaas缓冲层(0.2μm)、低温inas缓冲层(0.2μm)、inas缓冲层(0.2μm)。在该inas缓冲层上，作为兼作了n型接触层和电流扩散层的电流扩散层22，将掺杂了3.0
×
10
18
/cm3的n型杂质的al
x
inas层(组分x＝0.05)以4.0μm的厚度生长。在该alinas层上，作为电流阻断层23，将掺杂了3.0
×
10
17
/cm3的n型杂质的al
x
inas层(组分x＝0.05)以0.6μm的厚度生长。在该inas层上，作为n型阻挡层24，将掺杂了3.0
×
10
18
/cm3的n型杂质的al
x
inas层(组分x＝0.2)生长了20nm。
73.在该inas层上，作为活性层25，分别交替地制作10层厚度10nm的alinas的势垒层和厚度10nm的inassb的阱层，形成了多量子阱结构。此时，在全部的层掺杂了1.0
×
10
18
/cm3的p型杂质。在该多量子阱结构上，作为p型阻挡层26，将掺杂了3.0
×
10
18
/cm3的p型杂质的al
x
inas层(组分x＝0.15)生长了20nm。在阻挡层，al的组分x和组分y比势垒层的al的组分高，并且为相对于n型半导体层不超过临界膜厚的厚度和al组分。
74.在该alinas层上，作为半导体层27，将掺杂了5.0
×
10
18
/cm3的p型杂质的al
x
inas层(组分x＝0.05)生长了0.5μm。进而，作为接触层28，将掺杂了1.0
×
10
19
/cm3的p型杂质的al
x
inas层(组分x＝0.05)生长了0.1μm。将通过以上完成的外延晶圆通过通常的半导体工艺进行芯片化，得到了发光二极管元件。即使这样的发光二极管元件，也得到了与上述发光二极管元件1同样的效果。此外，第1实施例的发光二极管元件的发光波长例如为3.3μm左右。
75.【第3实施例】
76.在作为半导体基板10的gaas基板上，作为缓冲层21，依次生长了gaas缓冲层(0.2μm)、gasb缓冲层(0.1μm)、inas缓冲层(0.1μm)。在该inas缓冲层上，作为兼作了n型接触层和电流扩散层的电流扩散层22，将掺杂了3.0
×
10
18
/cm3的n型杂质的al
x
inas层(组分x＝0.05)以4.0μm的厚度生长。在该alinas层上，作为电流阻断层23，将掺杂了3.0
×
10
17
/cm3的n型杂质的al
x
inas层(组分x＝0.05)以0.6μm的厚度生长。在该inas层上，作为n型的阻挡层24，将掺杂了3.0
×
10
18
/cm3的n型杂质的al
x
inas层(组分x＝0.2)生长了20nm。
77.在该inas层上，作为活性层25，分别交替地制作10层厚度10nm的alinas的势垒层和厚度10nm的inassb的阱层，形成了多量子阱结构。此时，在全部的层掺杂了1.0
×
10
18
/cm3的p型杂质。在该多量子阱结构上，作为p型的阻挡层26，将掺杂了3.0
×
10
18
/cm3的p型杂质的al
x
inas层(组分x＝0.15)生长了20nm。在阻挡层中，al的组分x和组分y比势垒层的al的组分更高，并且为相对于n型半导体层不超过临界膜厚的厚度和al组分。
78.在该alinas层上，作为半导体层27，将掺杂了5.0
×
10
18
/cm3的p型杂质的al
x
inas层(组分x＝0.05)生长了0.5μm。进而，作为接触层28，将掺杂了1.0
×
10
19
/cm3的p型杂质的al
x
inas层(组分x＝0.05)生长了0.1μm。将通过以上完成的外延晶圆通过通常的半导体工艺进行芯片化，得到了发光二极管元件。即使这样的发光二极管元件，也得到了与上述发光二极管元件1同样的效果。此外，第1实施例的发光二极管元件的发光波长例如为3.3μm左右。
79.【第4实施例】
80.在作为半导体基板10的gaas基板上，作为缓冲层21，依次生长了gaas缓冲层(0.2μm)、低温inas缓冲层(0.2μm)、inas缓冲层(0.2μm)。在该inas缓冲层上，作为兼作了n型接触
层和电流扩散层的电流扩散层22，将掺杂了3.0
×
10
18
/cm3的n型杂质的inga
x
as层(组分x＝0.13)以4.0μm的厚度生长。在该ingaas层上，作为电流阻断层23，将掺杂了3.0
×
10
17
/cm3的n型杂质的inga
x
as层(组分x＝0.13)以0.6μm的厚度生长。在该ingaas层上，作为n型的阻挡层24，将掺杂了3.0
×
10
18
/cm3的n型杂质的al
x
inas层(组分x＝0.2)生长了20nm。
81.在该inas层上，作为活性层25，分别交替地制作10层厚度10nm的alinas的势垒层和厚度10nm的inassb的阱层，形成了多量子阱结构。此时，在全部的层掺杂了1.0
×
10
18
/cm3的p型杂质。在该多量子阱结构上，作为p型的阻挡层26，将掺杂了3.0
×
10
18
/cm3的p型杂质的al
x
inas层(组分x＝0.15)生长了20nm。在阻挡层中，al的组分x和组分y比阻挡层的al的组分更高，并且为相对于n型半导体层不超过临界膜厚的厚度和al组分。
82.在该alinas层上，作为半导体层27，将掺杂了5.0
×
10
18
/cm3的p型杂质的inga
x
as层(组分x＝0.13)生长了0.5μm。进而，作为接触层28，将掺杂了1.0
×
10
19
/cm3的p型杂质的inga
x
inas层(组分x＝0.13)生长了0.1μm。将通过以上完成的外延晶圆通过通常的半导体工艺进行芯片化，得到了发光二极管元件。即使这样的发光二极管元件，也得到了与上述发光二极管元件1同样的效果。此外，第1实施例的发光二极管元件的发光波长例如为3.3μm左右。
83.以上的实施方式和实施例说明了本公开的一个方式。因此，本公开不限于上述的发光二极管元件，可以任意地变形。
84.例如，在上述实施方式中，例示了背面出射型的发光二极管元件1。但是，发光二极管元件1，如图8所示，也可以构成为，对于第2电极52的第1部分52a，通过以台面部40的顶面40a的中心区域40ar的中心部分露出的方式形成开口52h，经由该开口52h出射有光。在该情况下，发光二极管元件1构成为表面出射型。
85.另外，在上述实施方式中，作为基板例示了半导体基板10。但是，也可以代替半导体基板10，使用聚合物薄膜(polymer film)、玻璃基板、塑料、金属板等基板。进而，在上述实施方式中，各半导体层的导电型从半导体基板10侧为n型、p型的顺序，但是也可以从半导体基板10侧为p型、n型的顺序。
86.产业上的可利用性
87.提供一种可以提高发光输出的发光二极管元件。
88.符号的说明
[0089]1…
发光二极管元件，10
…
半导体基板，10a
…
主面(第1面)，10b
…
背面(第2面)，20
…
半导体层叠部，20a
…
n型半导体层，20b
…
p型半导体层，24
…
阻挡层(n型阻挡层)，25
…
活性层，26
…
阻挡层(p型阻挡层)，30
…
基部，30a
…
表面(第3面)，40
…
台面部，40a
…
顶面，40ar
…
中心区域，51
…
第1电极，52
…
第2电极。

技术特征：
1.一种发光二极管元件，其中，具备：半导体基板，其具有第1面、和第1面的相反侧的第2面；半导体层叠部，其形成于所述半导体基板的所述第1面上；第1电极，其与所述半导体层叠部的所述半导体基板侧的一部分连接；以及第2电极，其与所述半导体层叠部的所述半导体基板的相反侧的一部分连接，所述半导体层叠部包括：n型半导体层；活性层，其具有p型的导电型，层叠于所述n型半导体层；以及p型半导体层，其在所述n型半导体层的相反侧，层叠于所述活性层，所述活性层具有包含alinas的势垒层、和包含inassb的阱层交替地层叠而构成的多量子阱结构，所述势垒层的晶格常数小于所述n型半导体层的晶格常数，所述阱层的晶格常数大于所述n型半导体层的晶格常数。2.根据权利要求1所述的发光二极管元件，其中，所述活性层包括10对以上的所述势垒层和所述阱层的对。3.根据权利要求1或2所述的发光二极管元件，其中，所述活性层的p型杂质浓度为1.0
×
10
16
/cm3以上且1.9
×
10
18
/cm3以下。4.根据权利要求1～3中任一项所述的发光二极管元件，其中，所述势垒层和所述阱层的平均晶格常数与所述n型半导体层的晶格常数的晶格失配度为0.9％以下。5.根据权利要求1～4中任一项所述的发光二极管元件，其中，具备：n型阻挡层，其配置于所述n型半导体层与所述活性层之间，包含alinas；以及p型阻挡层，其配置于所述活性层与所述p型半导体层之间，包含alinas。6.根据权利要求1～5中任一项所述的发光二极管元件，其中，所述半导体层叠部具有：基部，其具有面对所述半导体基板的相反侧的第3面；以及台面部，其以从所述第3面的一部分的区域突出的方式设置于所述基部，具有面对所述基部的相反侧的顶面，并且至少包括所述活性层，所述第1电极从与所述第3面交叉的方向观察以包围所述台面部的方式形成于所述第3面上，所述第2电极以覆盖所述顶面的中心区域的方式形成于所述顶面上，所述半导体基板的所述第2面为光出射面。

技术总结
本发明的发光二极管元件(1)具备：半导体基板(10)，其具有第1面(10a)、和第1面(10a)的相反侧的第2面(10b)；半导体层叠部(20)，其形成于半导体基板(10)的第1面(10a)上；第1电极(51)，其与半导体层叠部(20)的半导体基板(10)侧的一部分连接；以及第2电极(52)，其与半导体层叠部(20)的半导体基板(10)的相反侧的一部分连接，半导体层叠部(20)包括：n型半导体层(20A)；活性层(25)，其具有p型的导电型，层叠于n型半导体层(20A)；以及p型半导体层(20B)，其在与n型半导体层(20A)的相反侧，层叠于活性层(25)，活性层具有包含AlInAs的势垒层和包括InAsSb的阱层交替地层叠而构成的多量子阱结构，势垒层的晶格常数小于n型半导体层(20A)的晶格常数，阱层的晶格常数大于n型半导体层(20A)的晶格常数。(20A)的晶格常数。(20A)的晶格常数。


技术研发人员：三嶋飞鸟 饭田大辅
受保护的技术使用者：浜松光子学株式会社
技术研发日：2021.11.11
技术公布日：2023/10/15