半导体封装件、半导体封装件的制造方法以及中介层组与流程

1.本公开的实施方式涉及半导体封装件、半导体封装件的制造方法以及中介层组。


背景技术：

2.已知有将具备集成电路的多个半导体元件组合在一起的三维安装技术。在三维安装技术中，使用具备贯通电极的基板。具备贯通电极的基板也被称为中介层。例如，专利文献1和专利文献2公开了一种半导体封装件，其具备：包含贯通电极或布线的中介层；和搭载于中介层的半导体元件。
3.现有技术文献
4.专利文献
5.专利文献1：日本特许第6014907号公报
6.专利文献2：日本特许第6159820号公报


技术实现要素：

7.半导体封装件所包含的半导体元件的数量越增加，半导体封装件的性能越高。另一方面，中介层的尺寸变大。中介层的尺寸越大，中介层越容易产生翘曲等变形。
8.本公开的实施方式的目的在于提供一种能够有效地解决这样的课题的半导体封装件和中介层组。
9.本公开的一个实施方式是一种半导体封装件，其中，
10.所述半导体封装件具备：
11.第1中介层，其包含第1面和位于所述第1面的相反侧的第2面；
12.第2中介层，其包含第3面和位于所述第3面的相反侧的第4面，且在第1方向上与所述第1中介层并排；
13.第3中介层，其包含第5面和位于所述第5面的相反侧的第6面，且在所述第1方向上位于所述第1中介层与所述第2中介层之间；
14.第1半导体元件，其在俯视时与所述第1面和所述第5面重叠；以及
15.第2半导体元件，其在俯视时与所述第3面和所述第5面重叠，
16.所述第3中介层包含将所述第1半导体元件与所述第2半导体元件电连接的布线。
17.在本公开的一个实施方式的半导体封装件中，所述第1中介层可以包含第1空腔，所述半导体封装件可以具备位于所述第1空腔中的第1内部半导体元件。
18.在本公开的一个实施方式的半导体封装件中，所述第1空腔可以形成于所述第1面，所述第1内部半导体元件可以与所述第1半导体元件电连接。
19.在本公开的一个实施方式的半导体封装件中，所述第2中介层可以包含第2空腔，所述半导体封装件可以具备位于所述第2空腔的第2内部半导体元件。
20.在本公开的一个实施方式的半导体封装件中，所述第2空腔可以形成于所述第3面，所述第2内部半导体元件可以与所述第2半导体元件电连接。
21.本公开的一个实施方式的半导体封装件可以具备在俯视时与所述第2面、所述第4面以及所述第6面重叠的第3半导体元件。
22.本公开的一个实施方式的半导体封装件可以具备布线基板，该布线基板包含基板和与所述第3半导体元件电连接的焊盘。
23.在本公开的一个实施方式的半导体封装件中，所述基板可以包含有机材料。
24.在本公开的一个实施方式的半导体封装件中，所述第1中介层可以包含形成于所述第2面的空腔，所述半导体封装件可以包含第1内部元件，所述第1内部元件位于形成于所述第2面的所述空腔中，并且与所述第3半导体元件电连接。
25.在本公开的一个实施方式的半导体封装件中，第2中介层可以包含形成于所述第4面的空腔，所述半导体封装件可以包含第2内部元件，所述第2内部元件位于形成于所述第4面的所述空腔中，并且与所述第3半导体元件电连接。
26.在本公开的一个实施方式的半导体封装件中，所述第1中介层可以包含第1贯通电极。
27.在本公开的一个实施方式的半导体封装件中，所述第2中介层可以包含第2贯通电极。
28.在本公开的一个实施方式的半导体封装件中，所述第3中介层可以包含第3贯通电极。
29.在本公开的一个实施方式的半导体封装件中，所述第3中介层可以具备位于所述第5面且包含绝缘层和布线的再布线层，所述绝缘层可以含有有机绝缘材料。
30.在本公开的一个实施方式的半导体封装件中，所述有机绝缘材料可以包含聚酰亚胺、环氧系树脂或丙烯酸系树脂。
31.在本公开的一个实施方式的半导体封装件中，所述绝缘层可以包含由无机材料构成的填料。
32.在本公开的一个实施方式的半导体封装件中，所述第1中介层可以包含由无机材料构成的第1基板，在所述第1中介层的所述第1基板的表面可以不设置含有有机绝缘材料的绝缘层，所述第2中介层可以包含由无机材料构成的第2基板，在所述第2中介层的所述第2基板的表面可以不设置含有有机绝缘材料的绝缘层。
33.在本公开的一个实施方式的半导体封装件中，所述第1中介层可以具备：第1基板，其由无机材料构成；以及位于所述第1基板的表面的再布线层，其包含绝缘层和布线，所述第2中介层可以具备：第2基板，其由无机材料构成；以及位于所述第2基板的表面的再布线层，其包含绝缘层和布线。
34.本公开的一个实施方式是一种半导体封装件的制造方法，其中，
35.所述半导体封装件的制造方法具备：
36.配置工序，配置第1中介层、第2中介层以及第3中介层，其中，所述第1中介层包含第1面和位于所述第1面的相反侧的第2面，所述第2中介层包含第3面和位于所述第3面的相反侧的第4面，所述第3中介层包含第5面和位于所述第5面的相反侧的第6面；
37.第1搭载工序，以在俯视时与所述第1面和所述第5面重叠的方式搭载第1半导体元件；以及
38.第2搭载工序，以在俯视时与所述第3面和所述第5面重叠的方式搭载第2半导体元
件，
39.所述第2中介层在第1方向上与所述第1中介层并排，
40.所述第3中介层在所述第1方向上位于所述第1中介层与所述第2中介层之间，
41.所述第3中介层包含将所述第1半导体元件与所述第2半导体元件电连接的布线。
42.在本公开的一个实施方式的半导体封装件的制造方法中，也可以是，所述第1中介层包含第1空腔，所述第1搭载工序包含将与所述第1半导体元件连接的第1内部半导体元件配置于所述第1空腔的工序。
43.在本公开的一个实施方式的半导体封装件的制造方法中，也可以是，所述第2中介层包含第2空腔，所述第2搭载工序包含将与所述第2半导体元件连接的第2内部半导体元件配置于所述第2空腔的工序。
44.在本公开的一个实施方式的半导体封装件的制造方法中，也可以是，所述半导体封装件的制造方法具备准备第3半导体元件的准备工序，在所述配置工序中，以在俯视时所述第2面、所述第4面以及所述第6面与所述第3半导体元件重叠的方式配置所述第1中介层、所述第2中介层以及所述第3中介层。
45.在本公开的一个实施方式的半导体封装件的制造方法中，也可以是，所述半导体封装件的制造方法具备如下工序：以包含基板和焊盘的布线基板的所述焊盘与所述第3半导体元件电连接的方式配置所述布线基板。
46.在本公开的一个实施方式的半导体封装件的制造方法中，也可以是，所述半导体封装件的制造方法具备将第1内部元件搭载于所述第3半导体元件的工序，所述配置工序包含如下工序：以所述第1内部元件位于在所述第2面上形成的空腔中的方式配置所述第1中介层。
47.在本公开的一个实施方式的半导体封装件的制造方法中，所述第1中介层可以包含第1贯通电极。
48.本公开的一个实施方式是一种中介层组，其搭载有第1半导体元件和第2半导体元件，其中，
49.所述中介层组具备：
50.第1中介层，其包含第1面和位于所述第1面的相反侧的第2面；
51.第2中介层，其包含第3面和位于所述第3面的相反侧的第4面，且在第1方向上与所述第1中介层并排；以及
52.第3中介层，其包含第5面和位于所述第5面的相反侧的第6面，且在所述第1方向上位于所述第1中介层与所述第2中介层之间，
53.所述第1半导体元件以在俯视时与所述第1面和所述第5面重叠的方式被搭载，
54.所述第2半导体元件以在俯视时与所述第3面和所述第5面重叠的方式被搭载，
55.所述第3中介层包含将所述第1半导体元件与所述第2半导体元件电连接的布线。
56.根据本公开的实施方式，能够抑制在中介层上产生翘曲等变形。
附图说明
57.图1是示出第1实施方式的半导体封装件的俯视图。
58.图2是图1的半导体封装件的沿着a-a线的剖视图。
59.图3是将图2的第1中介层放大并示出的剖视图。
60.图4是将图2的第3中介层放大并示出的剖视图。
61.图5是将图4的第3中介层的布线放大并示出的剖视图。
62.图6是示意性地示出在比较方式中产生的翘曲的图。
63.图7是示意性地示出在第1实施方式中产生的翘曲的图。
64.图8是说明半导体封装件的制造方法的图。
65.图9是说明半导体封装件的制造方法的图。
66.图10是说明半导体封装件的制造方法的图。
67.图11是说明半导体封装件的制造方法的图。
68.图12是说明半导体封装件的制造方法的图。
69.图13是说明半导体封装件的制造方法的图。
70.图14是说明半导体封装件的制造方法的图。
71.图15是说明半导体封装件的制造方法的图。
72.图16是说明半导体封装件的制造方法的图。
73.图17是说明半导体封装件的制造方法的图。
74.图18是说明半导体封装件的制造方法的图。
75.图19是示出第2实施方式的半导体封装件的俯视图。
76.图20是图19的半导体封装件的沿着b-b线的剖视图。
77.图21是将图20的第1中介层放大并示出的剖视图。
78.图22是说明半导体封装件的制造方法的图。
79.图23是说明半导体封装件的制造方法的图。
80.图24是说明半导体封装件的制造方法的图。
81.图25是说明半导体封装件的制造方法的图。
82.图26是说明半导体封装件的制造方法的图。
83.图27是说明半导体封装件的制造方法的图。
84.图28是说明半导体封装件的制造方法的图。
85.图29是说明半导体封装件的制造方法的图。
86.图30是说明半导体封装件的制造方法的图。
87.图31是说明半导体封装件的制造方法的图。
88.图32是说明半导体封装件的制造方法的图。
89.图33是说明半导体封装件的制造方法的图。
90.图34是说明半导体封装件的制造方法的图。
91.图35是说明半导体封装件的制造方法的图。
92.图36是示出第3实施方式的半导体封装件的剖视图。
93.图37是示出第4实施方式的半导体封装件的剖视图。
94.图38是示出第5实施方式的半导体封装件的剖视图。
95.图39是示出贯通电极的一例的剖视图。
96.图40是示出贯通电极的一例的剖视图。
97.图41是示出搭载有半导体封装件的产品的例子的图。
98.图42是示出实施例1和比较例1中的热循环试验的结果的图。
99.图43是示出实施例2和比较例2中的热循环试验的结果的图。
100.图44是示出第6实施方式的半导体封装件的一例的剖视图。
101.图45是示出第6实施方式的半导体封装件的一例的剖视图。
102.图46是示出第7实施方式的半导体封装件的一例的剖视图。
103.图47是示出第7实施方式的半导体封装件的一例的剖视图。
104.图48a是示出第8实施方式的半导体封装件的一例的剖视图。
105.图48b是示出第8实施方式的半导体封装件的一例的剖视图。
106.图49是示出第8实施方式的半导体封装件的一例的剖视图。
107.图50是示出第9实施方式的半导体封装件的一例的剖视图。
108.图51是示出第9实施方式的半导体封装件的一例的剖视图。
109.图52是示出第10实施方式的半导体封装件的一例的剖视图。
110.图53是示出第10实施方式的半导体封装件的一例的剖视图。
111.图54a是说明再布线层的形成方法的一例的图。
112.图54b是说明再布线层的形成方法的一例的图。
113.图54c是说明再布线层的形成方法的一例的图。
114.图54d是说明再布线层的形成方法的一例的图。
115.图54e是说明再布线层的形成方法的一例的图。
116.图54f是说明再布线层的形成方法的一例的图。
117.图54g是说明再布线层的形成方法的一例的图。
118.图54h是说明再布线层的形成方法的一例的图。
119.图54i是说明再布线层的形成方法的一例的图。
120.图54j是说明再布线层的形成方法的一例的图。
121.图54k是说明再布线层的形成方法的一例的图。
122.图54l是说明再布线层的形成方法的一例的图。
123.图55a是说明将再布线层与第1半导体元件连接的方法的一例的图。
124.图55b是说明将再布线层与第1半导体元件连接的方法的一例的图。
125.图56是示出比较例3的层叠体的俯视图。
126.图57是示出比较例3的层叠体的剖视图。
127.图58是示出实施例3的层叠体的俯视图。
128.图59是示出实施例3的层叠体的剖视图。
具体实施方式
129.以下，参照附图对半导体封装件的结构及其制造方法进行详细说明。另外，以下所示的实施方式是本公开的实施方式的一例，本公开并不限定于这些实施方式来解释。在本说明书中，“基板”、“基材”、“片材”、“膜”等用语并非仅基于称呼上的不同而相互区分。例如，“基板”是也包含可被称为片或膜的部件在内的概念。“面”是指在整体且全局地观察作为对象的板状部件的情况下与作为对象的板状部件的平面方向一致的面。对板状部件使用的法线方向是指相对于部件的面的法线方向。关于在本说明书中使用的形状或几何学的条
件以及确定它们的程度的例如“平行”、“正交”等用语、或者长度、角度的值等，不限于严格的意思，而是包含能够期待同样的功能的程度的范围来进行解释。
130.在本说明书中，在关于某个参数列举了多个上限值的候选和多个下限值的候选的情况下，该参数的数值范围也可以通过组合任意的一个上限值的候选和任意的一个下限值的候选而构成。例如，考虑记载为“参数b例如是a1以上，也可以是a2以上，也可以是a3以上。参数b例如是a4以下，也可以是a5以下，也可以是a6以下。”的情况。在该情况下，参数b的数值范围可以为a1以上且a4以下，可以为a1以上且a5以下，可以为a1以上且a6以下，可以为a2以上且a4以下，可以为a2以上且a5以下，可以为a2以上且a6以下，可以为a3以上且a4以下，可以为a3以上且a5以下，可以为a3以上且a6以下。
131.在通过本实施方式所参照的附图中，对相同部分或具有相同功能的部分标注相同的标号或类似的标号，并且有时省略其重复的说明。另外，为了便于说明，附图的尺寸比率有时与实际的比率不同，有时将结构的一部分从附图中省略。
132.(第1实施方式)
133.图1是示出第1实施方式的半导体封装件1的俯视图。半导体封装件1具有第1方向d1、第2方向d2以及第3方向d3。第1方向d1及第2方向d2包含于半导体封装件1的面方向内。第1方向d1与第2方向d2正交。第3方向d3是半导体封装件1的厚度方向。第3方向d3与第1方向d1及第2方向d2正交。
134.半导体封装件1包含第1中介层10、第2中介层20、第3中介层30、第1半导体元件40、第2半导体元件45和第3半导体元件50。如图1所示，第1中介层10、第2中介层20和第3中介层30在第1方向d1上排列。第3中介层30在第1方向d1上位于第1中介层10和第2中介层20之间。
135.如图1所示，第1半导体元件40搭载于第1中介层10和第3中介层30。具体而言，第1半导体元件40与第1中介层10和第3中介层30双方电连接。例如，第1中介层10包含与第1半导体元件40电连接的贯通电极14。第3中介层30包含与第1半导体元件40电连接的布线35。第3中介层30可具备与第1半导体元件40电连接的贯通电极34。在以下的说明中，将第1中介层10的贯通电极14亦称为第1贯通电极14，将第3中介层30的贯通电极34也称为第3贯通电极34。
136.如图1所示，第2半导体元件45搭载于第2中介层20和第3中介层30。具体而言，第2半导体元件45与第2中介层20及第3中介层30双方电连接。例如，第2中介层20包含与第2半导体元件45电连接的贯通电极24。在以下说明中，第2中介层20的贯通电极24也称为第2贯通电极24。第3中介层30包含与第2半导体元件45电连接的布线35。布线35将第1半导体元件40与第2半导体元件45电连接。第3中介层30也可具备与第2半导体元件45电连接的第3贯通电极34。
137.将搭载有第1半导体元件40和第2半导体元件45的多个中介层的组也称为中介层组。在本实施例中，第1中介层10、第2中介层20及第3中介层30构成了中介层组。
138.第1中介层10与第3中介层30之间在第1方向d1上的间隔s1例如在0.03mm以上，也可以在0.05mm以上，也可以在0.1mm以上。间隔s1例如为3.0mm以下，可以为1.0mm以下，也可以为0.5mm以下。
139.作为第2中介层20和第3中介层30之间在第1方向d1上的间隔s2的范围，可以采用上述的间隔s1的范围。
140.图2是图1的半导体封装件1的沿着a-a线的剖视图。第1中介层10包含第1面11和第2面12。第2面12位于第1面11的相反侧。第2中介层20包含第3面21和第4面22。第4面22位于第3面21的相反侧。第3中介层30包含第5面31和第6面32。第6面32位于第5面31的相反侧。第1面11、第3面21以及第5面31位于同一侧。第2面12、第4面22以及第6面32位于同一侧。
141.第1半导体元件40搭载于第1面11和第5面31。因此，第1半导体元件40在俯视时与第1面11和第5面31重叠。第2半导体元件45搭载于第3面21和第5面31。因此，第2半导体元件45在俯视时与第3面21和第5面31重叠。俯视是指沿着部件的面的法线方向观察。
142.如图1和图2所示，半导体封装件1也可以具备第3半导体元件50。第1中介层10、第2中介层20和第3中介层30也可以搭载于第3半导体元件50。第3半导体元件50与第2面12、第4面22以及第6面32对置。因此，第3半导体元件50在俯视时与第2面12、第4面22以及第6面32重叠。
143.如图1及图2所示，半导体封装件1也可以具备布线基板80。布线基板80也可以与第3半导体元件50电连接。
144.对半导体封装件1的各构成要素进行详细说明。
145.图3是将图2的第1中介层10放大后示出的剖视图。第1中介层10包含基板101和位于贯通基板101的贯通孔中的第1贯通电极14。第1贯通电极14具有导电性。第1中介层10可以包含位于第1面11的焊盘16。第1中介层10可以包含位于第2面12的焊盘17。
146.尽管未示出，但是第1中介层10也可以包含位于第1面11上的布线和绝缘层，或者也可以包含位于第2面12上的布线和绝缘层。在这种情况下，第1中介层10的第1面11和第2面12可以由绝缘层的表面构成。作为构成绝缘层的材料，可以使用聚酰亚胺、环氧系树脂、丙烯酸系树脂等树脂。
147.第1中介层10也可以不包含位于第1面11或第2面12上的绝缘层。例如，第1中介层10也可以不包含位于第1面11或第2面12、且含有聚酰亚胺的绝缘层。即，也可以不在基板101的表面设置含有有机绝缘材料的绝缘层。由此，能够抑制因绝缘层的内部的应力而在基板101产生翘曲的情况。第1中介层10的基板101也被称为第1基板101。
148.基板101也可以由无机材料构成。例如，基板101是玻璃基板、石英基板、蓝宝石基板、树脂基板、硅基板、碳化硅基板、氧化铝(al2o3)基板、氮化铝(aln)基板、氧化锆(zro2)基板、铌酸锂基板、铌酸钽基板等、或者这些基板层叠而成的基板。基板101也可以部分地包含铝基板、不锈钢基板等由具有导电性的材料构成的基板。基板101的厚度例如为0.1mm以上，可以为0.2mm以上，也可以为0.5mm以上。基板101的厚度例如为2.0mm以下，可以为1.5mm以下，也可以为1.0mm以下。
149.第1贯通电极14在基板101的贯通孔中从基板101的一个面延伸至另一个面。第1贯通电极14也可以位于基板101的贯通孔的整个区域。即，第1贯通电极14也可以是填充于基板101的贯通孔中的所谓的填充通孔。如后所述，第1贯通电极14也可以不填充于基板101的贯通孔。
150.第1贯通电极14也可以包含多个层。例如，第1贯通电极14也可以包含位于基板101的贯通孔的侧面上的第1层、和位于第1层之上的第2层。第2层也可以扩展至俯视时的基板101的贯通孔的中心。
151.第1层例如通过溅镀法、蒸镀法等物理成膜法形成在贯通孔的侧面上。第1层的厚
度例如为0.05μm以上。第1层的厚度为1.0μm以下。另外，也可以在第1层与贯通孔的侧面之间设置其他层。作为构成第1层的材料，可以使用钛、铬、镍、铜等金属或使用了它们的合金等、或者将它们层叠而成的材料。
152.第2层可以包含铜作为主成分。例如，第2层可以包含80质量％以上的铜。另外，第2层可以包含金、银、铂、铑、锡、铝、镍、铬等金属或使用了它们的合金。第2层例如通过电镀法形成在第1层上。
153.焊盘16、17包含导电层。如图3所示，焊盘16也可以在第1面11侧位于第1贯通电极14上。焊盘17也可以在第2面12侧位于第1贯通电极14上。作为构成焊盘16、17的材料，能够使用在第1贯通电极14中举出的材料。焊盘16、17的厚度例如为0.5μm以上，也可以为1.0μm以上。焊盘16、17的厚度例如为10.0μm以下，也可以为5.0μm以下。
154.如图3所示，也可以在焊盘16上形成有支柱161。支柱161的厚度大于焊盘16的厚度。作为构成支柱161的材料，能够使用在第1贯通电极14中列举的材料。
155.第2中介层20包含基板201、和位于贯通基板201的贯通孔中的第2贯通电极24。第2中介层20可以包含位于第3面21的焊盘26。第2中介层20可以包含位于第4面22的焊盘27。也可以在焊盘26上形成有支柱261。尽管未示出，但是第2中介层20可以包含位于第3面21上的布线和绝缘层，或者也可以包含位于第4面22上的布线和绝缘层。在这种情况下，第2中介层20的第3面21和第4面22可以由绝缘层的表面构成。作为构成绝缘层的材料，可以使用聚酰亚胺、环氧系树脂、丙烯酸系树脂等树脂。
156.第2中介层20也可以不包含位于第3面21或第4面22上的绝缘层。例如，第2中介层20也可以不包含位于第3面21或第4面22且含有聚酰亚胺的绝缘层。即，也可以不在基板201的表面设置含有有机绝缘材料的绝缘层。由此，能够抑制因绝缘层的内部的应力而在基板201上产生翘曲的情况。将第2中介层20的基板201也称为第2基板201。
157.作为第2中介层20的基板201、第2贯通电极24、焊盘26、支柱261和焊盘27的构造，可以采用上述的第1中介层10的基板101、第1贯通电极14、焊盘16、支柱161和焊盘17的构造。
158.图4是将图2的第3中介层30放大后示出的剖视图。第3中介层30具备基板301、位于基板301上的绝缘层302、以及与绝缘层302相接的布线35。绝缘层302也可以构成第5面31。绝缘层302和布线35也可以构成所谓的再布线层。虽然未图示，但在第6面32侧也可以在基板301上设置绝缘层。在该情况下，绝缘层也可以构成第6面32。上述的第3贯通电极34贯通基板301。将第3中介层30的基板301也称为第3基板301。
159.如图4所示，第3中介层30可以包含位于第5面31的焊盘36。第3中介层30可以包含位于第6面32的焊盘37。
160.作为基板301、第3贯通电极34、焊盘36和焊盘37的结构，可以采用上述的第1中介层10的基板101、第1贯通电极14、焊盘16和焊盘17的结构。作为构成绝缘层302的材料，能够使用聚酰亚胺、环氧系树脂、丙烯酸系树脂等树脂。绝缘层302可以包含分散于环氧系树脂等树脂中的填料。填料例如由二氧化硅、氧化铝等无机材料构成。填料也可以由氧化硅、氮化硅构成。氧化硅、氮化硅可以含氟或氮。
161.作为构成第6面32侧的绝缘层、以及第1中介层10和第2中介层20的绝缘层的材料，可以使用聚酰亚胺、环氧系树脂或丙烯酸系树脂等树脂。这些绝缘层可以与绝缘层302同样
地也包含分散于环氧系树脂等树脂中的填料。填料例如由二氧化硅、氧化铝等构成。填料也可以由氧化硅、氮化硅构成。氧化硅、氮化硅可以含氟或氮。
162.如图4所示，布线35可以包含与第1焊盘36连接的第1端、和与第2焊盘36连接的第2端。图5是示出布线35的一例的剖视图。布线35也可以包含与第5面31的面内方向平行地延伸的第1部分351、和在包含第3方向d3的分量的方向上延伸的第2部分352。第2部分352也可以与第3方向d3平行地延伸。第2部分352也可以与焊盘36连接。在该情况下，第2部分352构成布线35的第1端及第2端。
163.第1部分351的厚度例如为0.5μm以上，也可以为1.0μm以上。焊盘16、17的厚度例如为20.0μm以下，也可以为5.0μm以下。作为构成布线35的材料，能够使用在第1贯通电极14中举出的材料。
164.第1部分351的宽度例如为0.1μm以上，也可以为0.5μm以上。第1部分351的宽度例如为20.0μm以下，可以为10.0μm以下，也可以为5.0μm以下。第1部分351的宽度是指在俯视时与第1部分351延伸的方向正交的方向上的、第1部分351的尺寸。
165.第3中介层30包含再布线层，该再布线层包含绝缘层302和布线35，由此能够提高焊盘36的配置自由度。
166.在包含树脂等有机绝缘材料的绝缘层被设置于包含玻璃、硅等的无机材料的基板上的情况下，会在基板产生由绝缘层的内部的应力引起的翘曲。绝缘层302位于第3中介层30的第5面31，但绝缘层也可不位于第1中介层10的第1面11及第2中介层20的第3面21。由此，与在包含第1中介层10、第2中介层20和第3中介层30的中介层组的整个区域设置有绝缘层的情况相比，能够减少在中介层组中产生的翘曲的总量。
167.第1半导体元件40包含由硅等半导体形成的晶体管。第1半导体元件40例如是cpu、gpu、fpga、传感器、存储器等。第1半导体元件40也可以是cpu、gpu、fpga、传感器、存储器等半导体元件被按功能分割而成的芯粒(chiplet)。第1半导体元件40也可以包含层叠的多个基板。
168.第1半导体元件40可以包含电连接到第1中介层10的第1焊盘41。第1焊盘41例如也可以经由支柱161及焊盘16与第1贯通电极14电连接。也可以在第1中介层10与第1焊盘41之间设置凸块。
169.第1半导体元件40可以包含电连接于第3中介层30的第2焊盘42。第2焊盘42例如也可经由焊盘37与布线35电连接。也可以在第3中介层30与第2焊盘42之间设置凸块。
170.第2半导体元件45包含由硅等半导体形成的晶体管。第2半导体元件45例如是cpu、gpu、fpga、传感器、存储器等。第2半导体元件45也可以是cpu、gpu、fpga、传感器、存储器等半导体元件被按功能分割而成的芯粒。第2半导体元件45也可以包含层叠的多个基板。
171.第2半导体元件45可以包含与第2中介层20电连接的第4焊盘46。第4焊盘46例如也可以经由支柱261及焊盘26与第2贯通电极24电连接。也可以在第2中介层20和第4焊盘46之间设置凸块。
172.第2半导体元件45可以包含与第3中介层30电连接的第5焊盘47。第5焊盘47例如也可以经由焊盘37与布线35电连接。也可以在第3中介层30与第5焊盘47之间设置凸块。
173.第3半导体元件50包含由硅等半导体形成的晶体管。第3半导体元件50例如是cpu、gpu、fpga、传感器、存储器等。第3半导体元件50也可以是cpu、gpu、fpga、传感器、存储器等
半导体元件被按功能分割而成的芯粒。如图2所示，第3半导体元件50也可以具备基板56和位于基板56上的绝缘层57。第3半导体元件50也可以具备贯通基板56的电极58。虽然未图示，但第3半导体元件50也可以具备位于绝缘层57内的布线、贯通绝缘层57的电极等。
174.第3半导体元件50也可以包含与第1中介层10电连接的第11焊盘51。可以在第11焊盘51上形成支柱，也可以在支柱上形成凸块。第11焊盘51例如也可以经由支柱、凸块以及焊盘17与第1贯通电极14电连接。
175.第3半导体元件50可以包含与第2中介层20电连接的第12焊盘52。可以在第12焊盘52上形成支柱，也可以在支柱上形成凸块。第12焊盘52例如也可以经由支柱、凸块以及焊盘27与第2贯通电极24电连接。
176.第3半导体元件50也可以包含与第3中介层30电连接的第13焊盘53。可以在第13焊盘53上形成支柱，也可以在支柱上形成凸块。第13焊盘53例如也可以经由支柱和凸块与焊盘37电连接。
177.布线基板80具备基板81和位于基板81上的焊盘82。焊盘82与第3半导体元件50电连接。
178.基板81可以包含玻璃基板、石英基板、蓝宝石基板、树脂基板、硅基板、碳化硅基板、氧化铝(al2o3)基板、氮化铝(aln)基板、氧化锆(zro2)基板、铌酸锂基板、铌酸钽基板等。树脂基板也可以包含有机材料。例如，树脂基板也可以包含环氧树脂、聚乙烯、聚丙烯等。树脂基板可以包含分散于环氧系树脂等树脂中的填料。填料例如由二氧化硅、氧化铝等构成。树脂基板可以包含层叠的多个有机材料的层。基板81的厚度例如为100μm以上，可以为200μm以上，也可以为500μm以上。基板81的厚度例如为2mm以下，可以为1.5mm以下，也可以为1mm以下。
179.布线基板80也可以包含与第3半导体元件50电连接的焊盘82。也可以在焊盘82上形成支柱或凸块。在焊盘82上形成支柱的情况下，也可以在支柱上形成凸块。焊盘82例如也可以经由支柱和凸块与第3半导体元件50电连接。
180.半导体封装件1可以包含位于第1中介层10、第2中介层20或第3中介层30与第3半导体元件50之间的底部填料91。底部填料91也可以包含环氧系树脂等热固化性树脂。底部填料91能够作为将第1中介层10、第2中介层20或第3中介层30与第3半导体元件50接合在一起的粘合材料发挥功能。
181.半导体封装件1可以具备覆盖第1中介层10、第2中介层20及第3中介层30的模制件98。模制件98可以位于第1中介层10与第3中介层30之间、以及第2中介层20与第3中介层30之间。模制件98也可以包含环氧系树脂等热固化性树脂。
182.半导体封装件1可以包含位于第1半导体元件40或第2半导体元件45与第1中介层10、第2中介层20或第3中介层30之间的底部填料92。底部填料92也可以包含环氧系树脂等热固化性树脂。底部填料92能够作为将第1半导体元件40或第2半导体元件45与第1中介层10、第2中介层20或第3中介层30接合在一起的粘合材料发挥功能。
183.半导体封装件1也可以具备位于第3半导体元件50与布线基板80之间的底部填料93。底部填料93也可以包含环氧系树脂等热固化性树脂。底部填料93能够作为将第3半导体元件50和布线基板80接合在一起的粘合材料而发挥功能。
184.接着，说明本实施方式的半导体封装件1的作用。
185.当半导体封装件1的温度变化时，半导体封装件1的构成要素产生膨胀或收缩。例如，当半导体封装件1的温度上升时，产生与半导体封装件1的构成要素的热膨胀率相应的膨胀。当半导体封装件1的温度降低时，产生与半导体封装件1的构成要素的热膨胀率相应的收缩。通常，无机材料的热膨胀率比有机材料的热膨胀率小。例如，构成基板101、201、301的无机材料的热膨胀率小于构成绝缘层的有机材料的热膨胀率。在该情况下，当半导体封装件1的温度变化时，由于构成要素的热膨胀率的差而在中介层10、20、30的基板101、基板201、基板301上产生翘曲。
186.图6是示意性地示出在比较方式的半导体封装件100中产生的翘曲的图。半导体封装件100具备一个中介层104、以及搭载于中介层104的未图示的第1半导体元件和第2半导体元件。中介层104包含将第1半导体元件和第2半导体元件电连接的布线105。
187.在图6的比较方式中，与半导体封装件100的温度变化相应地在中介层104上产生翘曲。在这种情况下，由于一个中介层104的翘曲而产生的应力施加于布线105。
188.图7是示意性地示出在本实施方式的半导体封装件1中产生的翘曲的图。如上所述，半导体封装件1具备第1中介层10、第2中介层20和第3中介层30。另外，半导体封装件1具备：搭载于第1中介层10及第3中介层30的未图示的第1半导体元件40；和搭载于第2中介层20及第3中介层30的未图示的第2半导体元件45。
189.在本实施例中，第1中介层10、第2中介层20和第3中介层30的尺寸小于比较方式的中介层104的尺寸。因此，能够使在第1中介层10、第2中介层20及第3中介层30上产生的翘曲的曲率小于在中介层104上产生的翘曲的曲率。由此，能够降低因第3中介层30翘曲而产生的应力。因此，施加于布线35的应力变小，因此能够抑制在布线35上产生损伤。由此，能够提高半导体封装件1的可靠性。在布线35上产生的损伤的例子例如是在图5的第1部分351与第2部分352的边界处产生的断线。
190.接着，说明半导体封装件1的制造方法。
191.首先，如图8所示，实施准备第3半导体元件50的准备工序。基板56例如可以是硅晶片。电极58也可以包含不在基板56的表面露出的端部。
192.接着，实施将第1中介层10、第2中介层20和第3中介层30配置于第3半导体元件50上的配置工序。例如，如图9所示，将第1中介层10和第2中介层20配置于第3半导体元件50上。接着，如图10所示，在第3半导体元件50上，在第1中介层10和第2中介层20之间配置第3中介层30。配置工序以在俯视时第2面12、第4面22以及第6面32与第3半导体元件50重叠的方式被实施。
193.在配置工序中，也可以将多个组配置在第3半导体元件50上。一个组例如包含一个第1中介层10、一个第2中介层20和一个第3中介层30。
194.接着，如图11所示，可在第1中介层10、第2中介层20及第3中介层30与第3半导体元件50之间填充底部填料91。
195.接着，如图12所示，可形成覆盖第1中介层10、第2中介层20及第3中介层30的模制件98。此时，第1中介层10、第2中介层20及第3中介层30可以不在模制件98的表面露出。在该情况下，如图13所示，也可以实施如下工序：对模制件98进行研磨，直到例如支柱161、支柱261、焊盘36等中介层10、20、30的构成要素在模制件98的表面露出为止。
196.接着，如图14所示，执行第1搭载工序：将第1半导体元件40搭载于第1中介层10和
第3中介层30上。第1搭载工序以在俯视时第1半导体元件40与第1面11和第5面31重叠的方式来实施。另外，实施将第2半导体元件45搭载于第2中介层20和第3中介层30上的第2搭载工序。第2搭载工序以在俯视时第2半导体元件45与第3面21和第5面31重叠的方式来实施。
197.接着，如图15所示，可以在第1半导体元件40及第2半导体元件45与第1中介层10、第2中介层20以及第3中介层30之间填充底部填料92。
198.接着，如图16所示，也可以实施如下工序：对基板56进行研磨，直至电极58在基板56的表面露出。然后，可以在电极58上形成焊盘。
199.在第3半导体元件50的基板56为硅晶片的情况下，如图17所示，也可以实施将基板56切断为多个片的切割工序。在切割工序中，例如，以上述的一个组位于基板56的一个片上的方式将基板56切断。也将包含基板56的一个片和上述的一个组的结构称为芯片2。
200.接着，如图18所示，准备布线基板80。然后，将芯片2搭载于布线基板80上。这样，制造出半导体封装件1。
201.根据本实施方式，一个芯片2具备互相分离的多个中介层10、20和30。因此，与如比较方式那样一个芯片所包含的中介层仅为一个的情况相比，能够降低在中介层中产生的翘曲的曲率。因此，能够抑制如下情况：在将一个芯片2所包含的两个半导体元件电连接的布线上发生断线等不良情况。
202.能够对上述的一个实施方式进行各种变更。以下，根据需要参照附图对其他实施方式进行说明。在以下的说明及以下的说明所使用的附图中，对于能够与上述的一个实施方式同样地构成的部分，使用与对上述的一个实施方式中的对应的部分使用的标号相同的标号。省略重复的说明。另外，在上述的一个实施方式中得到的作用效果很明显也能够在其他实施方式中得到的情况下，有时也省略其说明。
203.(第2实施方式)
204.图19是示出第2实施方式的半导体封装件1的俯视图。图20是图19的半导体封装件1的沿着b-b线的剖视图。
205.如图19和图20所示，第1中介层10可以包含位于第1面11的第1空腔13。图21为将图20的第1中介层10放大后示出的剖视图。
206.第1空腔13是形成于第1面11的凹部。在该情况下，半导体封装件1也可以具备位于第1空腔13中的半导体元件60。半导体元件60与第1半导体元件40电连接。例如，第1半导体元件40也可以包含与半导体元件60电连接的第3焊盘43。在以下的说明中，也将位于第1空腔13内的半导体元件60称为第1内部半导体元件60。
207.第1内部半导体元件60例如是cpu、gpu、fpga、传感器、存储器等。在第1半导体元件40包含cpu、gpu、fpga等处理电路的情况下，第1内部半导体元件60也可以包含由第1半导体元件40的处理电路利用的存储器。存储器例如是sram、dram等。
208.如图20和图21所示，第1空腔13也可以从第1面11向第2面12贯通。在该情况下，半导体封装件1也可以具备位于第1空腔13的元件70。元件70与第3半导体元件50电连接。例如，第3半导体元件50也可以包含与元件70电连接的第14焊盘54。在以下的说明中，也将位于空腔的元件70称为第1内部元件70。
209.第1内部元件70可以是有源元件，也可以是无源元件。有源元件例如是cpu、gpu、fpga、传感器、存储器等。无源元件例如是电容器、电阻器、电感器等。在第3半导体元件50包
含cpu、gpu、fpga等处理电路的情况下，第1内部元件70也可以包含与第3半导体元件50的处理电路电连接的无源元件。
210.如图19和图20所示，第2中介层20也可以包含位于第3面21的第2空腔23。类似于第1空腔13，第2空腔23是形成于第3面21的凹部。在该情况下，半导体封装件1也可以具备位于第2空腔23的第2内部半导体元件65。第2内部半导体元件65与第2半导体元件45电连接。例如，第2半导体元件45也可以包含与第2内部半导体元件65电连接的第6焊盘48。
211.如图20所示，第2空腔23也可以从第3面21向第4面22贯通。在该情况下，半导体封装件1也可以具备位于第2空腔23的第2内部元件75。第2内部元件75与第3半导体元件50电连接。例如，第3半导体元件50也可以包含与第2内部元件75电连接的第15焊盘55。
212.作为第2内部半导体元件65和第2内部元件75的结构，能够采用上述的第1内部半导体元件60和第1内部元件70的结构。
213.接着，对半导体封装件1的制造方法进行说明。
214.首先，如图22所示，实施准备第3半导体元件50的准备工序。基板56例如可以是硅晶片。电极58也可以包含不在基板56的表面露出的端部。
215.接着，如图23所示，在第3半导体元件50上配置第1内部元件70及第2内部元件75。接着，如图24所示，也可以在第1内部元件70及第2内部元件75与第3半导体元件50之间填充底部填料94。
216.接着，实施将第1中介层10、第2中介层20和第3中介层30配置于第3半导体元件50上的配置工序。例如，如图25所示，将第1中介层10和第2中介层20配置在第3半导体元件50上。此时，以如下方式实施配置工序：第1内部元件70位于第1中介层10的第1空腔13中，并且第2内部元件75位于第2中介层20的第2空腔23中。接着，如图26所示，在第3半导体元件50上，在第1中介层10和第2中介层20之间设置第3中介层30。
217.在配置工序中，也可以将多个组配置在第3半导体元件50上。一个组可以包含一个第1中介层10、一个第2中介层20和一个第3中介层30。
218.接着，如图27所示，可以在第1中介层10、第2中介层20以及第3中介层30与第3半导体元件50之间填充底部填料91。
219.接着，如图28所示，可以形成覆盖第1中介层10、第2中介层20及第3中介层30的模制件98。此时，第1中介层10、第2中介层20及第3中介层30也可以不在模制件98的表面露出。在这种情况下，如图29所示，可以实施如下工序：对模制件98进行研磨，直到例如支柱161、支柱261、焊盘36等、中介层10、20、30的构成要素在模制件98的表面露出。接着，如图30所示，实施将位于第1空腔13和第2空腔23中的模制件98去除的步骤。
220.接着，如图31所示，实施在第1中介层10和第3中介层30上搭载第1半导体元件40的第1搭载工序。第1搭载工序以在俯视时第1半导体元件40与第1面11及第5面31重叠的方式来实施。另外，实施在第2中介层20及第3中介层30上搭载第2半导体元件45的第2搭载工序。第2搭载工序以在俯视时第2半导体元件45与第3面21及第5面31重叠的方式来实施。
221.如图31所示，也可以预先在第1半导体元件40上搭载第1内部半导体元件60。在该情况下，第1搭载工序以将第1内部半导体元件60配置于第1空腔13的方式实施。
222.同样地，也可以预先在第2半导体元件45上搭载第2内部半导体元件65。在该情况下，第2搭载工序以第2内部半导体元件65配置于第2空腔23的方式实施。
223.接着，如图32所示，可以在第1半导体元件40及第2半导体元件45与第1中介层10、第2中介层20以及第3中介层30之间填充底部填料92。
224.接着，如图33所示，也可以实施研磨基板56直到电极58在基板56的表面露出为止的工序。然后，可以在电极58上形成焊盘。
225.在第3半导体元件50的基板56为硅晶片的情况下，如图34所示，也可以实施将基板56切断为多个片的切割工序。因此，可以获得多个芯片2。
226.接着，如图35所示，准备布线基板80。然后，在布线基板80上搭载芯片2。这样，制造出半导体封装件1。
227.根据本实施方式，通过在第1中介层10中设置第1空腔13，由此能够将第1内部半导体元件60配置于第1空腔13。因此，在第1半导体元件40的一个面，能够减小第1半导体元件40与第1内部半导体元件60之间的距离。也可以在第1半导体元件40的另一面上配置未图示的散热器等。同样地，根据本实施方式，能够将第2内部半导体元件65配置于第2空腔23。因此，在第3半导体元件50的一个面上，能够减小第3半导体元件50与第2内部半导体元件65之间的距离。
228.根据本实施方式，通过在第1中介层10中设置第1空腔13，能够将第1内部元件70配置于第1空腔13。因此，在第3半导体元件50的一个面上，能够减小第3半导体元件50与第1内部元件70之间的距离。同样地，根据本实施方式，能够将第2内部元件75配置于第2空腔23。因此，在第3半导体元件50的一个面上，能够减小第3半导体元件50与第2内部元件75之间的距离。
229.(第3实施方式)
230.图36是示出第3实施方式的半导体封装件1的剖视图。如图36所示，第1中介层10的第1空腔13也可以不从第1面11贯通到第2面12。在该情况下，也可以在第2面12上形成有不与第1空腔13连接的空腔18。第1内部元件70也可以位于空腔18中。
231.同样，第2中介层20的第2空腔23也可以不从第3面21贯通到第4面22。在该情况下，也可以在第4面22上形成有不与第2空腔23连接的空腔28。第2内部元件75也可以位于空腔28。
232.(第4实施方式)
233.图37是示出第4实施方式的半导体封装件1的剖视图。如图37所示，第3中介层30的第6面32上也可以形成空腔38。在该情况下，半导体封装件1也可以具备位于空腔38中的第3内部元件78。第3内部元件78也可以与第3半导体元件50电连接。例如，第3半导体元件50也可以包含与第3内部元件78电连接的焊盘。
234.作为第3内部元件78的结构，能够采用上述的第1内部元件70的结构。
235.虽未图示，但也可以在第3中介层30的第5面31上形成空腔。在该情况下，半导体封装件1也可以具备位于第5面31的空腔中的第3内部半导体元件。第3内部半导体元件也可以与第1半导体元件40或第2半导体元件45电连接。
236.(第5实施方式)
237.图38是示出第5实施方式的半导体封装件1的剖视图。如图38所示，第1中介层10的第1空腔13也可以不从第1面11贯通到第2面12。在第2面12上也可以不形成空腔。在该情况下，半导体封装件1也可以不具备第1内部元件。
238.类似地，第2中介层20的第2空腔23可以不从第3面21贯通到第4面22。也可以不在第4面22上形成空腔。在该情况下，半导体封装件1也可以不具备第2内部元件。
239.(其他方式)
240.在上述的实施方式中，示出了第1贯通电极14位于基板101的贯通孔的整个区域的例子。即，示出了第1贯通电极14为填充通孔的例子。但是，只要从基板101的一个面延伸到另一个面，则第1贯通电极14的构造是任意的。例如，如图39及图40所示，第1贯通电极14也可以不填充至贯通孔的中心。在该情况下，也可以在第1贯通电极14的内侧填充与第1贯通电极14的材料不同的材料。即，第1中介层10也可以包含位于第1贯通电极14的内侧且填充有无机材料、有机材料或导电性材料的部分。无机材料例如是二氧化硅、氧化铝等无机氧化物。也可以在第1贯通电极14的内侧填充有机材料和无机材料的填料。导电性材料例如是铜、金、镍等金属。也可以在第1贯通电极14的内侧填充包含有导电性材料的颗粒和粘合剂的膏状材料。
241.如图39所示，第1贯通电极14也可以包含沿着第1面11覆盖贯通孔的导电层。在该情况下，焊盘16或支柱也可以位于覆盖贯通孔的导电层上。虽未图示，但第1贯通电极14也可以包含沿着第2面12覆盖贯通孔的导电层。该导电层也可以构成位于第2面12上的布线。焊盘17或支柱也可以位于沿着第2面12覆盖贯通孔的导电层上。
242.或者，如图40所示，第1贯通电极14也可以不包含沿着第1面11或第2面12覆盖贯通孔的导电层。在该情况下，第1贯通电极14也可以与位于第1面11上的焊盘16、以及位于第2面12上的焊盘17连接。
243.虽然未图示，但第2贯通电极24也可以与第1贯通电极14同样地不填充至贯通孔的中心。在该情况下，第2贯通电极24也可以与图39的第1贯通电极14同样地包含沿着第3面21覆盖贯通孔的导电层。在该情况下，焊盘26或支柱也可以位于覆盖贯通孔的导电层上。虽然未图示，但第2贯通电极24也可以包含沿着第4面22覆盖贯通孔的导电层。焊盘27或支柱也可以位于沿着第4面22覆盖通孔的导电层上。
244.或者，第2贯通电极24也可以与图40的第1贯通电极14同样地不包含沿着第3面21或第4面22覆盖贯通孔的导电层。
245.(搭载半导体封装件的产品的例子)
246.图41是示出搭载半导体封装件1的产品的例子的图。半导体封装件1能够在各种产品中被利用。例如，搭载在笔记本个人计算机110、平板终端120、移动电话130、智能电话140、数字摄像机150、数字照相机160、数字时钟170、服务器180等中。
247.(第6实施方式)
248.图44及图45分别是示出第6实施方式的半导体封装件1的剖视图。位于第1空腔13中的第1内部半导体元件60也可以与第3半导体元件50电连接。如图44所示，第1内部半导体元件60也可以包含层叠的多个绝缘层和导电层。如图45所示，第1内部半导体元件60也可以是由模塑树脂等密封的半导体封装件。
249.与第1内部半导体元件60同样地，位于第2空腔23中的第2内部半导体元件65也可以与第3半导体元件50电连接。如图44所示，第2内部半导体元件65也可以包含层叠的多个绝缘层和导电层。如图45所示，第2内部半导体元件65也可以是由模塑树脂等密封的半导体封装件。
250.(第7实施方式)
251.图46及图47分别是示出第7实施方式的半导体封装件1的剖视图。第3半导体元件50也可以包含多个半导体元件50a、50b。即，第3半导体元件50也可以被分割为多个半导体元件50a、50b。
252.对第3半导体元件50进行分割的位置没有特别限定。
253.例如，如图46所示，半导体元件50a可以与第1中介层10和第3中介层30电连接，半导体元件50b可以与第2中介层20和第3中介层30电连接。
254.例如，如图47所示，半导体元件50a可以与第1中介层10和第3中介层30电连接，半导体元件50b可以与第2中介层20电连接。半导体元件50b也可以不与第3中介层30电连接。例如，半导体元件50b在平面视图中也可以不与第3中介层30重叠。
255.(第8实施方式)
256.图48a、图48b及图49分别是示出第8实施方式的半导体封装件1的剖视图。半导体封装件1也可以具备包含导电层86及绝缘层87的再布线层85。再布线层85可以与第1中介层10的第2面12、第2中介层20的第4面22以及第3中介层30的第6面32对置。再布线层85的导电层86可与第1中介层10、第2中介层20及第3中介层30电连接。
257.作为构成导电层86的材料，可以使用铜、金、银、铂、铑、锡、铝、镍、铬等金属或使用了它们的合金。作为构成绝缘层87的材料，能够使用聚酰亚胺、环氧系树脂、丙烯酸系树脂等有机绝缘材料。
258.再布线层85也可以代替第3半导体元件50而设置。例如，第1中介层10、第2中介层20及第3中介层30也可以搭载于再布线层85。再布线层85也可以与布线基板80电连接。
259.如图48a和图48b所示，一个再布线层85可以在俯视图中与第1中介层10、第2中介层20和第3中介层30重叠。例如，再布线层85也可以包含以在俯视图中与第1中介层10、第2中介层20和第3中介层30重叠的方式扩展的绝缘层87。
260.如图48b所示，再布线层85的导电层86也可以包含将第1半导体元件40与第2半导体元件45电连接的第1布线86a。第1布线86a可以作为电源线发挥功能，也可以作为接地线发挥功能，还可以作为信号线发挥功能。如图48b所示，第1布线86a可以在第1方向d1上从在俯视时与第1中介层10的第1贯通电极14重叠的位置延伸到在俯视时与第2中介层20的第2贯通电极24重叠的位置。第1半导体元件40与第2半导体元件45也可以经由第1贯通电极14、第1布线86a以及第2贯通电极24电连接。
261.如图48b所示，再布线层85的导电层86也可以包含将第1内部元件70与第2内部元件75电连接的第2布线86b。第2布线86b可以作为电源线发挥功能，也可以作为接地线发挥功能，还可以作为信号线发挥功能。如图48b所示，第2布线86b也可以在第1方向d1上从俯视时与第1内部元件70的电极71重叠的位置延伸至俯视时与第2内部元件75的电极76重叠的位置。
262.如图49所示，再布线层85也可以包含多个再布线层85a、85b。即，再布线层85也可以被分割为多个再布线层85a、85b。
263.对第3半导体元件50进行分割的位置没有特别限定。例如如图49所示，再布线层85a可以与第1中介层10和第3中介层30电连接，再布线层85b可以与第2中介层20和第3中介层30电连接。
264.(第9实施方式)
265.图50及图51分别是示出第9实施方式的半导体封装件1的剖视图。布线基板80也可以不通过第3半导体元件50或再布线层85而与第2中介层20或第2半导体元件45电连接。
266.例如，如图50所示，半导体封装件1可以包含在布线基板80的焊盘82与第2中介层20的焊盘27之间在第3方向d3上延伸的导电体89。导电体89也可以在俯视时不与第3半导体元件50重叠。
267.例如，如图51所示，半导体封装件1也可以包含在布线基板80的焊盘82与第2半导体元件45的第4焊盘46之间沿第3方向d3延伸的导电体90。在俯视图中，导体90可以不与第2中介层20和第3半导体元件50重叠。
268.(第10实施方式)
269.图52及图53分别是示出第10实施方式的半导体封装件1的剖视图。第1中介层10可以包含位于第1面11或第2面12上的再布线层。
270.例如，如图52所示，第1中介层10可以包含位于第1面11上的再布线层121。再布线层121包含导电层122及绝缘层123。导电层122也可以在俯视时从与第1半导体元件40重叠的位置延伸至不与第1半导体元件40重叠的位置。
271.例如，如图53所示，第1中介层10可以包含位于第2面12上的再布线层131。再布线层131包含导电层132及绝缘层133。
272.第2中介层20可以包含位于第3面21或第4面22上的再布线层。
273.例如，如图52所示，第2中介层20可以包含位于第3面21上的再布线层126。再布线层126包含导电层127及绝缘层128。导电层127也可以在俯视时从与第2半导体元件45重叠的位置延伸到不与第2半导体元件45重叠的位置。
274.例如，如图53所示，第2中介层20可以包含位于第4面22上的再布线层141。再布线层141包含导电层142及绝缘层143。
275.作为构成导电层122、127、132、142的材料，可以使用铜、金、银、铂、铑、锡、铝、镍、铬等金属或使用了它们的合金。作为构成绝缘层123、128、133、143的材料，能够使用聚酰亚胺、环氧系树脂、丙烯酸系树脂等有机绝缘材料。
276.如图53所示，第3中介层30可以包含位于第6面32的再布线层151。再布线层151包含导电层及绝缘层。
277.作为构成导电层的材料，可以使用铜、金、银、铂、铑、锡、铝、镍、铬等金属或使用了它们的合金。作为构成绝缘层的材料，可以使用聚酰亚胺、环氧系树脂、丙烯酸系树脂等有机绝缘材料。
278.对图52及图53所示的再布线层121的形成方法的一例进行说明。
279.如图54a所示，准备设置有第1空腔13及第1贯通电极14的基板101。接着，在基板101上形成第1绝缘层123a。第1绝缘层123a包含上述的有机绝缘材料。第1绝缘层123a的厚度例如为2μm以上，也可以为5μm以上。第1绝缘层123a的厚度例如为20μm以下，也可以为15μm以下。第1绝缘层123a也可以通过将含有有机绝缘材料的膜粘贴于基板101而形成。第1绝缘层123a也可以通过将含有有机绝缘材料的液体涂敷在基板101上而形成。在基板101上形成有第1空腔13的情况下，优选使用膜来形成第1绝缘层123a。
280.接着，如图54b所示，在第1绝缘层123a上形成俯视时与第1贯通电极14重叠的第1
开口123b。第1开口123b例如是通过对第1绝缘层123a实施曝光处理和显影处理而形成的。如图54b所示，也可以去除与第1空腔13重叠的第1绝缘层123a。在曝光处理和显影处理之后，可以执行烧制第1绝缘层123a的步骤。烧制处理的温度例如为200℃，烧制处理的时间例如为1小时。
281.接着，如图54c所示，在与第1开口123b重叠的第1贯通电极14的表面上形成第1晶种层122a。第1晶种层122a可以也形成于第1绝缘层123a的表面。第1晶种层122a可以包含钛、铜等金属或使用了它们的合金等、或者将它们层叠而成的物质。第1晶种层122a例如通过溅镀法、蒸镀法等物理成膜法形成。第1晶种层122a的厚度例如为0.05μm以上，也可以为0.10μm以上。第1晶种层122a的厚度例如为0.50μm以下，也可以为0.30μm以下。
282.接着，如图54d所示，在第1晶种层122a上局部地形成第1抗蚀剂层125a。第1抗蚀剂层125a包含在俯视时与第1开口123b重叠的开口。第1抗蚀剂层125a例如是通过对含有有机绝缘材料的膜实施曝光处理和显影处理而形成的。
283.接着，如图54e所示，在第1抗蚀剂层125a的开口中，在第1晶种层122a上通过电镀法形成第1镀敷层122b。第1镀敷层122b也可以包含铜作为主成分。例如，第1镀敷层122b可以包含80质量％以上的铜。第1镀敷层122b的厚度例如为2μm以上，也可以为3μm以上。第1镀敷层122b的厚度例如为10μm以下，也可以为5μm以下。
284.接着，如图54f所示，去除第1抗蚀剂层125a。例如，可以使用有机溶剂去除第1抗蚀剂层125a。另外，去除与第1抗蚀剂层125a重叠的第1晶种层122a。对于含钛的第1晶种层122a，也可以使用碱性的药液来将其去除。对于含铜的第1晶种层122a，也可以使用酸性的药液来将其去除。
285.接着，如图54g所示，在第1绝缘层123a上和第1镀敷层122b上形成第2绝缘层123c。第2绝缘层123c与第1绝缘层123a同样地可以通过使用含有有机绝缘材料的膜来形成，也可以通过使用含有有机绝缘材料的液体来形成。第2绝缘层123c的厚度例如为2μm以上，也可以为5μm以上。第2绝缘层123c的厚度例如为20μm以下，也可以为15μm以下。
286.接着，如图54h所示，在第2绝缘层123c上形成俯视时与第1镀敷层122b重叠的第2开口123d。第2开口123d与第1开口123b同样地例如通过对第2绝缘层123c实施曝光处理和显影处理而形成。如图54h所示，也可以去除与第1空腔13重叠的第2绝缘层123c。在曝光处理和显影处理之后，也可以实施对第2绝缘层123c进行烧制的工序。烧制处理的温度例如为200℃，烧制处理的时间例如为1小时。
287.接着，如图54i所示，在与第2开口123d重叠的第1镀敷层122b的表面形成第2晶种层122c。第2晶种层122c可以也形成于第2绝缘层123c的表面。第2晶种层122c与第1晶种层122a同样地可以包含钛、铜等金属或使用了它们的合金等、或者将它们层叠而成的物质。第2晶种层122c例如通过溅镀法、蒸镀法等物理成膜法形成。第2晶种层122c的厚度例如为0.05μm以上，也可以为0.10μm以上。第2晶种层122c的厚度例如为0.50μm以下，也可以为0.30μm以下。
288.接着，如图54j所示，在第2晶种层122c上局部地形成第2抗蚀剂层125b。第2抗蚀剂层125b包含在俯视时与第2开口123d重叠的开口。第2抗蚀剂层125b与第1抗蚀剂层125a同样地例如通过对含有有机绝缘材料的膜实施曝光处理和显影处理而形成。
289.接着，如图54k所示，在第2抗蚀剂层125b的开口中，在第2晶种层122c上通过电镀
法形成第2镀敷层122d。第2镀敷层122d也可以包含铜作为主成分。例如，第2镀敷层122d可以包含80质量％以上的铜。第2镀敷层122d的厚度例如为2μm以上，也可以为3μm以上。第2镀敷层122d的厚度例如为10μm以下，也可以为5μm以下。
290.第2镀敷层122d也可以在第3方向d3上从绝缘层123突出。第2镀敷层122d能够作为焊盘发挥功能。
291.如图54k所示，也可以在第2镀敷层122d上形成表面层122e。表面层122e可以包含镍、金等金属或使用了它们的合金等、或者将它们层叠而成的材料。例如，表面层122e也可以包含镍层和位于镍层上的金层。镍层例如具有0.2μm的厚度。金层例如具有0.1μm的厚度。表面层122e也可以通过电镀法形成。
292.接着，如图54l所示，去除第2抗蚀剂层125b。例如，可以使用有机溶剂去除第2抗蚀剂层125b。另外，去除与第2抗蚀剂层125b重叠的第2晶种层122c。对于含钛的第2晶种层122c，也可以使用碱性的药液将其去除。对于含铜的第2晶种层122c，也可以使用酸性的药液将其去除。这样，形成了包含导电层122及绝缘层123的再布线层121。
293.在图54a～图54l的例子中，导电层122至少包含第1晶种层122a、第1镀敷层122b、第2晶种层122c以及第2镀敷层122d。导电层122也可以包含表面层122e。在图54l中，第1晶种层122a、第1镀敷层122b、第2晶种层122c以及第2镀敷层122d被描绘为一体的层。
294.在图54a～图54l的例子中，绝缘层123至少包含第1绝缘层123a和第2绝缘层123c。在图54l中，第1绝缘层123a和第2绝缘层123c被描绘为一体的层。
295.图55a是说明将再布线层121与第1半导体元件40连接的方法的一例的图。再布线层121的导电层122也可以经由凸块41b与第1半导体元件40的第1焊盘41电连接。在这种情况下，导电层122可以包含位于第2镀敷层122d上的表面层122e。表面层122e也可以与凸块41b接触。同样地，第1半导体元件40的第1焊盘41也可以包含与凸块41b相接的表面层41a。表面层41a与表面层122e同样地也可以包含镍、金等金属或使用了它们的合金等、或者将它们层叠而成的材料。例如，表面层122e也可以包含镍层和位于镍层上的金层。
296.图55b是说明将再布线层121与第1半导体元件40连接的方法的一例的图。再布线层121的导电层122也可以与第1半导体元件40的第1焊盘41直接连接。例如，导电层122的第2镀敷层122d也可以与第1半导体元件40的第1焊盘41直接连接。在该情况下，第1焊盘41也可以与第2镀敷层122d同样地包含80质量％以上的铜。
297.也可以根据需要将上述实施方式和变形例所公开的多个构成要素适当组合。或者，也可以从上述实施方式和变形例所示的全部构成要素中删除几个构成要素。
298.实施例
299.接着，通过实施例更具体地说明本公开的方式，但本公开的方式只要不超出其主旨，就不受限于以下的实施例的记载。
300.(实施例1)
301.制作图20所示那样的半导体封装件1，该半导体封装件1具备：具有第1空腔13的第1中介层10；具有第2空腔23的第2中介层20；第3中介层30；第1半导体元件40；以及第2半导体元件45。各构成要素的具体结构如下所述。
302.·
第1中介层10在第1方向d1上的尺寸：20mm
303.·
第2中介层20在第1方向d1上的尺寸：20mm
304.·
第3中介层30在第1方向d1上的尺寸：5mm
305.·
第1中介层10和第3中介层30之间的间隔s1：0.1mm以上且0.5mm以下
306.·
第2中介层20和第3中介层30之间的间隔s2：0.1mm以上且0.5mm以下
307.·
中介层10、20和30的基板的材料：玻璃
308.·
中介层10、20、30的基板的厚度：0.4mm
309.·
布线35的第1部分351的宽度：0.4μm～20μm
310.·
布线35的第1部分351的长度：3mm
311.·
布线35的第1部分351的厚度：3μm
312.·
布线35的第2部分352的尺寸：5μm
313.第1部分351的宽度是指在俯视时与第1部分351所延伸的方向正交的方向上的、第1部分351的尺寸。第1部分的长度是指俯视时在第1部分351所延伸的方向上的第1部分351的尺寸。第2部分352的尺寸是指俯视时的第2部分352的尺寸的最大值。在俯视时第2部分352具有圆形的情况下，第2部分352的尺寸是俯视时的第2部分352的直径。
314.接着，将半导体封装件1的热循环试验实施1000个循环。一个循环包含从-55℃到125℃的升温过程和从125℃到-55℃的降温过程。
315.接着，检查第1半导体元件40和第2半导体元件45是否经由布线35电连接。即，检查在布线35上是否发生断线。在图42中用圆标记示出结果。横轴是第1部分351的宽度。纵轴是不良率。不良率是对具有相同的第1部分351的宽度的多个半导体封装件1实施热循环试验的情况下的、发生了断线的半导体封装件1的比率。如图42所示，在第1部分351的宽度为0.8μm以上的情况下，未发生断线。
316.(比较例1)
317.除了第1中介层10、第2中介层20及第3中介层30包含共用的一片基板以外，与实施例1同样地制作半导体封装件1。另外，与实施例1的情况同样地将半导体封装件1的热循环试验实施1000个循环。在图42中用三角标记示出结果。如图42所示，在第2部分352的尺寸小于3μm的情况下，发生了断线。
318.(实施例2)
319.使布线35的第1部分351的宽度为2μm，使第2部分352的尺寸在0.4μm～20μm的范围内变化，除此以外，与实施例1的情况同样地制作半导体封装件1。另外，与实施例1的情况同样地将半导体封装件1的热循环试验实施1000个循环。在图43中用圆标记示出结果。横轴是第2部分352的尺寸。纵轴是不良率。不良率是对具有相同的第2部分352的尺寸的多个半导体封装件1实施热循环试验的情况下的、发生了断线的半导体封装件1的比率。如图43所示，在第2部分352的尺寸为1.0μm以上的情况下，未发生断线。
320.(比较例2)
321.除了第1中介层10、第2中介层20和第3中介层30包含共用的一片基板以外，与实施例2的情况相同地制造半导体封装件1。另外，与实施例2的情况同样地将半导体封装件1的热循环试验实施1000个循环。在图43中用三角标记示出结果。如图43所示，在第2部分352的尺寸小于10μm的情况下，发生了断线。
322.(比较例3)
323.基于模拟算出在图56所示的层叠体200中产生的翘曲的量。层叠体200的形状在俯
视时为这样的矩形：其包含具有长度l1的第1边和具有长度l2的第2边。长度l1和长度l2均为40mm。
324.图57是层叠体200的剖视图。层叠体200包含具有厚度t1的基板205、和具有厚度t2的绝缘层220。绝缘层220遍及基板201的整个区域扩展。基板205由玻璃构成。绝缘层220由聚酰亚胺构成。厚度t1为400μm。厚度t2为35μm。
325.在层叠体200上产生的翘曲的量最大为361μm。
326.(实施例3)
327.基于模拟算出在图58所示的层叠体210上产生的翘曲的量。图59是层叠体210的剖视图。层叠体210相对于图56所示的层叠体200的不同点在于：基板被分割为3个基板211、212、213；以及，在基板211、212上未设置绝缘层220。设置有绝缘层220的基板213的宽度l 3为5mm。长度l1、l2及厚度t1、t2与层叠体200的情况相同。
328.在层叠体210上产生的翘曲的量最大为183μm。通过分割基板以及限制绝缘层的区域，由此，与层叠体200的情况相比，能够降低翘曲的量。
329.标号说明
330.1：半导体封装件；
331.10：第1中介层；
332.11：第1面；
333.12：第2面；
334.13：第1空腔；
335.14：第1贯通电极；
336.18：空腔；
337.20：第2中介层；
338.21：第3面；
339.22：第4面；
340.23：第2空腔；
341.24：第2贯通电极；
342.28：空腔；
343.30：第3中介层；
344.31：第5面；
345.32：第6面；
346.34：第3贯通电极；
347.35：布线；
348.38：空腔；
349.第1半导体元件；
350.第2半导体元件；
351.第3半导体元件；
352.基板；
353.绝缘层；
354.电极；
355.第1内部半导体元件；
356.第2内部半导体元件；
357.第1内部元件；
358.第2内部元件；
359.布线基板；
360.基板；
361.焊盘；
362.再布线层；
363.导电层；
364.绝缘层；
365.导电体；
366.导电体。

技术特征：
1.一种半导体封装件，其中，所述半导体封装件具备：第1中介层，其包含第1面和位于所述第1面的相反侧的第2面；第2中介层，其包含第3面和位于所述第3面的相反侧的第4面，且在第1方向上与所述第1中介层并排；第3中介层，其包含第5面和位于所述第5面的相反侧的第6面，且在所述第1方向上位于所述第1中介层与所述第2中介层之间；第1半导体元件，其在俯视时与所述第1面和所述第5面重叠；以及第2半导体元件，其在俯视时与所述第3面和所述第5面重叠，所述第3中介层包含将所述第1半导体元件与所述第2半导体元件电连接的布线。2.根据权利要求1所述的半导体封装件，其中，所述第1中介层包含第1空腔，所述半导体封装件包含位于所述第1空腔中的第1内部半导体元件。3.根据权利要求2所述的半导体封装件，其中，所述第1空腔形成于所述第1面，所述第1内部半导体元件与所述第1半导体元件电连接。4.根据权利要求2或3所述的半导体封装件，其中，所述第2中介层包含第2空腔，所述半导体封装件包含位于所述第2空腔中的第2内部半导体元件。5.根据权利要求4所述的半导体封装件，其中，所述第2空腔形成于所述第3面，所述第2内部半导体元件与所述第2半导体元件电连接。6.根据权利要求1至5中的任意一项所述的半导体封装件，其中，所述半导体封装件具备在俯视时与所述第2面、所述第4面以及所述第6面重叠的第3半导体元件。7.根据权利要求6所述的半导体封装件，其中，所述半导体封装件具备布线基板，所述布线基板包含基板和与所述第3半导体元件电连接的焊盘。8.根据权利要求7所述的半导体封装件，其中，所述基板含有有机材料。9.根据权利要求6至8中的任意一项所述的半导体封装件，其中，所述第1中介层包含形成于所述第2面的空腔，所述半导体封装件具备第1内部元件，所述第1内部元件位于形成于所述第2面的所述空腔中，与所述第3半导体元件电连接。10.根据权利要求9所述的半导体封装件，其中，所述第2中介层包含形成于所述第4面的空腔，所述半导体封装件具有第2内部元件，所述第2内部元件位于形成于所述第4面的所述空腔中，与所述第3半导体元件电连接。11.根据权利要求1至10中的任意一项所述的半导体封装件，其中，
所述第1中介层包含第1贯通电极。12.根据权利要求11所述的半导体封装件，其中，所述第2中介层包含第2贯通电极。13.根据权利要求1至12中的任意一项所述的半导体封装件，其中，所述第3中介层包含第3贯通电极。14.根据权利要求1至13中的任意一项所述的半导体封装件，其中，所述第3中介层包含位于所述第5面上的再布线层，所述再布线层包含绝缘层和布线，所述绝缘层含有有机绝缘材料。15.根据权利要求14所述的半导体封装件，其中，所述有机绝缘材料包含聚酰亚胺、环氧系树脂或丙烯酸系树脂。16.根据权利要求14或15所述的半导体封装件，其中，所述绝缘层包含由无机材料构成的填料。17.根据权利要求1至16中的任意一项所述的半导体封装件，其中，所述第1中介层包含由无机材料构成的第1基板，在所述第1中介层的所述第1基板的表面未设置含有有机绝缘材料的绝缘层，所述第2中介层包含由无机材料构成的第2基板，在所述第2中介层的所述第2基板的表面未设置含有有机绝缘材料的绝缘层。18.根据权利要求1至16中的任意一项所述的半导体封装件，其中，所述第1中介层具备：第1基板，其由无机材料构成；和位于所述第1基板的表面的再布线层，其包含绝缘层和布线，所述第2中介层具备：第2基板，其由无机材料构成；和位于所述第2基板的表面的再布线层，其包含绝缘层和布线。19.一种半导体封装件的制造方法，其中，所述半导体封装件的制造方法具备：配置工序，配置第1中介层、第2中介层以及第3中介层，其中，所述第1中介层包含第1面和位于所述第1面的相反侧的第2面，所述第2中介层包含第3面和位于所述第3面的相反侧的第4面，所述第3中介层包含第5面和位于所述第5面的相反侧的第6面；第1搭载工序，以在俯视时与所述第1面和所述第5面重叠的方式搭载第1半导体元件；以及第2搭载工序，以在俯视时与所述第3面和所述第5面重叠的方式搭载第2半导体元件，所述第2中介层在第1方向上与所述第1中介层并排，所述第3中介层在所述第1方向上位于所述第1中介层与所述第2中介层之间，所述第3中介层包含将所述第1半导体元件与所述第2半导体元件电连接的布线。20.根据权利要求19所述的半导体封装件的制造方法，其中，所述第1中介层包含第1空腔，所述第1搭载工序包含将与所述第1半导体元件连接的第1内部半导体元件配置于所述第1空腔的工序。21.根据权利要求20所述的半导体封装件的制造方法，其中，所述第2中介层包含第2空腔，
所述第2搭载工序包含将与所述第2半导体元件连接的第2内部半导体元件配置于所述第2空腔的工序。22.根据权利要求19至21中的任意一项所述的半导体封装件的制造方法，其中，所述半导体封装件的制造方法具备准备第3半导体元件的准备工序，在所述配置工序中，以在俯视时所述第2面、所述第4面以及所述第6面与所述第3半导体元件重叠的方式配置所述第1中介层、所述第2中介层以及所述第3中介层。23.根据权利要求22所述的半导体封装件的制造方法，其中，所述半导体封装件的制造方法具备如下工序：以包含基板和焊盘的布线基板的所述焊盘与所述第3半导体元件电连接的方式配置所述布线基板。24.根据权利要求22或23所述的半导体封装件的制造方法，其中，所述半导体封装件的制造方法具备将第1内部元件搭载于所述第3半导体元件的工序，所述配置工序包含如下工序：以所述第1内部元件位于在所述第2面上形成的空腔中的方式配置所述第1中介层。25.根据权利要求19至24中的任意一项所述的半导体封装件的制造方法，其中，所述第1中介层包含第1贯通电极。26.一种中介层组，其搭载有第1半导体元件和第2半导体元件，其中，所述中介层组具备：第1中介层，其包含第1面和位于所述第1面的相反侧的第2面；第2中介层，其包含第3面和位于所述第3面的相反侧的第4面，且在第1方向上与所述第1中介层并排；以及第3中介层，其包含第5面和位于所述第5面的相反侧的第6面，且在所述第1方向上位于所述第1中介层与所述第2中介层之间，所述第1半导体元件以在俯视时与所述第1面和所述第5面重叠的方式被搭载，所述第2半导体元件以在俯视时与所述第3面和所述第5面重叠的方式被搭载，所述第3中介层包含将所述第1半导体元件与所述第2半导体元件电连接的布线。

技术总结
半导体封装件包含：第1中介层，其包含第1面和第2面；第2中介层，其包含第3面和第4面，在第1方向上与所述第1中介层并排；第3中介层，其包含第5面和第6面，在第1方向上位于第1中介层与第2中介层之间；第1半导体元件，其在俯视时与第1面和第5面重叠；以及第2半导体元件，其在俯视时与第3面和第5面重叠。第3中介层包含将第1半导体元件和第2半导体元件电连接的布线。第1半导体元件和第2半导体元件电连接的布线。第1半导体元件和第2半导体元件电连接的布线。


技术研发人员：工藤宽 高野贵正
受保护的技术使用者：大日本印刷株式会社
技术研发日：2022.01.31
技术公布日：2023/10/15