用于三维存储器设备的双重牺牲材料替换工艺和由其形成的结构的制作方法

用于三维存储器设备的双重牺牲材料替换工艺和由其形成的结构
1.相关申请
2.本技术要求2021年4月19日提交的美国非临时申请17/233,799号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
3.本公开大体上涉及半导体器件领域，具体地，涉及一种用于形成三维存储器设备的字线的双重牺牲材料替换工艺和由其形成的结构。


背景技术：

4.每个单元具有一个位的三维竖直nand串在t.endoh等人的标题为“novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell”，iedm proc.(2001)33-36的文章中公开。


技术实现要素：

5.根据本公开的一个方面，提供了一种存储器设备，该存储器设备包括：绝缘层和导电层的交替堆叠；竖直延伸穿过该交替堆叠的存储器开口；存储器开口填充结构，该存储器开口填充结构位于存储器开口中，并且包括竖直半导体沟道和位于导电层的层级处的存储器元件的竖直堆叠。背侧沟槽，该背侧沟槽竖直地延伸穿过交替堆叠；和背侧沟槽填充结构，该背侧沟槽填充结构包括背侧绝缘材料部分，其中：导电层包括沿竖直方向交错的第一导电层和第二导电层的竖直交替序列；第一导电层中的每个第一导电层通过相应介电间隔板与背侧绝缘材料部分横向间隔开；并且第二导电层中的每个第二导电层与背侧绝缘材料部分直接接触。
6.根据本公开的另一方面，提供了一种形成存储器设备的方法，该方法包括：在衬底上方形成单元层堆叠的竖直重复体，其中，该单元层堆叠从下到上或从上到下包括绝缘层、包含第一牺牲材料的第一牺牲材料层、另一绝缘层以及包含不同于该第一牺牲材料的第二牺牲材料的第二牺牲材料层；穿过竖直重复体形成存储器开口；在存储器开口中形成存储器开口填充结构，其中，该存储器开口填充结构包括形成在牺牲材料层的层级处的存储器元件的竖直堆叠以及竖直半导体沟道；穿过竖直重复体形成背侧沟槽；用第一导电层替换第一牺牲材料层；并且在形成第一导电层之后，用第二导电层替换第二牺牲材料层。
附图说明
7.图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。
8.图2是根据本公开的实施方案的在形成单元层堆叠的竖直重复体之后的示例性结构的示意性竖直剖面图。
9.图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。
10.图4a是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
11.图4b是图4a的示例性结构的自顶向下视图。竖直平面a-a'为图4a的剖面的平面。
12.图5a至图5h是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
13.图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
14.图7a是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
15.图7b是图7a的示例性结构的局部透视自顶向下视图。竖直平面a-a'是图7a的示意性竖直剖面图的平面。
16.图8是根据本公开的实施方案的在形成氧化硅板之后的示例性结构的示意性竖直剖面图。
17.图9是根据本公开的实施方案的在形成第一背侧凹陷部之后的示例性结构的示意性竖直剖面图。
18.图10a是根据本公开的实施方案的在形成管状介电间隔板和平面介电部分之后的示例性结构的示意性竖直剖面图。
19.图10b是图10a的示例性结构的区的放大视图。
20.图11a至图11e是根据本公开的实施方案的在形成第一导电层和第二背侧凹陷部期间示例性结构的区的顺序竖直剖面图。
21.图12a是根据本公开的实施方案的在形成第二导电层之后的示例性结构的示意性竖直剖面图。
22.图12b是图12a的示例性结构的局部透视自顶向下视图。竖直平面a-a'是图12a的示意性竖直剖面图的平面。
23.图12c是图12a的示例性结构的区的放大视图。
24.图13是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。
25.图14a是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。
26.图14b是图14a的示例性结构的自顶向下视图。竖直平面a-a'是图14a的示意性竖直剖面图的平面。
27.图14c是图12a的示例性结构的区的放大视图。
28.图15是图2的处理步骤处的示例性结构的另选构型的竖直剖面图。
29.图16是图14a至图14c的处理步骤处的示例性结构的另选构型的竖直剖面图。
30.图17a至图17e是根据本公开的实施方案的在形成第一导电层和第二导电层期间的示例性结构的另一另选构型的顺序竖直剖面图。
31.图18是图14a至图14c的处理步骤处的示例性结构的另一另选实施方案的竖直剖
面图。
具体实施方式
32.如上所述，本公开的实施方案涉及一种用于三维存储器设备的字线的双重牺牲材料替换工艺和由其形成的结构，下文描述其各个方面。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体设备，诸如包括多个nand存储器串的三维存储器阵列设备。
33.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
34.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
35.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
36.一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
37.参考图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直nand存储器设备的设备结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层
9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
38.如本文所用，“半导体材料”是指具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/cm至1.0
×
105s/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-6
s/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0
×
105s/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
39.外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器设备的驱动器电路，其可以包括至少一个nand设备。
40.介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
41.任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(cmp)移除沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。
42.至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
43.在一个另选实施方案中，含有用于外围电路的至少一个半导体器件700的外围器件区200可以在阵列构型下的cmos中位于存储器阵列区100下。在另一个另选的实施方案中，外围器件区200可以被定位在单独的衬底上，该单独的衬底随后粘结到存储器阵列区100。
44.参考图2，在衬底(9,10)的顶表面上方形成单元层堆叠(32,421,32,422)的竖直重复体。单元层堆叠(32,421,32,422)从下到上或从上到下可以包括绝缘层32、包含第一牺牲材料的第一牺牲材料层421、另一绝缘层32以及包含第二牺牲材料的第二牺牲材料层422。第一牺牲材料层421和第二牺牲材料层422统称为牺牲材料层42。
45.最底部绝缘层32可以在形成单元层堆叠(32,421,32,422)的第一实例之前直接形成在半导体材料层10的顶表面上。单元层堆叠(32,421,32,422)的实例的重复次数可在2至1024的范围内，例如，8次至256次，但也可采用更少或更多的重复次数。
46.任选地，包括单元层堆叠(32,421,32,422)内的层的子集的部分层集合可以形成在单元层堆叠(32,421,32,422)的竖直重复体之上。例如，部分层集合可以包括绝缘层32和第一牺牲材料层421，或者部分层集合可以包括第二牺牲材料层422，或者部分层集合可以包括层堆叠，该层堆叠从下到上包括第二牺牲材料层422、绝缘层32和第一牺牲材料层421。绝缘帽盖层70可以形成在牺牲材料层42中的最顶部牺牲材料层上方以及最顶部牺牲材料层上。绝缘帽盖层70可具有与绝缘层32相同的材料组成。
47.形成在半导体材料层10上方的层堆叠包括单元层堆叠(32,421,32,422)的竖直重复体、任选的部分层集合和绝缘帽盖层70。绝缘帽盖层70可形成为层堆叠内的最顶层。两个绝缘层32的每个竖直相邻对通过牺牲材料层42中的相应一个牺牲材料层彼此竖直间隔开。最顶部绝缘层32通过最顶部牺牲材料层42与绝缘帽盖层70竖直间隔开。
48.在一个实施方案中，在以从1开始的正整数从下到上对牺牲材料层42依次编号后，每个奇数编号的牺牲材料层42可为第一牺牲材料层421，每个偶数编号的牺牲材料层42可为第二牺牲材料层422。另选地，在以从1开始的正整数从下到上对牺牲材料层42依次编号后，每个偶数编号的牺牲材料层42可为第一牺牲材料层421，每个奇数编号的牺牲材料层42可为第二牺牲材料层422。
49.在一个实施方案中，绝缘层32可包括氧化硅材料，例如，未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。可采用等离子体增强化学气相沉积(pecvd)工艺来沉积绝缘层32。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(teos)作为pecvd过程的前体材料。每个绝
缘层32的厚度可以在20nm至50nm的范围内，但是也可以采用更小和更大的厚度。在一个实施方案中，绝缘层32可以具有相同厚度。绝缘帽盖层70包括与绝缘层32相同的材料，并且可具有在20nm至80nm的范围内的厚度，但是也可使用更小和更大的厚度。
50.根据本公开的一个方面，第一牺牲材料层421包括在氧化工艺(例如，热氧化工艺或等离子体氧化工艺)下具有第一氧化速率的第一非氧化物牺牲材料，第二非氧化物牺牲材料层422包括在氧化工艺下具有比第一氧化速率高的第二氧化速率的第二牺牲材料。第二氧化速率与第一氧化速率的比率可在从1.5至10的范围内，例如，从2至5。
51.在第一非限制性例示性示例中，第一牺牲材料层421包括具有第一折射率的第一氮化硅材料，第二牺牲材料层422包括具有不同于第一折射率的第二折射率的第二氮化硅材料。第一折射率可以比第二折射率低至少5％，例如，5％至15％，例如，7％至10％。例如，第一折射率可以是1.75至1.82，例如，1.8至1.82，而第二折射率可以是1.85至1.97，例如，1.94至1.96。在一个实施方案中，第一氮化硅材料可具有第一密度，且第二氮化硅材料可具有高于第一密度的第二密度。第二密度可以比第一密度低至少5％，例如，5％至15％，例如，7％至10％。较低密度、较低折射率的氮化硅材料可通过具有较高等离子体功率的等离子体增强化学气相沉积(pecvd)来沉积，而较高密度、较高折射率的氮化硅材料可通过具有较低等离子体功率的pecvd来沉积。
52.在第二非限制性例示性示例中，第一牺牲材料层421包括氮化硅材料，第二牺牲材料层422包括半导体材料，例如，非晶硅或硅锗。
53.第一牺牲材料层421和第二牺牲材料层422中的每一者的厚度可在20nm至50nm的范围内，但是还可以使用更小和更大的厚度。在一个实施方案中，牺牲材料层42可以具有相同厚度。
54.参考图3，在竖直重复体(32,42)的端部处的接触区300形成阶梯式表面，该接触区在本文称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在通过形成阶梯式表面从中移除竖直重复体(32,42)的部分的体积内形成阶梯式腔体。“阶梯式腔体”是指具有阶梯式表面的腔体。
55.平台区在位于存储器阵列区100和外围器件区200之间的接触区300中形成，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
56.竖直重复体(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42在平台区中比竖直重复体(32,42)内的任何覆盖牺牲材料层42横向延伸远。平台区包括竖直重复体(32,42)的阶梯式表面，该阶梯式表面从竖直重复体(32,42)内的最底层持续延伸到竖直重复体(32,42)内的最顶层。
57.阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。
58.通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(cmp)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如b、p和/或f。
59.任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。
60.参考图4a和图4b，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过竖直重复体(32,42)进行转移。图案化的光刻材料堆叠中开口下方的竖直重复体(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的竖直重复体(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及竖直重复体(32,42)的位于接触区300中阶梯式表面下方的部分来形成。优选地，竖直重复体层(32,42)具有相同或相似的各向异性蚀刻速率。
61.存储器开口49延伸穿过竖直重复体(32,42)的整体。支撑开口19延伸穿过竖直重
复体(32,42)内的层的子集。用于蚀刻穿过竖直重复体(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化竖直重复体(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
62.存储器开口49和支撑开口19可以从竖直重复体(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的凹陷深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
63.存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9,10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
64.图5a至图5h示出了存储器开口49中的结构变化，该存储器开口是图4a和图4b的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
65.参考图5a，示出了图4a和图4b的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、竖直重复体(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、竖直重复体(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
66.参考图5b，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接
形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
67.参考图5c，包括任选的阻挡介电层52、存储器材料层54、介电材料衬垫56和任选的牺牲覆盖材料层601的层堆叠可以通过相应的保形沉积工艺依次沉积在存储器开口49中。
68.任选的阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。可以采用保形沉积工艺形成阻挡介电层52。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
69.介电金属氧化物的非限制性示例包括氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(lao2)、氧化钇(y2o3)、氧化钽(ta2o5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、脉冲激光沉积(pld)、液态源雾化化学沉积或它们的组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
70.另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
71.随后，可以通过诸如化学气相沉积工艺或原子层沉积工艺的保形沉积工艺来沉积存储器材料层54，作为连续材料层。存储器材料层54包括存储器材料，即，可以通过选择材料的状态来存储数据的材料。例如，存储器材料层54可以包括电荷存储材料，例如，氮化硅、多晶硅或金属材料、可以通过极化方向的形式存储信息的铁电材料、或可通过改变电阻率性质来存储数据的任何其它存储器材料。
72.存储器材料层54可以形成为均匀组成的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。在一个实施方案中，存储器材料层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。存储器材料层54可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)或用于在其中存储电荷的任何合适沉积技术形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
73.介电材料衬垫56包括介电材料。可采用保形沉积工艺在存储器材料层54上形成介电材料衬垫56。在一个实施方案中，介电材料衬垫56包括隧穿介电层，电荷隧穿可以在适当的电偏置条件下通过该隧穿介电层执行。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的三维nand串存储器设备的操作模式。介电材料衬垫56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化
铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，介电材料衬垫56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，介电材料衬垫56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。介电材料衬垫56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
74.任选的牺牲覆盖材料层601包括可随后对于介电材料衬垫56的材料选择性地被移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可以包括半导体材料诸如非晶硅，或者可以包括碳基材料诸如无定形碳或类金刚石碳(dlc)。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成。牺牲覆盖材料层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
75.参考图5d，采用至少一种各向异性蚀刻工艺依次各向异性蚀刻任选的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54、以及覆盖绝缘帽盖层70的阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶表面上方的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
76.牺牲覆盖材料层601的每个剩余部分可以具有管状构型。存储器材料层54可以包括电荷俘获材料、浮动栅极材料、铁电材料、可提供至少两个不同等级的电阻率的电阻性存储器材料(例如，相变材料或金属氧化物材料)、或可通过状态改变来存储信息的任何其它存储器材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。
77.基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。介电材料衬垫56位于存储器材料层54上方。存储器开口49中的一组阻挡介电层52、存储器材料层54和介电材料衬垫56构成存储器膜50，该存储器膜包括多个电荷存储区(包括存储器材料层54的部分)，多个电荷存储区通过阻挡介电层52和介电材料衬垫56与围绕材料绝缘。在一个实施方案中，牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52可以具有竖直重合的侧壁。可随后对于介电材料衬垫56的材料选择性地移除牺牲覆盖材料层601。在牺牲覆盖材料层601包括半导体材料的情况下，其可保留在设备中或使用采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿法蚀刻工艺来移除。
78.参考图5e，半导体沟道层60c可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在介电材料衬垫56
上。半导体沟道层60c包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60c包括非晶硅或多晶硅。半导体沟道层60c可以是固有的或者具有第一导电类型的掺杂，该第一导电类型与半导体材料层10和基座沟道部分11的导电类型相同。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道层60c。半导体沟道层60c的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大的厚度。半导体沟道层60c可以部分地填充每个存储器开口中的存储器腔体49'，或者可以完全地填充每个存储器开口中的腔体。
79.参考图5f，在每个存储器开口中的存储器腔体49'未被半导体沟道层60c完全地填充的情况下，可以将介电芯层62c沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电芯层62c包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(lpcvd)或者通过自平面化沉积工艺诸如旋涂来沉积介电芯层62c。
80.参考图5g，可以例如通过凹陷蚀刻工艺来移除介电芯层62c的水平部分，使得介电芯层62c的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶表面的水平平面下方的相应顶表面。介电芯层62c的每个剩余部分构成介电芯62。
81.参考图5h，可在介电芯62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料中的掺杂剂浓度可以在5.0
×
10
18
/cm3至2.0
×
10
21
/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
82.可以从包括绝缘帽盖层70的顶表面的水平平面上方移除(例如，通过化学机械平面化(cmp)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60c的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。具有第一导电类型的掺杂的半导体沟道层60c的每个剩余部分构成竖直半导体沟道60。竖直半导体沟道60直接形成在介电材料衬垫56上。
83.介电材料衬垫56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和介电材料衬垫56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷或铁电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且随后可在形成背侧凹陷部之后形成背侧阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器设备的存储器设备的操作的保留时间，诸如超过24小时的保留时间。
84.存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、介电材料衬垫、包括存储器材料层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。填充存储器开口49的整组材料部分在本文中被称为存储器开口填充结构58。填充支撑开口19的整组材料部分构成支撑柱结构。
85.通常，存储器开口填充结构58可形成在每个存储器开口49内。存储器开口填充结构58包括任选的阻挡介电层52、存储器材料层54、任选的介电材料衬垫56以及竖直半导体沟道60。介电材料衬垫56可以横向围绕竖直半导体沟道60。存储器材料层54可以横向围绕
介电材料衬垫56。
86.参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4a和图4b的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4a和图4b的结构的每个支撑开口19内形成支撑柱结构20的实例。
87.每个存储器堆叠结构55包括竖直半导体沟道60和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的介电材料衬垫56和横向围绕介电材料衬垫56的电荷存储区或铁电区(例如，包括存储器材料层54的部分)的竖直堆叠以及任选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
88.参考图7a和图7b，接触级介电层73可以形成在包括竖直重复体(32,421,32,422)、任选的部分层集合和绝缘帽盖层70的层堆叠(32,42,70)上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
89.光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触层级介电层73、层堆叠(32,42,70)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。
90.在一个实施方案中，背侧沟槽79可沿着第一水平方向(例如，字线方向)hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2彼此横向间隔开。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72都可以具有沿垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻的一对背侧沟槽79和漏极选择层级隔离结构72之间，或者位于相邻的一对漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。通常，可以穿过接触层级介电层73和层堆叠(32,42,70)形成沿第一水平方向hd1横向延伸的背侧沟槽79。包括竖直重复体(32,421,32,422)、任选的部分层集合、绝缘帽盖层70和接触级介电层73的层堆叠(32,42,70,73)被分成多个层堆叠(32,42,70,73)，多个层堆叠通过背侧沟槽79沿着第二水平方向hd2横向间隔开。
91.第二导电类型的掺杂剂可以通过离子注入工艺被注入位于背侧沟槽的底部处的衬底(9,10)的物理暴露表面部分中(其可以是半导体材料层10的表面部分)。源极区61可以在每个背侧沟槽79下方的半导体材料层10的表面部分处形成。每个源极区61形成于衬底(9,10)的表面部分中，该表面部分位于相应背侧沟槽79下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。
92.半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个竖直nand串的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。每个水平半导体沟道59接触源极区61和多个基座沟道部分11。另选地，水平半导体源极带(例如，直接带接触)可以被形成为与竖直半导体沟道60的侧壁接触，而不是与源极区61和水平半导体沟道59的侧壁接触。
93.参考图8，可执行氧化工艺，以将第一牺牲材料层421、第二牺牲材料层422以及(任选地)源极区61的表面部分转换成氧化物材料。物理地暴露于背侧沟槽79的第一牺牲材料层421的表面部分被转换成第一氧化硅板75a，第一氧化硅板包括通过氧化工艺从第一牺牲材料层421的材料转换的第一氧化硅材料。物理地暴露于背侧沟槽79的第二牺牲材料层422的表面部分被转换成第二氧化硅板75b，第二氧化硅板包括通过氧化工艺从第二牺牲材料层422的材料转换的第二氧化硅材料。源极区61的表面部分被转换成平面介电部分616，平面介电部分包括氧化硅材料，该氧化硅材料包括第二导电类型的掺杂剂。第一氧化硅板75a和第二氧化硅板75b中的每一者可以沿着第一水平方向hd1横向延伸，其中，相应的一对笔直的纵向侧壁具有相应的均匀横向分离距离，该横向分离距离是相应的氧化硅板(75a,75b)的横向厚度。
94.如上所述，选择第一牺牲材料和第二牺牲材料，使得第二牺牲材料具有比第一牺牲材料高的氧化速率。例如，第二氧化速率与第一氧化速率的比率可在从1.5至10的范围内，例如，从2至5。因此，第二氧化硅板75b具有比第一氧化硅板75a大的横向厚度。在例示性示例中，第二氧化硅板75b可具有在5nm至100nm，诸如10nm至40nm范围内的厚度，但是也可以采用更小和更大的厚度。第一氧化硅板75a可具有在2.5nm至50nm，诸如5nm至20nm范围内的厚度，但是也可以采用更小和更大的厚度。平面介电部分616的厚度可以在5nm至100nm，诸如10nm至40nm的范围内，但是也可以采用更小和更大的厚度。
95.参考图9，可执行第一氧化硅凹陷部蚀刻工艺，以使第一氧化硅板和第二氧化硅板(75a,75b)凹陷。蚀刻工艺可以是各向异性或各向同性蚀刻工艺。平面介电部分616可通过第一氧化硅各向同性凹陷部蚀刻工艺来共同部分地蚀刻。例如，第一氧化硅凹陷部蚀刻工艺可包括使用了稀释氢氟酸的第一湿法蚀刻工艺。可以选择蚀刻剂的稀释和第一氧化硅凹陷部蚀刻工艺的持续时间，使得移除整个第一氧化硅板75a，而仅部分移除第二氧化硅板75b中的每个第二氧化硅板。因此，第一牺牲材料层421的侧壁可物理地暴露于背侧沟槽79，而第二牺牲材料层422中的每个第二牺牲材料层由第二氧化硅板75b的剩余部分覆盖，剩余部分的横向厚度小于在图8的处理步骤中形成的原始横向厚度。
96.可执行第一各向同性蚀刻工艺，其中，将相对于绝缘层32和第二氧化硅板75b的材料选择性蚀刻第一牺牲材料层421的材料的蚀刻剂引入背侧腔79'中。第一背侧凹陷部431(该第一背侧凹陷部是在本公开的实施方案的制造序列期间形成的背侧凹陷部43的子集)形成在从其移除第一牺牲材料层421的体积中。第一牺牲材料层421的第一牺牲材料可以相对于绝缘层32的材料、第二氧化硅板75b的材料、后向阶梯式介电材料部分65的材料、平面介电部分616的材料和存储器膜50的最外层(例如，阻挡介电层52)的材料选择性地移除。在一个实施方案中，第一牺牲材料层421可包括第一氮化硅材料或半导体材料，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
97.对于第一材料和存储器膜50的最外层选择性地移除第二材料的第一各向同性蚀
刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果第一牺牲材料层421包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，磷酸以对氧化硅、硅和本领域中采用的各种其他材料具有选择性的方式蚀刻氮化硅。如果第一牺牲材料层421包括硅锗，则蚀刻工艺可为湿法蚀刻工艺，其中，将示例性结构浸入包括稀氢氟酸与过氧化氢的混合物的湿法蚀刻槽中，湿法蚀刻槽相对于氧化硅选择性地蚀刻硅锗合金。如果第一牺牲材料层421包括硅(例如，非晶硅或多晶硅)，则可使用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)蚀刻。
98.当第一背侧凹陷部431存在于先前由第一牺牲材料层421占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。由于第二牺牲材料层422受到板75b的保护，因此第二牺牲材料层422未被蚀刻并保留在交替堆叠中。因此，第二牺牲材料层422向交替堆叠提供额外支撑，防止或减少绝缘层32屈曲和图案塌陷到第一背侧凹陷部431中。此外，如果两个牺牲材料层(421,422)均包括氮化硅，则仅移除氮化硅牺牲材料层42的一部分。这减少了沉淀在背侧凹陷部79中的二氧化硅的量。二氧化硅沉淀减少，就降低了第一背侧凹陷部431将被二氧化硅沉淀阻挡的可能性，因此降低了形成于背侧凹陷部431中的字线中的空隙的可能性。
99.每个第一背侧凹陷部431可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个第一背侧凹陷部431的横向尺寸可大于背侧凹陷部43的高度。多个第一背侧凹陷部431可在从其中移除第一牺牲材料层421的第一牺牲材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与第一背侧凹陷部431形成对比。在一个实施方案中，存储器阵列区100包括三维nand串阵列，该三维nand串阵列具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个第一背侧凹陷部431可限定用于接收三维nand串阵列的相应字线的空间。
100.多个第一背侧凹陷部431中的每个第一背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。第一背侧凹陷部431可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面竖直地界定。在一个实施方案中，每个第一背侧凹陷部431可以始终具有均一高度。
101.参考图10a和图10b，可通过将基座沟道部分11的半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11的物理地暴露的表面部分转换成介电材料部分。例如，热转换和/或等离子体转换可用于将每个基座沟道部分11的表面部分转换成管状介电间隔物116。热转换和/或等离子体转换工艺可以加厚平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
102.参考图11a，可以任选地通过保形沉积过程来形成第一背侧阻挡介电层44。第一背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在第一背侧凹陷部431中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情
况下，第一背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在第一背侧阻挡介电层44。
103.第一背侧阻挡介电层44可以形成在第一背侧凹陷部431中和背侧沟槽79的侧壁上。第一背侧阻挡介电层44可以直接形成在第一背侧凹陷部431内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成第一背侧阻挡介电层44，则在形成第一背侧阻挡介电层44之前形成管状介电间隔物116是任选的。在一个实施方案中，第一背侧阻挡介电层44可以通过诸如原子层沉积(ald)的保形沉积工艺形成。第一背侧阻挡介电层44可以基本上由氧化铝组成。第一背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
104.第一背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，第一背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积第一背侧阻挡介电层44。第一背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于第一背侧凹陷部431的部分以及平面介电部分616的顶表面上。背侧腔体79'存在于每个背侧沟槽79的未填充有第一背侧阻挡介电层44的部分内。
105.至少一种第一导电材料可以沉积在第一背侧凹陷部431的剩余体积中。例如，金属阻挡层46a可以沉积在第一背侧凹陷部431中。金属阻挡层46a包括第一导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46a可以包括导电金属氮化物材料诸如tin、tan、wn或其堆叠，或者可以包括导电金属碳化物材料诸如tic、tac、wc或其堆叠。在一个实施方案中，金属阻挡层46a可以通过保形沉积工艺诸如化学气相沉积(cvd)或原子层沉积(ald)进行沉积。金属阻挡层46a的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46a可以基本上由导电金属氮化物诸如tin组成。
106.金属填充材料可以沉积在该多个背侧凹陷部43中、在该至少一个背侧沟槽79的侧壁上以及在接触层级介电层73的顶表面上方，以形成金属填充材料层46b。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46b可以基本上由至少一种元素金属构成。金属填充材料层46b的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46b可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46b可以采用含氟前体气体诸如wf6进行沉积。在一个实施方案中，金属填充材料层46b可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46b通过金属阻挡层46a与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层是阻止氟原子扩散穿过其中的金属阻挡层。
107.多个第一导电层461可形成于多个第一背侧凹陷部431中，并且连续金属材料层(该连续金属材料层是临时结构并且未示出)可形成于每个背侧沟槽79的侧壁上以及接触层级介电层73上方。第一导电层461是在本公开的制造序列期间形成的导电层46的第一子集。每个第一导电层461包括位于竖直相邻的一对绝缘材料层(例如，竖直相邻的一对绝缘
层32)之间的金属阻挡层46a的一部分和金属填充材料层46b的一部分。可以用第一导电层461替换每个第一牺牲材料层421。背侧腔体存在于未填充有连续金属材料层的每个背侧沟槽79内。
108.连续的第一导电材料层例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并从接触级介电层73之上回蚀。第一背侧凹陷部431中的沉积的金属材料的每个剩余部分构成第一导电层461。每个第一导电层461可以是导电线结构。
109.每个第一导电层461可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个第一导电层461内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器设备的控制栅极电极。换句话讲，每个第一导电层461可以是用作用于多个竖直存储器设备的公共控制栅极电极的字线。可以在移除连续的第一导电材料层期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。
110.参考图11b并且根据本公开的一个方面，第一导电层461的物理暴露的侧壁可以通过执行第一各向同性金属蚀刻工艺来横向凹陷，该第一各向同性金属蚀刻工艺相对于绝缘层32和绝缘帽盖层70的材料选择性地蚀刻第一导电层46的材料。例如，可以执行相对于氧化硅选择性地蚀刻第一导电层461的金属材料的湿法蚀刻工艺。可选择第一各向同性金属蚀刻工艺的持续时间，使得第一导电层461的侧壁的横向凹陷距离大于第二氧化硅板75b的横向厚度。例如，在该处理步骤处的第二氧化硅板75b的横向厚度可在2.5nm至50nm的范围内，诸如5nm至20nm，尽管也可采用更小和更大的厚度。第一导电层461的横向凹陷距离可在5nm至200nm的范围内，诸如10nm至100nm和/或20nm至50nm，尽管也可采用更小和更大的厚度。通常，第一导电层461相对于包括围绕每个背侧沟槽79的绝缘层32的侧壁的竖直平面横向凹陷一横向凹陷距离，该横向凹陷距离大于第二氧化硅板75b的剩余部分中的每个剩余部分的横向厚度。任选地，可以与第一导电层461的横向凹陷同时并行地移除第一背侧阻挡介电层44的部分。背侧横向凹陷部形成于背侧沟槽周围的第一导电层461的层级处。背侧横向凹陷部包括从其移除第一导电层461和第一背侧阻挡介电层44的材料的体积。
111.参考图11c，可通过保形沉积工艺将介电间隔物材料沉积于背侧横向凹陷部中以及背侧沟槽79的外围区处。介电间隔物材料包括与第二牺牲材料层422的材料不同的介电材料。在一个实施方案中，介电间隔物材料可以包括氧化硅材料(例如，未经掺杂的硅酸盐玻璃材料或经掺杂的硅酸盐玻璃材料)或介电金属氧化物材料(例如，氧化铝、氧化铪、氧化镧、氧化钛等)。
112.可以执行各向异性蚀刻工艺，以移除介电间隔物材料的水平部分。通过各向异性蚀刻工艺，介电间隔物材料的部分位于背侧横向凹陷部的体积外部。填充背侧横向凹陷部的介电间隔物材料的剩余部分构成介电间隔板75c。介电间隔板75c可以具有比第二氧化硅板75b更大的横向厚度。介电间隔板75c可以包括与第二氧化硅板75b的材料相同的材料，或者可以包括与第二氧化硅板的材料不同的材料。在一个实施方案中，介电间隔板75c中的每个介电间隔板可以沿着第一水平方向hd1以相应均匀的横向厚度笔直地横向延伸。
113.参考图11d，可执行第二氧化硅凹陷部蚀刻工艺，以移除第二氧化硅板75b。第二氧化硅凹陷部蚀刻工艺可以是各向同性的或各向异性的。介电间隔板75c和绝缘层32可通过
第二氧化硅各向同性凹陷部蚀刻工艺来共同部分地蚀刻。例如，第二氧化硅凹陷部蚀刻工艺可包括使用了稀释氢氟酸的第二湿法蚀刻工艺。可以选择蚀刻剂的稀释和第二氧化硅凹陷部蚀刻工艺的持续时间，使得移除整个第二氧化硅板75b，同时至少一部分介电间隔板75c保留在第一导电层461的每个层级处。因此，第二牺牲材料层422的侧壁可物理地暴露于背侧沟槽79，同时第一导电层461中的每个第一导电层覆盖有相应介电间隔板75c。可在第二氧化硅各向同性凹陷部蚀刻工艺期间共同移除平面介电部分616。
114.参考图11e，可执行第二各向同性蚀刻工艺，其中，将相对于绝缘层32和介电间隔板75c的材料选择性蚀刻第二牺牲材料层422的材料的蚀刻剂引入背侧腔79'中。第二背侧凹陷部432(该第二背侧凹陷部是在本公开的制造序列期间形成的背侧凹陷部43的子集)形成在从其移除第二牺牲材料层422的体积中。第二牺牲材料层422的第二牺牲材料可以相对于绝缘层32的材料、介电间隔板75c的材料、后向阶梯式介电材料部分65的材料、源极区61的材料和存储器膜50的最外层(例如，阻挡介电层52)的材料选择性地移除。
115.第二各向同性蚀刻工艺可以是采用了湿法蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果第二牺牲材料层422包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。例如，如果第二牺牲材料层422包括硅锗，则蚀刻工艺可为湿法蚀刻工艺，其中，将示例性结构浸入包括稀氢氟酸与过氧化氢的混合物的湿法蚀刻槽中，湿法蚀刻槽相对于氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻硅锗。如果第二牺牲材料层422包括硅(例如，非晶硅或多晶硅)，则可使用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)蚀刻。
116.当第二背侧凹陷部432存在于先前由第二牺牲材料层422占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。由于第一导电层461受到板75c的保护，因此层461未被蚀刻并保留在交替堆叠中。因此，这些层向交替堆叠提供额外支撑，且防止或减少绝缘层32屈曲和图案塌陷到第二背侧凹陷部432中。
117.每个第二背侧凹陷部432可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个第二背侧凹陷部432的横向尺寸可大于背侧凹陷部43的高度。多个第二背侧凹陷部432可在从其中移除第二层牺牲材料层422的第二牺牲材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与第二背侧凹陷部432形成对比。在一个实施方案中，存储器阵列区100包括三维nand串阵列，该三维nand串阵列具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个第二背侧凹陷部432可限定用于接收三维nand串阵列的相应字线的空间。
118.多个第二背侧凹陷部432中的每个第二背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。第二背侧凹陷部432可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面竖直地界定。在一个实施方案中，每个第二背侧凹陷部432可以始终具有均一高度。
119.参考图12a至图12c，可以任选地通过保形沉积过程来形成第二背侧阻挡介电层44。第二背侧阻挡介电层44可以包括与第一背侧阻挡介电层44相同的材料，并且可以具有与第一背侧阻挡介电层相同的厚度，并且可以通过相同的沉积工艺形成。
120.至少一种第二导电材料可以沉积在第二背侧凹陷部432的剩余体积中。例如，可以
通过与图11a和图11b的处理步骤中相同的方式沉积金属阻挡层46a和金属填充材料层46b。
121.可通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合来回蚀形成于背侧沟槽79中和接触级介电层73上方的连续的第二导电材料层。第二背侧凹陷部432中的沉积的金属材料的每个剩余部分构成第二导电层462。每个第二导电层462可以是导电线结构。
122.每个第二导电层462可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个第二导电层462内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器设备的控制栅极电极。换句话讲，每个第二导电层462可以是用作用于多个竖直存储器设备的公共控制栅极电极的字线。背侧腔体79'存在于每个背侧沟槽79内。第二导电层462中的每个第二导电层可具有物理上暴露于相应背侧沟槽79并且与物理上暴露于相应背侧沟槽79的绝缘层32的侧壁竖直重合的侧壁。导电层46包括沿竖直方向交错的第一导电层461和第二导电层462的竖直交替序列。
123.参考图13，可在每个背侧沟槽79中形成背侧绝缘材料部分，例如，绝缘间隔物74。例如，可以通过保形沉积工艺将绝缘材料层形成在背侧沟槽79中和接触层级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(lpcvd)或原子层沉积(ald)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
124.执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
125.背侧接触通孔结构76可以形成在每个背侧腔体内。每个接触通孔结构76可以填充相应的腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76a和导电填充材料部分76b。导电衬垫76a可包括导电金属衬垫，诸如tin、tan、wn、tic、tac、wc、其合金或其堆叠。导电衬垫76a的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76b可以包括金属或金属合金。例如，导电填充材料部分76b可以包括w、cu、al、co、ru、ni、其合金或其堆叠。
126.可以将覆盖交替堆叠(32,46)的接触层级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(cmp)工艺，则接触层级介电层73可以用作cmp停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。填充背侧沟槽79的该组材料部分构成背侧沟槽填充结构(74,76)，该背侧沟槽填充结构至少包括背侧绝缘材料部分(例如，绝缘间隔物74)并且任选地包括背侧接触通孔结构76。
127.通常，每个背侧绝缘材料部分(例如，绝缘间隔物74)包括至少从绝缘层32和导电层46的交替堆叠中的最顶层竖直延伸到衬底(9,10,61)的顶表面(例如，源极区61的表面)的侧壁。第二导电层462中的每个第二导电层可与背侧绝缘材料部分(例如，绝缘间隔物74)的侧壁中的一个侧壁直接接触。
128.背侧绝缘材料部分(例如，绝缘间隔物74)的每个侧壁可具有笔直的竖直横截面轮
廓。在此情况下，背侧绝缘材料部分(例如，绝缘间隔物74)的侧壁可不具有任何横向阶梯。在一个实施方案中，背侧绝缘材料部分的侧壁具有从背侧绝缘材料部分的最顶表面延伸到背侧绝缘材料部分的最底表面的相应笔直的竖直横截面轮廓。在一个实施方案中，背侧绝缘材料部分的侧壁包括一对纵向侧壁，这对纵向侧壁在水平剖面图中沿着第一水平方向hd1笔直地横向延伸。
129.在一个实施方案中，背侧沟槽填充结构(74,76)包括背侧接触通孔结构76，该背侧接触通孔结构被背侧绝缘材料部分(例如，绝缘间隔物74)横向围绕，竖直延伸穿过交替堆叠(32,46)内的每一层，并且与衬底(9,10,61)的一部分的顶表面(例如，源极区61的顶表面)接触。
130.在一个实施方案中，衬底(9,10,61)包括具有第一导电类型的掺杂的半导体材料层10；并且衬底(9,10,61)与背侧接触通孔结构76接触的部分包括具有与第一导电类型相反的第二导电类型的掺杂的半导体材料，例如，源极区61。
131.另选地，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积并且可以基本上由至少一种介电材料组成。在该另选实施方案中，可以省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带接触)可以接触半导体沟道60的下部部分的一侧。
132.在一个实施方案中，背侧阻挡介电层44可位于绝缘层32中的绝缘层32和导电层46中的导电层46的每个竖直相邻对之间。与第一导电层461接触的背侧阻挡介电层的第一子集(即，第一背侧阻挡介电层44)可与背侧绝缘材料部分(例如，绝缘间隔物74)横向间隔开，并且与第二导电层462接触的背侧阻挡介电层44的第二子集可与背侧绝缘材料部分接触。在一个实施方案中，第一导电层461中的每个第一导电层可通过相应介电间隔板75c与背侧绝缘材料部分横向间隔开；并且第二导电层462中的每个第二导电层可与背侧绝缘材料部分直接接触。
133.参考图14a至图14c，附加接触通孔结构(88,86,8p)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8p可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
134.在一个实施方案中，在以从1开始的正整数从下到上对导电层46依次编号后，每个奇数编号的导电层可以是第一导电层461中的一个第一导电层，并且每个偶数编号的导电层可以是第二导电层462中的一个第二导电层。
135.参考图15，示出了在图2的处理步骤处的示例性结构的另选构型。通过交换第一牺牲材料层421和第二牺牲材料层422的位置，可以从图2的示例性结构得到示例性结构的另选构型。因此，在以从1开始的正整数从下到上对牺牲材料层42依次编号后，每个奇数编号的导电层可以是第二牺牲材料层422中的一个第二牺牲材料层，并且每个偶数编号的导电层可以是第一牺牲材料层421中的一个第一牺牲材料层。随后，可以执行图3至图14c的处理步骤。
136.参考图16，示出了在图14a至图14c的处理步骤处的示例性结构的另选构型。在示例性结构的另选构型中，在以从1开始的正整数从下到上对导电层46依次编号后，每个奇数
编号的导电层可以是第二导电层462中的一个第二导电层，并且每个偶数编号的导电层可以是第一导电层461中的一个第一导电层。
137.参考图17a，根据本公开的另选实施方案，示出了在图7a的处理步骤处的示例性结构的另一另选构型。在图17a的另选实施方案中，第一牺牲材料层421包括与第二牺牲材料层422不同类型的材料。例如，第一牺牲材料层或第二牺牲材料层中的一者包括氮化硅，而第一牺牲材料层或第二牺牲材料层中的另一者包括半导体材料，例如，非晶硅、多晶硅或硅锗。在该另选实施方案中，省略了氧化硅板(75a,75b,75c)。
138.参考图17b，执行图10a和图10b的步骤，以通过选择性进行各向同性蚀刻来选择性地移除第一牺牲材料层421，而不移除第二牺牲材料层422。例如，如果第一牺牲材料层421包括氮化硅并且第二牺牲材料层422包括非晶硅，则可使用热磷酸蚀刻来选择性地移除第一牺牲材料层421。热磷酸蚀刻可以切入存储器膜50中，例如，切入阻挡介电层52中，使得相应凹陷部431r在第一背侧凹陷部431的层级处形成在阻挡介电层52中。
139.参考图17c，执行图11a的工艺，以在多个相应的第一背侧凹陷部431中形成多个第一导电层461。第一导电层461和/或背侧阻挡介电层44(如果存在)延伸到存储器膜50中(例如，阻挡介电层52中)的相应凹陷部431r中。
140.参考图17d，执行图11d的工艺，以相对于第一导电层461和绝缘层32选择性地移除第二牺牲材料层422。例如，如果第二牺牲材料层422包括非晶硅，则可以使用利用tmah或tmy的湿法蚀刻来形成多个第二背侧凹陷部432。蚀刻可不在存储器膜50中(例如，在阻挡介电层52中)形成凹陷部，或可形成具有比凹陷部431r小的横向宽度的凹陷部。
141.参考图17e，执行图12a至图12c的工艺，以在多个相应第二背侧凹陷部432中形成第二导电层462。在该另选实施方案中，第一导电层461和/或背侧阻挡介电层44(如果存在)延伸到存储器膜50中(例如，阻挡介电层52中)的相应凹陷部431r中，而第二导电层462和/或背侧阻挡介电层44(如果存在)不延伸到存储器膜中的凹陷部中，或延伸到存储器膜中的凹陷部中，该凹陷部具有比第二导电层462的层级处的凹陷部431r小的横向宽度。
142.执行图13和图14a至图14b的工艺步骤，以形成图18中所示的另选实施方案结构。虽然在上述工艺中在移除半导体牺牲材料层之前移除氮化硅牺牲材料层，但应注意，另选地，可在移除氮化硅牺牲材料层之前可移除半导体牺牲材料层。
143.在该另选实施方案中，不需要氧化硅板，因为第一牺牲材料层和第二牺牲材料层(421,422)包括不同类型的材料。第二牺牲材料层422和绝缘层32不会被用于蚀刻第一牺牲材料层421的各向同性蚀刻剂显著蚀刻。同样，绝缘层32和第一导电层461不会被用于蚀刻第二牺牲材料层422的各向同性蚀刻剂显著蚀刻。存储器膜50(例如，阻挡介电层52)在第一导电层461的层级处包括横向凹陷部431r，且在第二导电层462的层级处不包括横向凹陷部或包括较小的横向凹陷部。
144.参考图1至图16，并且根据本公开的各种实施方案，提供了一种存储器设备，该存储器设备包括：绝缘层32和导电层46的交替堆叠；存储器开口49，该存储器开口竖直延伸穿过交替堆叠(32,46)；存储器开口填充结构58，该存储器开口填充结构位于存储器开口49中并且包括竖直半导体沟道60和位于导电层46的层级处的存储器元件(包括存储器材料层54的部分)的竖直堆叠；背侧沟槽79，该背侧沟槽竖直延伸穿过交替堆叠(32,46)；和背侧沟槽填充结构(74,76)，该背侧沟槽填充结构包括背侧绝缘材料部分(例如，绝缘间隔物74)，其
中：导电层46包括沿竖直方向交错的第一导电层461和第二导电层462的竖直交替序列；第一导电层461中的每个第一导电层通过相应的介电间隔板75c与背侧绝缘材料部分(例如，绝缘间隔物74)横向间隔开；并且第二导电层462中的每个第二导电层与背侧绝缘材料部分(例如，绝缘间隔物74)直接接触。
145.在一个实施方案中，背侧绝缘材料部分(例如，绝缘间隔物74)包括侧壁，该侧壁至少从交替堆叠(32,46)中的最顶层竖直延伸到交替堆叠下方的衬底(9,10)的顶表面；并且第二导电层462中的每个第二导电层与背侧绝缘材料部分的侧壁中的一个侧壁直接接触。在一个实施方案中，背侧绝缘材料部分的侧壁没有任何横向阶梯。在一个实施方案中，背侧绝缘材料部分的侧壁具有笔直的竖直横截面轮廓，该竖直横截面轮廓从背侧绝缘材料部分的最顶表面延伸到背侧绝缘材料部分的最底表面。
146.在一个实施方案中，背侧绝缘材料部分(例如，绝缘间隔物74)的侧壁包括一对纵向侧壁，这对纵向侧壁在水平剖面图中沿着第一水平方向(例如，字线方向)hd1笔直地横向延伸。在一个实施方案中，介电间隔板75c中的每个介电间隔板沿着第一水平方向hd1以相应均匀的横向厚度笔直地横向延伸。
147.在一个实施方案中，背侧沟槽填充结构(74,76)包括背侧接触通孔结构76，该背侧接触通孔结构被背侧绝缘材料部分(例如，绝缘间隔物74)横向围绕，竖直延伸穿过交替堆叠(32,46)内的每一层，并且与衬底(9,10)的一部分的顶表面接触。
148.在一个实施方案中，存储器设备包括位于绝缘层32中的绝缘层32和导电层46中的导电层46的每个竖直相邻对之间的背侧阻挡介电层44，其中：与第一导电层461接触的背侧阻挡介电层44的第一子集与背侧绝缘材料部分(例如，绝缘间隔物74)横向间隔开；并且与第二导电层462接触的背侧阻挡介电层44的第二子集与背侧绝缘材料部分(例如，绝缘间隔物74)接触。
149.在一个实施方案中，存储器元件的竖直堆叠包括位于导电层46的层级处的电荷存储层的部分(例如，包括存储器材料层54)；并且存储器开口填充结构58包括横向围绕电荷存储层的阻挡介电层52和位于电荷存储层与竖直半导体沟道60之间的隧穿介电层(例如，介电材料衬垫56)。
150.参考图17a至图18，并且根据本公开的另选实施方案，存储器设备包括绝缘层32和导电层46的交替堆叠；存储器开口49，该存储器开口竖直延伸穿过交替堆叠(32,46)；存储器开口填充结构58，该存储器开口填充结构位于存储器开口49中并且包括竖直半导体沟道60和存储器膜50。导电层46包括沿竖直方向交错的第一导电层461和第二导电层462的竖直交替序列。存储器膜50包含位于第一导电层461的层级处的第一横向凹陷部431r。存储器膜不包含横向凹陷部或包含第二横向凹陷部，第二横向凹陷部的横向宽度比位于第二导电层461的层级处的第一横向凹陷部小。
151.在一个实施方案中，存储器膜50包括横向围绕电荷存储层(例如，存储器材料层54)的阻挡介电层52和位于电荷存储层与竖直半导体沟道60之间的隧穿介电层，第一横向凹陷部431r延伸到阻挡介电层52中。
152.示例性结构可包括三维存储器设备。在一个实施方案中，三维存储器设备包括三维nand存储器设备。导电层46可包括或者可电连接到三维nand存储器设备的相应字线。衬底(9,10)可以包括硅衬底。竖直nand存储器设备可包括硅衬底上方的三维nand串阵列。硅
衬底可包含集成电路，该集成电路包括用于定位在其上的存储器设备的驱动器电路(包括至少一个半导体器件700的子集)。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10,61)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。在一个实施方案中，三维nand串的阵列可以包括：多个半导体沟道(59,11,60)；和多个电荷存储元件(包括存储器膜50的部分，即，存储器材料层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。
153.本公开的各种实施方案在用导电层46替换牺牲材料层42期间提供增强的结构支撑。具体而言，使用两个单独的替换处理序列来执行用导电层46替换牺牲材料层42，其中，首先，用第一导电层461替换第一牺牲材料层421，并且随后(即，在形成第一导电层之后)用第二导电层462替换第二牺牲材料层422。因此，在每个替换工艺期间，仅移除包括绝缘层32和牺牲材料层42的层堆叠的体积的约25％，以形成凹陷部，并且层堆叠的体积的约75％包括固体材料，固体材料提供增强的结构支撑，并且防止或减少层堆叠在存在背侧凹陷部43期间的塌陷。
154.虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

技术特征：
1.一种存储器设备，所述存储器设备包括：绝缘层和导电层的交替堆叠；竖直延伸穿过所述交替堆叠的存储器开口；存储器开口填充结构，所述存储器开口填充结构位于所述存储器开口中，并且包括竖直半导体沟道以及位于所述导电层的层级处的存储器元件的竖直堆叠；背侧沟槽，所述背侧沟槽竖直地延伸穿过所述交替堆叠；和背侧沟槽填充结构，所述背侧沟槽填充结构包括背侧绝缘材料部分，其中：所述导电层包括沿竖直方向交错的第一导电层和第二导电层的竖直交替序列；所述第一导电层中的每个第一导电层通过相应介电间隔板与所述背侧绝缘材料部分横向间隔开；并且所述第二导电层中的每个第二导电层与所述背侧绝缘材料部分直接接触。2.根据权利要求1所述的存储器设备，其中：所述背侧绝缘材料部分包括侧壁，所述侧壁至少从所述交替堆叠中的最顶层竖直延伸到所述交替堆叠下方的衬底的顶表面；并且所述第二导电层中的每个第二导电层与所述背侧绝缘材料部分的所述侧壁中的一个侧壁直接接触。3.根据权利要求2所述的存储器设备，其中所述背侧绝缘材料部分的所述侧壁没有任何横向阶梯。4.根据权利要求2所述的存储器设备，其中所述背侧绝缘材料部分的所述侧壁具有笔直的竖直横截面轮廓，所述竖直横截面轮廓从所述背侧绝缘材料部分的最顶表面延伸到所述背侧绝缘材料部分的最底表面。5.根据权利要求2所述的存储器设备，其中所述背侧绝缘材料部分的所述侧壁包括一对纵向侧壁，所述一对纵向侧壁在水平剖面图中沿着第一水平方向笔直地横向延伸。6.根据权利要求5所述的存储器设备，其中所述介电间隔板中的每个介电间隔板沿着所述第一水平方向以相应均匀的横向厚度笔直地横向延伸。7.根据权利要求2所述的存储器设备，其中所述背侧沟槽填充结构包括背侧接触通孔结构，所述背侧接触通孔结构由所述背侧绝缘材料部分横向环绕、竖直延伸穿过所述交替堆叠内的每一层并且与所述衬底的一部分的顶表面接触。8.根据权利要求1所述的存储器设备，所述存储器设备还包括背侧阻挡介电层，所述背侧阻挡介电层位于所述绝缘层中的绝缘层和所述导电层中的导电层的每个竖直相邻对之间，其中：与所述第一导电层接触的所述背侧阻挡介电层的第一子集与所述背侧绝缘材料部分横向间隔开；并且与所述第二导电层接触的所述背侧阻挡介电层的第二子集与所述背侧绝缘材料部分接触。9.根据权利要求1所述的存储器设备，其中：所述存储器元件的竖直堆叠包括位于所述导电层的所述层级处的电荷存储层的部分；并且
所述存储器开口填充结构包括横向围绕所述电荷存储层的阻挡介电层和位于所述电荷存储层与所述竖直半导体沟道之间的隧穿介电层。10.一种存储器设备，所述存储器设备包括：绝缘层和导电层的交替堆叠；竖直延伸穿过所述交替堆叠的存储器开口；和存储器开口填充结构，所述存储器开口填充结构位于所述存储器开口中并且包括竖直半导体沟道和存储器膜；其中：所述导电层包括沿竖直方向交错的第一导电层和第二导电层的竖直交替序列；所述存储器膜包含位于所述第一导电层的所述层级处的第一横向凹陷部；并且所述存储器膜不包含横向凹陷部或包含第二横向凹陷部，所述第二横向凹陷部的横向宽度比位于所述第二导电层的层级处的所述第一横向凹陷部小。11.根据权利要求10所述的存储器设备，其中所述存储器膜不包含位于所述第二导电层的所述层级处的横向凹陷部。12.根据权利要求10所述的存储器设备，其中所述存储器膜包含位于所述第二导电层的所述层级处的所述第二横向凹陷部。13.根据权利要求10所述的存储器设备，其中：所述存储器膜包括横向围绕电荷存储层的阻挡介电层和位于所述电荷存储层与所述竖直半导体沟道之间的隧穿介电层；并且所述第一横向凹陷部延伸到所述阻挡介电层中。14.一种形成存储器设备的方法，所述方法包括：在衬底上方形成单元层堆叠的竖直重复体，其中所述单元层堆叠从下到上或从上到下包括绝缘层、包含第一牺牲材料的第一牺牲材料层、另一绝缘层以及包含不同于所述第一牺牲材料的第二牺牲材料的第二牺牲材料层；穿过所述竖直重复体形成存储器开口；在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构包括形成在所述牺牲材料层的层级处的存储器元件的竖直堆叠以及竖直半导体沟道；穿过所述竖直重复体形成背侧沟槽；用第一导电层替换所述第一牺牲材料层；以及在形成所述第一导电层之后，用第二导电层替换所述第二牺牲材料层。15.根据权利要求14所述的方法，所述方法还包括通过执行第一各向同性蚀刻工艺移除所述第一牺牲材料层，而不移除所述绝缘层或所述第二牺牲材料层，来形成第一背侧凹陷部，其中通过沉积至少一种第一导电材料，在所述第一背侧凹陷部中形成所述第一导电层。16.根据权利要求15所述的方法，所述方法还包括通过执行第二各向同性蚀刻工艺移除所述第二牺牲材料层，而不移除所述绝缘层或所述第一导电层，来形成第二背侧凹陷部，其中通过沉积至少一种第二导电材料，在所述第二背侧凹陷部中形成所述第二导电层。17.根据权利要求14所述的方法，其中：所述第一牺牲材料层包括具有第一折射率的第一氮化硅材料；
所述第二牺牲材料层包括具有大于所述第一折射率的第二折射率的第二氮化硅材料；并且所述方法还包括将暴露于所述背侧沟槽中的所述第一牺牲材料层的表面部分氧化成第一氧化硅板，并且将暴露于所述背侧沟槽中的所述第二牺牲材料层的表面部分氧化成具有比所述第一氧化硅板大的横向厚度的第二氧化硅板。18.根据权利要求17所述的方法，所述方法还包括：通过执行第一凹陷部蚀刻工艺来蚀刻所述第一氧化硅板中的每个第一氧化硅板的整体，同时部分地蚀刻所述第二氧化硅板中的每个第二氧化硅板，其中所述第二牺牲材料层中的每个第二牺牲材料层在所述第一凹陷部蚀刻工艺之后被所述背侧沟槽周围的所述第二氧化硅板的相应剩余部分覆盖；通过相对于所述第二氧化硅板的所述剩余部分选择性地移除第一牺牲材料层的所述第一氮化硅材料，来形成第一背侧凹陷部；以及在所述第一背侧凹陷部中沉积至少一种第一导电材料，以形成所述第一导电层。19.根据权利要求18所述的方法，所述方法还包括：使所述第一导电层穿过所述背侧沟槽横向凹陷一横向凹陷距离，所述横向凹陷距离大于所述第二氧化硅板的剩余部分中的每个剩余部分的横向厚度，由此在所述背侧沟槽周围在所述第一导电层的层级处形成背侧横向凹陷部；在所述背侧横向凹陷部内形成介电间隔板；移除所述第二氧化硅板和所述第二牺牲材料层的所述剩余部分，同时所述第一导电层中的每个第一导电层被所述背侧沟槽周围的所述介电间隔板的相应剩余部分覆盖，以形成第二背侧凹陷部；以及在所述第二背侧凹陷部中沉积至少一种第二导电材料，以形成所述第二导电层。20.根据权利要求14所述的方法，其中：所述存储器元件的竖直堆叠包括位于所述导电层的所述层级处的电荷存储层的部分；并且所述存储器开口填充结构包括横向围绕所述电荷存储层的阻挡介电层和位于所述电荷存储层与所述竖直半导体沟道之间的隧穿介电层。

技术总结
一种单元层堆叠的竖直重复体包括绝缘层、第一牺牲材料层、另一绝缘层和第二牺牲材料层。通过竖直重复体形成存储器开口，并且在存储器开口中形成存储器开口填充结构。通过交替堆叠形成背侧沟槽。在形成第一导电层之后，用第一导电层替换第一牺牲材料层，并且用第二导电层替换第二牺牲材料层。电层替换第二牺牲材料层。电层替换第二牺牲材料层。


技术研发人员：北泽敬吾 法月直人 诧摩俊介
受保护的技术使用者：桑迪士克科技有限责任公司
技术研发日：2022.01.17
技术公布日：2023/10/15