一种SGTMOSFET器件结构的制作方法

一种sgt mosfet器件结构
技术领域
1.本实用新型属于半导体领域，特别是涉及一种sgt mosfet器件结构。


背景技术：

2.sgt(shielded gate transistor，屏蔽栅极沟槽)mosfet是一种新型的功率半导体器件。sgt工艺比普通沟槽更简单，开关损耗更小。此外，sgt比普通沟槽工艺深3-5倍，可以使用更多的外延体积来阻挡电压，这也使得sgt的内阻比普通mosfet低2倍以上。
3.sgt mosfet结构因其栅极结构形成于沟槽中，有效地降低了传输电容，因此拥有更低的比导通电阻(rsp)、更小的导通和开关损耗、更高的工作频率。其中，比导通电阻(rsp)＝晶圆面积乘以晶圆的导通电阻，较低的比导通电阻(rsp)值对应于sgt mosfet结构较快开关。正是在这一前提下，提出了本技术。


技术实现要素：

4.本实用新型在此的目的在于提供一种sgt mosfet器件结构，该结构能够有效降低器件的比导通电阻rsp。
5.该器件结构为双层浓度的外延结构，包括用于降低器件比导通电阻的顶部外延层和用于起降低反偏漏电作用的底部外延层。
6.本器件结构采用双层浓度的外延结构，顶部浓度的外延层用于降低器件比导通电阻(rsp)，底部浓度的外延层起降低反偏漏电作用，既有效地降低了器件的比导通电阻，又保证了器件反偏时的低漏电。
7.在一些实施方式中，所述顶部外延层和所述底部外延层均为n-外延层，顶部外延层的掺杂浓度n满足以下条件：n
epi
≤n≤nd，其中：n
epi
表示底部外延层的掺杂浓度；nd表示漂移层浓度。
8.在一些实施方式中，所述顶部外延层为n-阱区，所述底部外延层为n-外延层；n-阱区掺杂浓度n1满足以下条件：n
epi
≤n1≤nd，其中：n
epi
表示底部外延层的掺杂浓度；nd表示漂移层浓度。n-阱区的配置，既降低了器件的比导通电阻，又保证了器件的耐压。
9.在一些实施方式中，n-阱区采用ipo掩膜版再加磷p注入制成。
10.在一些实施方式中，该器件为40v及40v以下的低压sgt器件。
11.在一些实施方式中，该器件结构包括原胞区和终端区，原胞区和终端区分别有形成于外延层上的沟槽，n-阱区形成于两沟槽之间及原胞区沟槽远离终端区沟槽的一侧；
12.原胞区的沟槽内形成源多晶硅和栅多晶硅，源多晶硅和沟槽内壁之间形成场氧，栅多晶硅和沟槽内壁之间形成栅氧，源多晶硅和栅多晶硅之间形成ipo氧化层；终端区沟槽内形成场氧；
13.顶部外延层上表面形成p-阱区，p-阱区上表面形成n+源区，介质层完全覆盖两沟槽口和n+源区部分，于介质层上表面形成的金属层通过未被介质层覆盖的n+源区部分实现与n+源区的电性连接。
14.在一些实施方式中，两沟槽底部延伸至n-外延层，沟槽内的场氧和底部外延层双结合作用下，更有效地增大了器件的耐压。
15.本实用新型的有益效果包括有：有效地降低了器件的比导通电阻rsp；保证了器件的耐压及器件反偏时的低漏电。
附图说明
16.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
17.图1为本实用新型的双外延n沟道sgt mosfet的原胞结构及其电场分布图；
18.图2为本实用新型的sgt mosfet器件结构的结构示意图；
19.图3为本实用新型的sgt mosfet器件结构的原胞结构图；
20.图4-图12为本实用新型描述的制备图2所示的sgt mosfet器件的步骤分解图；
21.附图中：1-背面金属层，2-n+衬底，3-顶部外延层，4-底部外延层，5-场氧，6-源多晶硅，7-ipo氧化层，8-栅多晶硅，9-介质层，10-正面金属层，11-n+源区，12-p-阱区，13-栅氧。
具体实施方式
22.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得实用新型将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。
23.sgt(split-gate-trench,分裂栅极沟槽)mosfet跟传统沟槽mosfet相比，新增的源多晶硅带来了电荷耦合效应，在原来垂直耗尽的基础上增加了水平耗尽，使得器件耐压得到了极大的提升，电场分布如图1所示。
24.为降低sgt mosfet器件的比导通电阻rsp值，可以采用多层浓度的外延结构，如图1所示的双层浓度的外延结构。图1所示sgt mosfet的器件的原胞结构，包括n+衬底2，n+衬底2生长形成的底部外延层4和顶部外延层3，形成于外延层上的沟槽，沟槽内形成源多晶硅6和栅多晶硅8，源多晶硅6和沟槽内壁之间形成场氧5，栅多晶硅8和沟槽内壁之间形成栅氧13，源多晶硅6和栅多晶硅8之间形成ipo氧化层7。
25.顶部外延层3上表面形成p-阱区12，p-阱区12上表面形成n+源区11，介质层9完全覆盖沟槽口和n+源区11部分，于介质层9上表面形成的金属层10通过未被介质层9覆盖的n+源区11部分实现与n+源区11的电性连接。
26.该结构中，底部外延层4和顶部外延层3可以均为n-外延，由硅型衬底生长形成，但两外延层的浓度不同。对于给定的原胞宽度存在最优掺杂浓度使得漂移区耗尽效果达到最佳，电场分布接近矩形。其最优掺杂浓度nd公式计算如下：
[0027][0028]
si的相对介质常数是指作为衬底的硅型材料的相对介质常数。
[0029]
由上述公式可计算出顶部外延层3的浓度，掺杂浓度n由注入的p(磷)离子决定，最终浓度需满足以下条件：n
epi
≤n≤nd，其中：n
epi
表示底部外延层的掺杂浓度；nd表示漂移层浓度。底部外延层4主要是减缓电场尖峰2的电场下降速度，在器件反偏时，能够有效地降低反偏漏电，增大耐压；顶部外延层3用于降低器件rsp，故通常顶部外延层3浓度比底部外延层4的外延掺杂浓度高。
[0030]
图1所示的器件结构，顶部n-外延主要是为了降低器件rsp，靠近衬底的底部n-外延主要是起降低反偏漏电作用。由于顶部n-外延比底部n-外延的外延掺杂浓度高，因为外延生长过程中温度高达1150℃，两层外延之间会存在过渡层，此过渡层可达1μm～2μm；除此之外，顶部n-外延会被p-阱区占用0.5μm～1μm，导致真正能降低器件rsp的顶部n-外延由于过渡层和p-阱区的存在大大削减，尤其是在40v及40v以下的sgt mosfet产品表现尤其突出。
[0031]
对于40v及40v以下的sgt产品，其沟槽trench深度≤2.5um，而顶部n-外延由于过渡层和p-阱区的存在大大削减，真正起到降低器件rsp的效果并不大。另外，顶部外延层3浓度高，在原胞区域由于电荷耦合效应对耐压影响不大，但在终端区域会使电场线快速截止，从而导致耐压降低。此情况下，可以采用本文公开的另一种sgt mosfet器件结构，该结构如图2、3所示；该器件结构也为双层浓度的外延结构，顶部外延层3为n-阱区，底部外延层4为n-外延层。
[0032]
n-阱区的掺杂浓度n1需满足n
epi
≤n1≤nd(n
epi
表示底部外延层的掺杂浓度；nd表示漂移层浓度)，浓度大于n
epi
才能更好地降低rsp，但也得小于nd；因为原胞pitch一定后其最优掺杂浓度nd就固定了，大于这个掺杂浓度nd，耐压就会降低。在器件导通时，由于n1比原来的n
epi
浓度大，所以其source poly(源极多晶硅)之间的电荷耦合宽度会相较缩窄，电流的导通路径会增大，更有效地降低了器件的比导通电阻rsp。
[0033]
本公开的sgt器件结构降低器件的比导通电阻原理：sgt产品，在门极g加电压(大于阈值电压)，ds之间电流通过时，因为电荷耦合技术的存在，会压缩电流的导通路径，从而使得器件rsp增大。本实用新型采用jfet imp技术，在电荷耦合区域增加掺杂浓度(掺杂浓度满足n
epi
≤n/n1≤nd，浓度大于n
epi
保证了能降低rsp，但也得小于nd，因为器件元胞pitch一定后其最优掺杂浓度nd就固定了，大于这个掺杂浓度nd，耐压就会降低)，别的区域保持原掺杂浓度(保证耐压不变)，这样电荷耦合宽度就会缩窄，电流的导通路径会增大，从而实现
器件的rsp降低。电荷耦合技术可以想象成平行板电容器，加在上面的电压一定时，就会吸引固定的电荷，如果掺杂浓度高，吸引同数量的电荷的深度就小。
[0034]
本文公开的sgt器件，该器件结构包括原胞区和终端区，原胞区和终端区分别有形成于外延层上的沟槽，顶部外延层3形成于两沟槽之间及原胞区沟槽远离终端区沟槽的一侧。原胞区、终端区内的沟槽的底部可以位于顶部外延层内，也可以延伸至底部外延层内。
[0035]
本公开的sgt器件为双层浓度的外延层结构，第一种结构是顶部外延层和底部外延层均为n-外延；第二种结构是顶部外延层为n-阱区，底部外延层为n-外延。在制备第二种结构时，n-阱区3是采用现有ipo掩膜版，只是增加一步注入和一步推结，就能实现等同于原胞区双外延降低器件比导通电阻rsp的效果，成本低。具体的制备过程如图4-12所示，包括以下步骤：
[0036]
步骤一：在n型硅衬底上生长一定厚度的n型外延，结构如图4所示；
[0037]
步骤二：使用掩膜版进行光刻，随后刻蚀硅片，在指定位置形成深槽，深槽深度和宽度基于工艺能力及器件的耐压设计决定，结构如图5所示；
[0038]
步骤三：通过热生长在深槽内形成相对厚的场氧，该氧化层在后续工艺步骤中包围在源多晶硅周围，反向耐压时承受耐压，结构如图6所示；
[0039]
步骤四：淀积多晶硅材料，多晶硅干法回刻至硅表面，结构如图7所示；
[0040]
步骤五：使用掩膜版进行光刻，光刻胶保护终端区，敞开原胞区进行多晶硅干法刻蚀，结构如图8所示；
[0041]
步骤六：hdp氧化层淀积，结构如图9所示；
[0042]
步骤七：cmp化学研磨hdp氧化层至硅表面，结构如图10所示；
[0043]
步骤八：使用ipo掩膜版进行光刻，光刻胶保护终端，敞开原胞区进行磷离子p注入，形成n-阱区3，结构如图11所示；
[0044]
步骤九：进行hdp氧化层湿法或干法回刻至ipo位置，去除光刻胶，再进行高温推结1100℃90min～120min，形成深度1.3um～1.7um的n-阱区，结构如图12所示。
[0045]
后续工艺步骤与常规的n沟道sgt mosfet器件相同：生长栅氧-》淀积栅多晶硅-》栅多晶硅回刻-》p型杂质注入并推结形成p阱-》n型杂质注入并推结形成n阱-》ild介质层淀积-》接触孔刻蚀-》金属淀积-》金属刻蚀，最终形成本实用新型完整器件结构(见图2)。
[0046]
本器件结构中n-阱区掺杂浓度和深度易控制，另外，终端区由于ipo掩膜版的存在，光刻胶阻挡了磷离子p的注入，器件耐压能力不受影响。
[0047]
本公开已由上述相关实施例加以描述，然而上述实施例仅为实施本公开的范例。必需指出的是，已揭露的实施例并未限制本公开的范围。相反，在不脱离本公开的精神和范围内所作的变动与润饰，均属本公开的专利保护范围。

技术特征：
1.一种sgtmosfet器件结构，其特征在于，该器件结构为双层浓度的外延结构，包括用于降低器件比导通电阻的顶部外延层(3)和用于降低器件反偏漏电的底部外延层(4)。2.根据权利要求1所述的sgtmosfet器件结构，其特征在于，所述顶部外延层(3)和所述底部外延层(4)均为n-外延层，顶部外延层(3)的掺杂浓度n满足以下条件：n
epi
≤n≤n
d
，其中：n
epi
表示底部外延层的掺杂浓度；n
d
表示漂移层浓度。3.根据权利要求1所述的sgtmosfet器件结构，其特征在于，所述顶部外延层(3)为n-阱区，所述底部外延层(4)为n-外延层；n-阱区掺杂浓度n1满足以下条件：n
epi
≤n1≤n
d
，其中：n
epi
表示底部外延层的掺杂浓度；n
d
表示漂移层浓度。4.根据权利要求3所述的sgtmosfet器件结构，其特征在于，n-阱区采用ipo掩膜版再加磷p注入制成。5.根据权利要求3所述的sgtmosfet器件结构，其特征在于，该器件为40v及40v以下的低压sgt器件。6.根据权利要求1所述的sgtmosfet器件结构，其特征在于，该器件结构包括原胞区和终端区，原胞区和终端区分别有形成于外延层上的沟槽，顶部外延层(3)形成于两沟槽之间及原胞区沟槽远离终端区沟槽的一侧；原胞区的沟槽内形成源多晶硅(6)和栅多晶硅(8)，源多晶硅(6)和沟槽内壁之间形成场氧(5)，栅多晶硅(8)和沟槽内壁之间形成栅氧(13)，源多晶硅(6)和栅多晶硅(8)之间形成ipo氧化层(7)；终端区沟槽内形成场氧(5)；顶部外延层(3)上表面形成p-阱区(12)，p-阱区(12)上表面形成n+源区(11)，介质层(9)完全覆盖两沟槽口和n+源区(11)部分，于介质层(9)上表面形成的金属层(10)通过未被介质层(9)覆盖的n+源区(11)部分实现与n+源区(11)的电性连接。7.根据权利要求6所述的sgtmosfet器件结构，其特征在于，两沟槽底部分别延伸至底部外延层。

技术总结
本实用新型公开了一种SGTMOSFET器件结构，该器件结构为双层浓度的外延结构，包括用于降低器件比导通电阻的顶部外延层(3)和用于降低器件反偏漏电的底部外延层(4)。本器件结构采用双层浓度的外延结构，顶部浓度的外延层用于降低器件比导通电阻(Rsp)，底部浓度的外延层起降低反偏漏电作用，既有效地降低了器件的比导通电阻，又保证了器件反偏时的低漏电。又保证了器件反偏时的低漏电。又保证了器件反偏时的低漏电。


技术研发人员：田甜 廖光朝
受保护的技术使用者：重庆云潼科技有限公司
技术研发日：2023.05.17
技术公布日：2023/10/20