电子器件和封装件的制作方法

1.本公开涉及一种半导体封装件，并且更明确地说，涉及一种具有暴露的电触点的半导体封装件。


背景技术：

2.典型的半导体封装件包括封装在模制化合物中的管芯上的集成电路。封装件包括电连接到管芯的安装立柱，立柱的仅一个表面暴露在封装件的外表面上。封装件上的立柱能够实现在管芯上的集成电路和印刷电路板之间的连接。在许多情况下，封装件通过电路板上的焊盘和封装件的立柱之间的焊料物理和电连接到电路板上的焊盘。然而，通常由于集成电路和封装件的缩放需求，封装件的安装立柱随着封装件变得更小而变得越来越小。已知封装件上暴露的安装立柱的尺寸减小导致仅有小的表面积可用于焊接。结果，已知的封装件具有与焊料的弱连接，这导致许多缺点。
3.例如，在封装件和电路板之间的焊料连接部中会形成裂缝，并导致安装的封装件和电路板之间的电断连。电断连使得封装件对于其预期目的不起作用。除了破裂之外，如果焊接连接失败，封装件可以与板分离。结果，已知的封装件具有由于用于将封装件连接到板的传统结构和方法的缺点而可能出现的可靠性和性能问题。因此，需要一种克服上述缺点的半导体封装件。


技术实现要素：

4.本公开的目的是提供电子器件和封装件，以至少部分地解决现有技术中存在的上述问题。
5.本公开的一方面提供了一种器件，包括：管芯，具有第一表面和与第一表面相对的第二表面；第一层压层，在所述管芯的第一表面上；多个开口，穿过所述第一层压层；再分布层，在所述第一层压层上，所述再分布层穿过所述多个开口延伸至所述管芯的第一表面；多个立柱，在所述再分布层上，所述多个立柱中的每个立柱包括在所述再分布层上的第一表面，与所述立柱的第一表面相对的所述立柱的第二表面，以及在所述立柱的第一表面和所述立柱的第二表面之间的侧壁；第二层压层，在所述再分布层和所述第一层压层上；所述第二层压层中的多个通道，围绕所述多个立柱，所述多个立柱中的每个立柱的第二表面和所述侧壁的至少一部分通过所述多个通道暴露于外部环境。
6.根据一个或多个实施例，其中所述半导体封装进一步包括：模制化合物，在所述管芯的第二表面和所述第一层压层上；镀层，在所述多个立柱中的每个立柱的第二表面和所述侧壁的所述至少一部分上。
7.根据一个或多个实施例，其中所述多个通道延伸到所述再分布层。
8.根据一个或多个实施例，其中所述多个通道具有小于所述多个立柱中的每个立柱的所述侧壁的高度的大部分的深度。
9.根据一个或多个实施例，其中所述多个通道具有大于所述多个立柱中的每个立柱
的所述侧壁的高度的深度。
10.根据一个或多个实施例，其中所述第二层压层包括外表面，所述多个立柱中的每个立柱的第二表面与所述第二层压层的所述外表面对准。
11.根据一个或多个实施例，其中所述多个通道围绕所述多个立柱的整个周界延伸。
12.本公开的又一方面提供了一种封装件，包括：管芯，具有第一表面和与第一表面相对的第二表面；再分布层，在所述管芯的第一表面上；所述再分布层上的多个导电延伸部，所述多个导电延伸部中的每个导电延伸部包括所述再分布层上的第一表面，与所述导电延伸部的第一表面相对的导电延伸部的第二表面，以及在所述导电延伸部的第一表面和所述导电延伸部的第二表面之间的侧壁；层压层，在所述管芯的第一表面上和所述再分布层的至少一部分上；孔，在所述层压层中，位于所述多个导电延伸部中的至少一个导电延伸部与所述层压层、第二表面之间的界面处。
13.根据一个或多个实施例，进一步包括：镀层，在所述多个导电延伸部中的至少一个导电延伸部上。
14.根据一个或多个实施例，其中所述镀层位于所述多个导电延伸部中的所述至少一个导电延伸部的第二表面和所述侧壁的至少一部分上。
15.根据一个或多个实施例，其中所述孔具有大于所述多个导电延伸部中的所述至少一个导电延伸部的所述侧壁的高度的深度。
16.根据一个或多个实施例，其中所述孔围绕小于所述至少一个多个导电延伸部的整个周界延伸。
17.根据一个或多个实施例，其中所述层压层包括在所述管芯的第一表面和所述再分布层之间的第一层压层，以及在所述第一层压层和所述再分布层的所述至少一部分上的第二层压层，所述孔在所述第二层压层中。
18.本公开的另一方面提供了一种封装件，包括：管芯，具有第一表面和与第一表面相对的第二表面；多个导电延伸部，在所述管芯的第一表面上，所述多个导电延伸部中的每个导电延伸部包括第一表面、第二表面和在所述导电延伸部的第一表面与所述导电延伸部的第二表面之间的侧壁；层压层，在所述管芯的第一表面上；以及层压层中的通道，位于所述导电立柱的侧壁和所述层压层的内侧壁之间。
19.根据一个或多个实施例，其中所述层压层包括多个开口，所述封装件进一步包括：再分布层，在所述层压层上、并且穿过所述多个开口延伸至所述管芯的第一表面，所述多个导电延伸部在所述再分布层上。
20.根据一个或多个实施例，其中所述层压层包括第一层压层和第二层压层，所述第一层压层在所述管芯的第一表面和所述再分布层之间，并且所述第二层压层在所述第一层压层上。
21.根据一个或多个实施例，封装件进一步包括：镀层，在所述多个导电延伸部中的所述至少一个导电延伸部的第二表面和所述侧壁的至少一部分上。
22.根据一个或多个实施例，其中所述通道是围绕所述多个导电延伸部中的所述至少一个导电延伸部的多个通道中的一个通道，所述层压层在所述多个通道中的连续通道之间延伸。
23.根据一个或多个实施例，其中所述通道具有大于所述多个导电延伸部中的所述至
少一个导电延伸部的所述侧壁的高度的大部分的深度。
24.根据一个或多个实施例，封装件进一步包括：镀层，在所述多个导电延伸部中的所述至少一个导电延伸部的第二表面和所述侧壁的大部分高度上。
25.利用本公开的实施例，有利地改善半导体封装件的可靠性和预期使用寿命周期。
附图说明
26.通过参考以下附图将更充分地理解本公开，这些附图仅用于说明的目的。参考以下附图描述这些非限制性和非穷尽性实施例，其中除非另有说明，否则在各个视图中相同的标号指代相同的部分。附图中元件的尺寸和相对位置在一些图中不必按比例绘制。例如，各种元件的形状被选择，放大和定位以提高绘图清晰度。在其它附图中，附图中元件的尺寸和相对位置正好是按比例的。为了便于在附图中识别，可以选择所画出的元件的特定形状。附图没有描述这里公开的教导的每个方面，并且没有限制权利要求的范围。
27.图1是已知半导体封装件的截面图；
28.图2是根据本公开的具有暴露的安装立柱的半导体封装件的实施例的底部平面图；
29.图3是图2的半导体封装件沿图2中的线a-a的截面图；
30.图4是安装到印刷电路板的图2的半导体封装件的截面图；
31.图5a-图5l是根据本公开的半导体封装件的制造工艺的实施例中的步骤的截面图；
32.图6是根据本公开的具有部分暴露的安装立柱的半导体封装件的实施例的截面图；
33.图7是根据本公开的具有部分暴露的安装立柱的半导体封装件的实施例的等距视图；
34.图8是根据本公开的具有暴露于封装件的再分布层的安装立柱的侧壁的半导体封装件的实施例的截面图；以及
35.图9是根据本公开的半导体封装件的实施例的横截面图，其中安装立柱的侧壁暴露于小于侧壁的大部分高度的深度。
具体实施方式
36.本领域普通技术人员将理解的是，本公开仅是说明性的，而不以任何方式进行限制。在本公开的帮助下，本公开的系统和方法的其它实施例对于本领域技术人员来说是显而易见的。
37.本文所公开的特征和教导中的每一者可单独使用或与其它特征和教导结合使用以形成对此类封装件的变化。参考附图1－图9更详细地描述了单独地和组合地利用这些附加特征和教导中的许多附加特征和教导的代表性示例。该详细描述仅旨在教导本领域技术人员用于实践本公开的方面的更多细节，而不旨在限制权利要求的范围。因此，在详细描述中公开的特征的组合对于在最广泛的意义上实践本公开可能不是必要的，并且相反，仅被教导来具体描述本公开的代表性示例。
38.在下面的描述中，仅出于解释的目的，阐述了具体的术语以提供对本系统和方法
的透彻理解。然而，对于本领域技术人员显而易见的是，不需要这些具体细节来实践本器件、系统和方法的教导。
39.图1示出了已知的半导体封装件20，以为本公开的实施例的优点提供附加的上下文。封装件20包括用模制化合物24封装件的管芯22。管芯22与封装件20的底表面28上的触点26电连接。触点26又通过焊料34耦合到电路板32上的焊盘30，以在管芯22和板32之间建立电连接。如图1所示，触点26可以与封装件20的底表面28共面，或者可以稍微延伸超过封装件20的底表面28。因此，可用于接合到焊料34的触点26的唯一表面区域是在封装件20的底部处的触点26的暴露底表面。因为触点26的暴露表面是小面积的，所以难以在触点26和焊料34之间建立强接合。换句话说，触点26的相对较小的暴露表面积导致与焊料34的弱结合，这易于破裂。焊料34中的裂缝可导致封装件20与电路板32之间的电断连，从而致使封装件20不起作用。此外，如果焊接连接失败，封装件20可以与板32完全分离。因此，已知封装件具有可由封装件20与电路板32之间的焊接连接引起的可靠性和性能问题。
40.相反，本公开通常涉及一种具有暴露的电触点的半导体封装件，当封装安装到印刷电路板时，所述电触点增加用于与焊料接合的表面积。如将在下面更详细描述的，触点的侧壁被暴露以显著地增加可用于与焊料结合的表面积。可用表面积的增加使得封装件和焊料之间的结合更强，这又降低了破裂或分离的可能性。因此，本公开的概念改善半导体封装件的可靠性和预期使用寿命周期。
41.图2是根据本公开的半导体封装件100的实施例的底部平面图。图3是沿图2中的线a－a的封装件100的截面图。从图3开始，封装件100包括具有第一或非有源表面104和与第一表面104相对的第二或有源表面106的管芯102。管芯102可以是任何半导体材料，例如非限制性示例中的硅，并且包括形成在第二表面106中或上的集成电路。第一层压层108在管芯102的第二表面106上。如下文更详细地描述，多个通路或开口109(图5c)穿过第一层压层108延伸以实现穿过封装件100到管芯102的电连接。再分布层110在第一层压层108上，并且通过通孔109(图5c)延伸到管芯102的第一表面104。在再分布层110上形成多个电触点112(其在本文中也可称为多个安装立柱或导电延伸部或接触焊盘112或多个立柱112)。在一些实施例中，第二层压层114设置在再分布层110上并且在触点112的至少一部分上。在一些非限制性示例中，再分布层110和多个触点112是铜，尽管可以为再分布层110和触点112选择不同的金属或金属合金。此外，层压层108，114可以是堆积膜(build-up film)或任何其它绝缘或介电材料。
42.用模制化合物116封装管芯102和第一层压层108以完成封装件100。具体地，模制化合物116在管芯102的第一或非有源表面104上，并且可以选自任何数目的商业可用产品。因此，封装件100具有第一或顶表面118和与第一表面118相对的第二或底表面120。在一些实施例中，模制化合物116界定封装件100的第一表面118的边界，并且第二层压层114界定封装件100的第二表面120的边界。封装件100的第二表面120在图2中更详细地示出。
43.封装件100还包括围绕多个触点112延伸到所述第二层压层114中的多个通道或凹槽122。第二层压层包括面向触点112的内侧壁。在层压层的内侧壁和触点112的侧壁之间有间隙或空间。
44.此外，在每个触点112上设置或形成镀层或导电层124。镀层124可以是镍金合金，或任何其它选择的金属或金属合金。镀层124防止触点112的氧化或腐蚀，并且在一些实施
例中，与触点112的铜材料相比，可以选择用于镀层124的材料以提高对焊料的粘附性。虽然在封装件100中不一定需要镀层124，但在优选实施例中包括镀层124以防止氧化并改善封装件100的可靠性和使用寿命周期。图3中的虚线126表示触点112和再分布层110之间的界面。实际上，在这些结构之间可以存在可见的线，因为在下面描述的单独的制造步骤中在再分布层110上形成接触112。然而，为了在附图中简单起见，这条线由虚线126表示。
45.触点112具有第一或顶表面128和与第一表面128相对的第二或底表面130。如图3所示，每个触点112的第一表面128在再分布层110上。第二表面130跨触点112的侧壁132与第一表面128间隔开。换句话说，每个触点112的侧壁132在每个触点112的第一表面128和第二表面130之间延伸。
46.镀层124在每个触点112的第二表面130和侧壁132的至少一部分上。虽然在图3中镀层124被示为在每个触点112的侧壁132的大部分上，但是其他配置也是可能的并且在此更详细地描述。因此，在一些实施例中，镀层124和第二层压层114限定多个通道122。因为镀层124优选为金属或金属合金，焊料可以与镀层124形成牢固的结合。此外，每个触点112的侧壁132的至少一部分通过相应的通道122暴露，以增加用于与焊料结合的表面积。如上所述，相对于已知的封装件，增加的表面积导致更强的结合。在一些实施例中，触点112的第二表面130与第二层压层114的外表面共面，或相对于第二层压层114的外表面凹进。因此，接触件112可以不从封装件100的第二表面120突出或延伸超过封装件100的第二表面120，而是在封装件100内部，除非另外通过通道122暴露于外部环境。在一些实施例中，只有镀层124从封装件100的第二表面120突出。
47.回到图2的上述内容，封装件100的底表面120在图2中以平面图示出。在一些实施例中，第二层压层114限定封装件100的底表面120，因此在图2中可见。此外，封装件100包括在触点112上的镀层124(图3)和在第二层压层114中并围绕触点112延伸的多个通道122(图3)。如图2所示，通道122可以围绕镀层124的整个周界延伸。因此，在一些实施例中，通道122同样可以围绕触点112的整个周界延伸。此外，镀层124在触点112的整个第二表面130(图3)上，并且围绕通过通道122暴露的每个触点112的侧壁132(图3)的至少一部分的整个周界或外表面延伸。
48.此外，触点112(图3)和触点112上的镀层124通常可以是圆形或圆柱形，如图2所示，或者它们可以具有不同的选定形状，如本文所述。封装件100可具有正方形或矩形形状的最外边缘或周边134，但这不是必需的，并且封装件100可具有任何选定的形状。虽然为了简单起见，图2示出了排列成彼此等距隔开的行和列的九个触点112(图3)，但是实际上封装件100可以包括以任何选定的特定排列的多于或少于九个的触点112(图3)。
49.图4示出了耦合到印刷电路板136(其在本文中也可称为电路板136或板136)的封装件100的截面图。板136包括在板136的安装表面140上的多个触点138。封装件100通过焊料140物理和电耦合到板136。特别地，焊料140结合到触点112上的镀层124和板136上的触点138。因此，存在通过板136到板136上的触点138、通过焊料140到镀层124、从镀层124到封装件100的触点112、通过再分布层110到管芯102的电路径。如图4所示，焊料140延伸到封装件100的第二层压层114中的通道122中，并且接触通过通道122暴露的触点112的每个侧壁132的部分上的镀层124。由于在将封装件100安装到板136上的变化或设计因素，焊料140可以接触每个触点112的侧壁132的通过通道122暴露的部分上的镀层124的任何部分。例如，
在一些实施例中，焊料140可以接触在侧壁132的整个暴露部分上、侧壁132的大约一半暴露部分上、或在侧壁132的小于一半的暴露部分上的镀层124。
50.此外，图4展示在一些实施例中通道122延伸到第二层压层114中达到大于触点112的侧壁132的高度的大部分的深度。因此，镀层124在触点112的总表面面积的大部分上(即，在触点112的第二表面130上且大于触点112的侧壁132的高度的一半)，并且触点112的表面面积的少数部分由第二层压层114覆盖。结果，焊料140可以与触点112的大部分表面区域(或触点112的大部分表面区域上的镀层124)结合，这相对于已知的封装提高了结合强度。
51.图5a－图5l是上面参考图2－图4描述的半导体封装件100的制造工艺的实施例中的步骤的截面图。该工艺在图5a中以晶片或衬底103开始，该晶片或衬底103可以是选定的半导体材料，例如在一个非限制性示例中的硅。晶片103包括第一或非有源表面105和与第一表面105相对的第二或有源表面107。然后，在图5b中，将第一层压层108沉积或施加到晶片103的第二表面107上。穿过第一层压层108形成多个通孔109，以选择性地暴露晶片103的第二表面107的部分。通孔109在选定的位置处穿过整个第一层压层108延伸，并且可以通过用激光钻孔，蚀刻或用任何其它选定的技术切割第一层压层108来形成。
52.在图5d中，在晶片103的第一表面105上执行研磨操作以减小晶片103的厚度。然后，将胶带111施加到晶片103的第一表面105，以在分割期间为晶片103提供支撑。在施加胶带111之后，执行分割过程的第一阶段。这在相邻的管芯102之间产生开口。参见图5d，通过向下到达胶带111的切割、划片或其它分割技术将晶片103分割成单独的管芯102。在图5d中的切割之后去除胶带111，并且如图5e中那样将管芯102倒置并放置在第一载体113上。特别地，管芯102与第一层压层108一起位于第一载体113上。模制化合物116沉积在管芯102上以封装管芯102。更具体地，模制化合物116封装管芯102的第一表面104和第一层压层108。模制化合物116最初在管芯102的第一表面104上方具有较大厚度，但在模制化合物116固化之后，执行研磨步骤以将模制化合物116的厚度减小到图5e中所示的厚度。第一载体113防止模塑化合物116填充通孔119以及接触管芯102的第二或有源表面106。
53.在图5f中，将此阶段的组件倒置且将模制化合物116放置在第二载体115上，其也可以被称为转移载体115。将该组件翻转到图5f所示的位置，以暴露通孔109并且使得能够形成封装件100的剩余部件，如下所述。在图5g中，施加图案并将再分布层110镀在管芯102上。如图5g所示，再分布层110填充多个通孔109(图5f)，并通过通孔109(图5f)与管芯102的第二表面106直接接触。然后，在图5h中，施加第二图案，并且在再分布层110上的选定位置中电镀触点112(其在本文中也可称为安装立柱112或多个立柱112)。然后，如图5i所示，在再分布层110和触点112上沉积第二层压层114。在一些实施例中，第二层压层114在不图案化的情况下沉积，或换句话说，第二层压层114最初覆盖触点112。在随后的研磨步骤中，减小第二层压层114的厚度以暴露触点112的外表面，如图5i所示。特别地，第二层压层114被研磨直到触点112的第二表面130被暴露。在一个或多个实施例中，第二层压层114也可沉积有对应于触点112的第二表面130的图案。
54.在图5j中，通道122围绕触点112形成。在一些实施例中，用激光钻孔在第二层压层114中将通道122切割成选定的深度。然而，通道122也可以通过其它选择的技术形成，例如在一个非限制性实例中的掩模或图案化和等离子体蚀刻。虽然通道122通常被图示为具有垂直侧壁的正方形或矩形形状，但是应当理解，在实践中，通道122可以具有来自激光钻孔
的不平坦形状，或者由于蚀刻而具有倒角的或圆形的下降边缘的倾斜形状。因此，附图中的通道122的形状仅是为了便于识别，并且本公开不限于具体示出的形状。
55.在图5k中，通过任何选择的技术，例如在一个非限制性示例中的无电镀，将镀层124施加到触点112。镀层124覆盖触点112的整个暴露表面(即，延伸超过第二层压层114并由通道122暴露的触点的整个区域)。最后，在图5l中，组件与第二载体115(图5k)分离，并与其它封装分离以完成封装件100。换句话说，虽然附图仅示出了一个封装件100，但是可以重复模制化合物116和其他特征以在相同的载体113，115上同时形成多个封装件100。在图5j中，执行研磨或锯切操作以将每个单独的封装件100与封装件100的阵列分离。然后，每个封装件100被封装用于进一步的运输，并且可以在激活或使用封装件100之前的后续步骤中被安装到电路板上，如本文所述。虽然未在图5a－图5k中示出，但是应当理解，上述工艺可以包括在晶片103的第二表面107中或上形成集成电路，使得管芯102的第二表面106同样包括其中或其上的集成电路，以用于总体上执行管芯102和封装件100的操作功能。
56.以上描述涉及封装件100的制造过程的一个或多个实施例。然而，应了解，可根据设计因素选择工艺或封装件100的许多方面。举例来说，在一些实施例中，触点112被图示为与第二层压层114共面且对准，使得镀层124延伸超过第二层压层114以在封装件100上形成凸起表面。在一个或多个实施例中，可选择上文所述的电镀或切割深度，使得触点112可相对于第二层压层114凹进或延伸超过第二层压层114，使得镀层124同样相对于第二层压层114凹进，与第二层压层114共面且对准第二层压层114、或延伸超过第二层压层114。在另外的实施例中，可以组合或省略一个或多个步骤。上述变化是基于在本公开的范围内预期的对制造工艺的调整的封装件100的潜在变化的几个非限制性示例。
57.图6是具有部分暴露的安装立柱的半导体封装件200的实施例的横截面图。封装件200包括安装立柱202，其具有第一侧204和与第一侧204相对的第二侧206。立柱202的最外表面208与第一和第二侧面204，206相接，其中侧面204，206在表面208的相对侧上。封装件200还包括在封装件200的层压层212中的多个孔或洞210，以暴露立柱202的一部分。
58.特别地，孔210可以在仅一侧上的层压层212中形成为选定的深度和宽度，例如仅在每个立柱202的第一侧204或第二侧206上。因此，在一些实施例中，孔210仅暴露立柱202的一半。柱202的另一侧或一半覆盖有层压层212。结果，封装件200包括在最外表面208上的镀层214和柱202的侧面204，206中的仅一个侧面。图6中的封装件200相对于已知的封装增加了在安装到板218期间用于与焊料216结合的可用表面积，但是在一些实施例中证明封装件200不一定需要孔210围绕整个柱202延伸。
59.类似地，图7是具有部分暴露的安装立柱的半导体封装300的实施例的等距视图。特别地，封装300包括图7所示的底表面302，其至少部分地由层压层304限定。封装300包括多个立柱306和暴露柱306的侧壁310的部分的多个开口308。尽管图7示出了围绕由层压层304的部分或桥312分开的立柱306等距离间隔开的四个开口308，但是可以选择开口308的数目和布置，并且开口308的数目和布置可以多于或少于具有任何间隔的四个开口。此外，图7示出了在一些实施例中立柱306可以是正方形或矩形而不是圆形或圆柱形。类似于图6和封装件200，封装300包括部分暴露的立柱306，其具有相对于已知封装增加的用于与焊料结合的表面积，而不在整个柱306周围提供通道。
60.图8是具有延伸到再分布层的开口或通道的半导体封装400的实施例的横截面图。
更具体地，封装400包括再分布层402和在再分布层402上的多个安装立柱404。柱404具有在再分布层402上的第一表面406和与第一表面406相对的第二表面408，侧壁410在第一和第二表面406，408之间延伸。层压层412在再分布层402上，其中封装400包括在层压层412中并围绕立柱404延伸的多个开口414。在一些实施例中，开口414从层压层412的外表面延伸到再分布层402。
61.镀层416设置在安装立柱404和再分布层402上。更详细地，镀层416在第二表面408和安装立柱404的整个侧壁410上，以及在立柱404的任一侧或所有侧上的再分布层402的一部分上。镀层416延伸到终止于层压层412。因此，在一些实施例中，当封装400用焊料422安装到电路板420上的触点418时，焊料422沿安装立柱404的整个侧壁410延伸并接触再分布层402(或触点404和再分布层402上的镀层416)。
62.图9是半导体封装500的实施例的横截面图，其中安装立柱的侧壁暴露于小于侧壁的大部分高度的深度。封装500包括再分布层502和在再分布层502上的多个触点504。触点504具有在再分布层502上的第一表面506和与第一表面506相对的第二表面508，侧壁510在第一和第二表面506，508之间延伸。层压层512在再分布层502上，其中封装500包括在围绕触点504延伸的层压层512中的多个间隙514。在一些实施例中，间隙514从层压层512的外表面延伸到小于触点504的侧壁510的高度的一半的距离。
63.镀层516设置在触点504上并终止于再分布层502。更详细地，镀层516在第二表面508和触点504的侧壁510的一部分上，该部分小于触点504的侧壁510的大部分高度，以及在与触点504相邻的再分布层502的一部分上。因此，当封装500用焊料522安装到电路板520上的触点518时，焊料522沿小于触点504(或触点504上的镀层516)的侧壁510的大部分延伸。
64.如图3、图8和图9中的上述示例所示，可以选择围绕安装立柱的通道的深度以对应于侧壁的任何部分。换言之，这些通道可以延伸小于该侧壁的高度的大部分、该侧壁的高度的一半、该侧壁的高度的大部分、或该侧壁的整体或其间的任何地方。镀层同样可以位于由通道暴露的侧壁部分上。触点在封装件的内部，这意味着它们不会突出到封装件的底部之外，以便减小封装厚度，同时增加用于与之结合的表面积，如本文所述。封装件200，300，400，500可与封装件100相同，除非上文另外描述。
65.鉴于以上所述，本公开涉及一种半导体封装件，其具有暴露的安装立柱以增加所述封装与印刷电路板之间的焊接连接中的接合表面积。结合表面积的增加在封装件和板之间产生更强的物理和电连接，这克服了已知半导体封装件的缺点。
66.根据本公开的器件的一个或多个实施例可以被概括为包括：具有第一表面和与所述第一表面相对的第二表面的管芯；所述管芯的第一表面上的第一层压层；穿过所述第一层压层的多个过孔；在所述第一层压层上的再分布层，所述再分布层穿过所述多个过孔延伸到所述管芯的所述第一表面；所述再分布层上的多个立柱，所述多个立柱中的每个立柱包括所述再分布层上的第一表面，与所述第一表面相对的第二表面，以及所述第一表面和第二表面之间的侧壁；所述再分布层和所述第一层压层上的第二层压层；围绕所述多个立柱的所述第二层压层中的多个通道，所述多个立柱中的每个立柱的第二表面和所述侧壁的至少一部分暴露于外部环境；以及在所述管芯的第二表面和所述第一层压层上的模制化合物。
67.在一个实施例中，该器件还可以包括在第二表面上的镀层和多个立柱中的每个立
柱的侧壁的至少一部分。
68.在一个实施例中，多个通道延伸到再分布层。
69.在一个实施例中，多个通道的深度小于多个立柱中的每个立柱的侧壁的高度的大部分。
70.在一个实施例中，多个通道的深度大于多个立柱中的每个立柱的侧壁的大部分高度。
71.在一个实施例中，多个通道与多个立柱中的每个立柱的侧壁相邻。
72.在一个实施例中，多个通道围绕多个立柱的整个周界延伸。
73.一个封装件的一个或多个实施例可以被概括为包括：具有第一表面和与所述第一表面相对的第二表面的管芯；与管芯的第一表面连通的再分布层；所述再分布层上的多个立柱，所述多个立柱中的每个立柱包括所述再分布层上的第一表面，与所述第一表面相对的第二表面，以及所述第一表面和第二表面之间的侧壁；所述管芯的所述第一表面上和所述再分布层的至少一部分上的层压层；在所述多个立柱中的至少一个与所述层压层之间的界面处的所述层压层中的孔，所述多个立柱中的所述至少一个的第二表面和所述侧壁的至少一部分通过所述孔暴露于外部环境；以及在所述管芯的第二表面和所述层压层上的模制化合物。
74.在一个实施例中，封装还包括在多个立柱的至少一个上的镀层。
75.在一个实施例中，镀层在第二表面和多个立柱栓中的至少一个的侧壁的至少一部分上。
76.在一个实施例中，孔的深度大于多个立柱中的至少一个的侧壁的大部分高度。
77.在一个实施例中，所述孔围绕所述至少一个多个立柱的小于整个周界延伸。
78.在一个实施例中，层压层包括在管芯的第一表面和再分布层之间的第一层压层，以及在第一层压层和再分布层的至少一部分上的第二层压层，孔在第二层压层中。
79.一个封装件的一个或多个实施例可以被概括为包括：具有第一表面和与所述第一表面相对的第二表面的管芯；与所述管芯的所述第一表面连通的多个立立柱，所述多个立立柱中的每一个包括第一表面，第二表面第一表面与第二表面之间的侧壁；所述管芯的第一表面上的层压层；所述层压层中的通道，所述多个立柱中的所述至少一个的第二表面和所述侧壁的至少一部分通过所述通道暴露于外部环境；以及在所述管芯的第二表面和所述层压层上的模制化合物。
80.在一个实施例中，封装件包括具有多个通孔的层压层，该封装件包括在层压层上的再分布层，该再分布层通过多个通孔延伸到管芯的第一表面，多个立柱在再分布层上。
81.在一个实施例中，层压层包括第一层压层和第二层压层，第一层压层在管芯的第一表面和再分布层之间，第二层压层在第一层压层上。
82.在一个实施例中，所述封装还包括在第二表面和所述多个立柱中的至少一个的侧壁的至少一部分上的镀层。
83.在一个实施例中，通道是围绕多个立柱中的至少一个的多个通道中的一个，层压层在多个通道中的连续通道之间延伸。
84.在一个实施例中，通道的深度大于多个立柱中的至少一个的侧壁的大部分高度。
85.在一个实施例中，所述封装还包括在第二表面和所述多个立柱中的至少一个的侧
壁的大部分高度上的镀层。
86.在此描述的半导体封装件通常包括具有有源表面和与有源表面相对的无源表面的半导体管芯。第一层压层或介电层在管芯的有源表面上，具有穿过第一层压层形成的多个通孔或开口以暴露管芯的有源表面的部分。通常为铜或其它类似金属的再分布层位于第一层压层上，并且通过通孔延伸到管芯的有源表面。然后，在再分布层上形成电触点或安装立柱。安装立柱同样可以是铜或另一种金属，以产生从立柱，通过再分布层，到管芯的有效表面的电路径。每个立柱包括再分布层上的第一表面、与第一表面相对的第二表面、以及在第一和第二表面之间的侧壁。
87.第二层压层沉积在再分布层和第一层压层上，其中第二层压层最初围绕立柱。将第二层压层向下研磨以暴露立柱的第二表面。此外，在立柱周围的第二层压层中切割或蚀刻出通道或孔，以暴露立柱的选定量的侧壁。在一些实例中，在立柱的暴露部分上形成镀层以防止氧化和腐蚀。模制化合物封装管芯的非有源表面和第一层压层，以完成封装件。
88.然后，封装件可以通过暴露的立柱物理地和电气地耦合到具有焊料的印刷表面板上的电触点。具体地，焊料连接到封装件的暴露的安装立柱和板上的触点。因为安装立柱的侧壁是暴露的，所以在立柱上有更多的表面积用于连接到焊料。表面积的增加导致柱和焊料之间的更强的结合，这又导致封装件和板之间的更强的结合，从而更不可能破裂和分离，因此克服了上述已知封装件的上述缺点。
89.在以上描述中，阐述某些特定细节以便提供对本公开的各种实施例的透彻理解。然而，所属领域的技术人员将了解，可在没有这些特定细节的情况下实践本公开。在其它实例中，未详细描述与电子组件，封装及半导体制造技术相关联的众所周知的结构以避免不必要地模糊对本公开实施例的描述。
90.虽然针对硅管芯示出并描述了各种实施例，但是将容易理解，本公开的实施例不限于此。在各种实施例中，本文中所描述的结构，器件，方法等可实施于任何合适类型或形式的半导体电路小片中或以其它方式用于任何合适类型或形式的半导体电路小片，并且可利用任何合适的半导体电路小片和封装技术来制造。
91.说明书中使用的某些词语和短语如下所述。除非另外指明，否则如贯穿本文件(包括权利要求书)所使用的单数形式“一个”，“一种”和“该”包括复数指代。本文所述的任何特征和元件可以是单个的，例如管芯可以指一个管芯。术语“包括(include)”和“包含(comprise)”以及其派生词意指包括但不限于。短语“与......相关联”和“与其相关联”以及其派生词可意指包括，被包括在......内，与......互连，包含，被包含在......内，连接到......或与......连接，耦合到......或与......耦合，可与......通信，与......协作，交错，并置，接近，绑定到......或与......绑定，具有，具有其特性等。在整个说明书中提供了某些单词和短语的其它定义。
92.诸如第一，第二，第三等的序数的使用不一定暗示排序的顺序意义，而是可以仅区分动作或类似结构或材料的多个实例。
93.在整个说明书，权利要求书和附图中，除非上下文另有明确规定，否则以下术语采用本文明确关联的含义。术语“本文”是指与本技术相关的说明书，权利要求书和附图。短语“在一个实施例中”，“在另一实施例中”，“在各种实施例中”，“在一些实施例中”，“在其它实施例中”和其其它派生词是指本公开的一个或一个以上特征，结构，功能，限制或特性，并且
不限于相同或不同实施例，除非上下文另外明确规定。如本文所用，术语“或”是包含性的“或”运算符，并且等同于短语"a或b，或两者“或”a或b或c，或其任何组合"，并且具有附加要素的列表被类似地处理。术语“基于”不是排他性的，并且允许基于未描述的附加特征，功能，方面或限制，除非上下文另外清楚地指明。此外，在整个说明书中，“一个”，“一种”和“该”的含义包括单数和复数指代。
94.在提供数值范围的情况下，应当理解，在该范围的上限和下限之间的每个中间值(除非上下文另有明确说明)至下限单位的十分之一，以及在该规定范围内的任何其它规定或中间值都包括在本公开内。这些较小范围的上限和下限可以独立地包括在较小范围内，也包括在本公开内，在所述范围内受到任何特别排除的限制。当所述范围包括一个或两个界限时，排除那些包括的界限中的任一个或两个的范围也包括在本公开中。
95.通常，除非另有说明，用于制造本公开和/或其部件的材料可选自合适的材料，例如金属，金属合金(高强度合金，高硬度合金)，复合材料，陶瓷，金属间化合物，塑料，3d可印刷材料，聚合物，半导体材料，塑料化合物等。
96.出于解释的目的，前面的描述使用特定的术语和公式来提供对所公开的实施例的透彻理解。对于本领域技术人员显而易见的是，实施本公开不需要具体细节。已经选择和描述了实施例以最好地解释所公开的实施例的原理及其实际应用，由此使得本领域的其他技术人员能够利用所公开的实施例以及具有适合于预期的特定用途的各种修改的各种实施例。因此，上述公开并不旨在穷举或将本公开限制为所公开的精确形式，并且本领域技术人员认识到，鉴于上述教导，许多修改和变化是可能的。
97.术语“顶部”，“底部”，“上”，“下”，“左”，“右”和其它类似派生词仅用于基于本公开的图中的组件的取向的讨论目的。这些术语不限制本公开中明确公开，隐含公开或固有公开的可能取向，并且除非上下文另外清楚地指示，否则本公开的实施例的任何方面可以以任何取向布置。
98.如此处所使用的，术语“基本上”被解释为包括由于制造半导体封装中的微小差异和变化而导致的普通误差范围或制造公差。除非上下文另外明确规定，否则当用于描述值，量，数量或尺寸时，诸如“大约”，“基本上”和其它衍生词的相对术语通常是指在所述值，量，数量或尺寸的加或减5％内的值，量，数量或尺寸，除非上下文另外明确规定。还应当理解，本文提供的部件或特征的任何特定尺寸仅用于参考本文描述的各种实施例的说明性目的，并且因此，在本公开中明确预期包括比所陈述的尺寸更多或更少的尺寸，除非上下文另外明确规定。
99.根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，所公开的实施例的宽度和范围不应受任何上述实施例的限制，而应仅根据所附权利要求及其等同物来限定。

技术特征：
1.一种电子器件，其特征在于，包括：管芯，具有第一表面和与第一表面相对的第二表面；第一层压层，在所述管芯的第一表面上；多个开口，穿过所述第一层压层；再分布层，在所述第一层压层上，所述再分布层穿过所述多个开口延伸至所述管芯的第一表面；多个立柱，在所述再分布层上，所述多个立柱中的每个立柱包括在所述再分布层上的第一表面，与所述立柱的第一表面相对的所述立柱的第二表面，以及在所述立柱的第一表面和所述立柱的第二表面之间的侧壁；第二层压层，在所述再分布层和所述第一层压层上；所述第二层压层中的多个通道，围绕所述多个立柱，所述多个立柱中的每个立柱的第二表面和所述侧壁的至少一部分通过所述多个通道暴露于外部环境。2.根据权利要求1所述的电子器件，其特征在于，所述电子器件进一步包括：模制化合物，在所述管芯的第二表面和所述第一层压层上；镀层，在所述多个立柱中的每个立柱的第二表面和所述侧壁的所述至少一部分上。3.根据权利要求1所述的电子器件，其特征在于，所述多个通道延伸到所述再分布层。4.根据权利要求1所述的电子器件，其特征在于，所述多个通道具有小于所述多个立柱中的每个立柱的所述侧壁的高度的大部分的深度。5.根据权利要求1所述的电子器件，其特征在于，所述多个通道具有大于所述多个立柱中的每个立柱的所述侧壁的高度的深度。6.根据权利要求1所述的电子器件，其特征在于，所述第二层压层包括外表面，所述多个立柱中的每个立柱的第二表面与所述第二层压层的所述外表面对准。7.根据权利要求1所述的电子器件，其特征在于，所述多个通道围绕所述多个立柱的整个周界延伸。8.一种封装件，其特征在于，包括：管芯，具有第一表面和与第一表面相对的第二表面；再分布层，在所述管芯的第一表面上；所述再分布层上的多个导电延伸部，所述多个导电延伸部中的每个导电延伸部包括所述再分布层上的第一表面，与所述导电延伸部的第一表面相对的导电延伸部的第二表面，以及在所述导电延伸部的第一表面和所述导电延伸部的第二表面之间的侧壁；层压层，在所述管芯的第一表面上和所述再分布层的至少一部分上；孔，在所述层压层中，位于所述多个导电延伸部中的至少一个导电延伸部与所述层压层、第二表面之间的界面处。9.根据权利要求8所述的封装件，其特征在于，进一步包括：镀层，在所述多个导电延伸部中的至少一个导电延伸部上。10.根据权利要求9所述的封装件，其特征在于，所述镀层位于所述多个导电延伸部中的所述至少一个导电延伸部的第二表面和所述侧壁的至少一部分上。11.根据权利要求9所述的封装件，其特征在于，所述孔具有大于所述多个导电延伸部中的所述至少一个导电延伸部的所述侧壁的高度的深度。
12.根据权利要求9所述的封装件，其特征在于，所述孔围绕小于所述至少一个多个导电延伸部的整个周界延伸。13.根据权利要求9所述的封装件，其特征在于，所述层压层包括在所述管芯的第一表面和所述再分布层之间的第一层压层，以及在所述第一层压层和所述再分布层的所述至少一部分上的第二层压层，所述孔在所述第二层压层中。14.一种封装件，其特征在于，包括：管芯，具有第一表面和与第一表面相对的第二表面；多个导电延伸部，在所述管芯的第一表面上，所述多个导电延伸部中的每个导电延伸部包括第一表面、第二表面和在所述导电延伸部的第一表面与所述导电延伸部的第二表面之间的侧壁；层压层，在所述管芯的第一表面上；以及层压层中的通道，位于所述导电延伸部的侧壁和所述层压层的内侧壁之间。15.根据权利要求14所述的封装件，其特征在于，所述层压层包括多个开口，所述封装件进一步包括：再分布层，在所述层压层上、并且穿过所述多个开口延伸至所述管芯的第一表面，所述多个导电延伸部在所述再分布层上。16.根据权利要求15所述的封装件，其特征在于，所述层压层包括第一层压层和第二层压层，所述第一层压层在所述管芯的第一表面和所述再分布层之间，并且所述第二层压层在所述第一层压层上。17.根据权利要求14所述的封装件，其特征在于，进一步包括：镀层，在所述多个导电延伸部中的至少一个所述导电延伸部的第二表面和所述侧壁的至少一部分上。18.根据权利要求14所述的封装件，其特征在于，所述通道是围绕所述多个导电延伸部中的至少一个所述导电延伸部的多个通道中的一个通道，所述层压层在所述多个通道中的连续通道之间延伸。19.根据权利要求14所述的封装件，其特征在于，所述通道具有大于所述多个导电延伸部中的至少一个所述导电延伸部的所述侧壁的高度的大部分的深度。20.根据权利要求19所述的封装件，其特征在于，进一步包括：镀层，在所述多个导电延伸部中的所述至少一个导电延伸部的第二表面和所述侧壁的大部分高度上。

技术总结
本公开的实施例涉及电子器件和封装件。一种电子器件，其特征在于，包括：管芯，具有第一表面和与第一表面相对的第二表面；第一层压层，在管芯的第一表面上；多个开口，穿过第一层压层；再分布层，在第一层压层上、穿过多个开口延伸至管芯的第一表面；多个立柱，在再分布层上，每个立柱包括在再分布层上的第一表面，与立柱的第一表面相对的立柱的第二表面，在立柱的第一表面和立柱的第二表面之间的侧壁；第二层压层，在再分布层和第一层压层上；第二层压层中的多个通道，围绕多个立柱，每个立柱的第二表面和侧壁的至少一部分通过多个通道暴露于外部环境。利用本公开的实施例，有利地改善半导体封装件的可靠性和预期使用寿命周期。半导体封装件的可靠性和预期使用寿命周期。半导体封装件的可靠性和预期使用寿命周期。


技术研发人员：陈永 D
受保护的技术使用者：意法半导体有限公司
技术研发日：2023.01.18
技术公布日：2023/10/20