半导体器件和包括该半导体器件的电子系统的制作方法

1.本公开的示例实施方式涉及半导体器件和包括该半导体器件的电子系统。


背景技术：

2.在需要数据存储的电子系统中存储高容量数据的半导体器件是必需的。因此，已经研究了用于增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法之一，已经提出了包括三维排列的存储单元而不是二维排列的存储单元的半导体器件。


技术实现要素：

3.一方面是提供具有改善的电特性和改善的可靠性的半导体器件。
4.另一方面是提供包括半导体器件的电子系统。
5.根据一个或更多个实施方式的一方面，提供一种半导体器件，该半导体器件包括：第一半导体结构，包括第一基板、设置在第一基板上的电路器件、电连接到电路器件的下布线结构和连接到下布线结构的下接合结构；以及第二半导体结构，包括设置在第一半导体结构上的第二基板、在垂直于第二基板的下表面的第一方向上堆叠并彼此间隔开的栅电极、穿透栅电极并在第一方向上延伸且每个包括沟道层的沟道结构、设置在栅电极和沟道结构下方的上布线结构、连接到上布线结构并接合到下接合结构的上接合结构、设置在第二基板的上表面上并电连接到沟道层且包括金属材料的板导电层、以及穿透全部栅电极并在垂直于第一方向的第二方向上延伸的隔离结构，其中隔离结构包括垂直导电层，垂直导电层从板导电层延伸，与板导电层集成，并包括与板导电层的金属材料相同的金属材料。
6.根据一个或更多个实施方式的另一方面，提供一种半导体器件，该半导体器件包括：第一基板；设置在第一基板上的电路器件；电连接到电路器件的下布线结构；连接到下布线结构的下接合结构；接合到下接合结构的上接合结构；连接到上接合结构的上布线结构；设置在上布线结构上并包括导电材料的板导电层；栅电极，在垂直于板导电层的下表面的第一方向上堆叠并彼此间隔开；沟道结构，穿透栅电极并且每个沟道结构包括沟道层；以及隔离结构，穿透全部栅电极，在垂直于第一方向的第二方向上延伸，并包括垂直导电层，其中垂直导电层与板导电层接触并且包括与板导电层的导电材料相同的导电材料。
7.根据一个或更多个实施方式的又一方面，提供一种电子系统，该电子系统包括：半导体器件，包括第一基板、设置在第一基板上的电路器件、电连接到电路器件的下布线结构、连接到下布线结构的下接合结构、接合到下接合结构的上接合结构、连接到上接合结构的上布线结构、设置在上布线结构上并包括导电材料的板导电层、在垂直于板导电层的下表面的第一方向上堆叠并彼此间隔开的栅电极、穿透栅电极且每个包括沟道层的沟道结构、穿透全部栅电极并在垂直于第一方向的第二方向上延伸且包括垂直导电层的隔离结构、以及通过上布线结构电连接到电路器件的输入/输出焊盘，垂直导电层与板导电层接触，并包括与板导电层的导电材料相同的导电材料；以及控制器，通过输入/输出焊盘电连
接到半导体器件，并被配置为控制半导体器件。
附图说明
8.通过以下详细描述，结合附图，将更清楚地理解本公开的以上及其它方面、特征和优点，附图中：
9.图1是示出根据一示例实施方式的半导体器件的分解透视图；
10.图2是示出根据一示例实施方式的半导体器件的截面图；
11.图3是示出根据一示例实施方式的半导体器件的一部分的放大图；
12.图4是示出根据一示例实施方式的半导体器件的一部分的放大图；
13.图5是示出根据一示例实施方式的半导体器件的一部分的放大图；
14.图6是示出根据一示例实施方式的半导体器件的一部分的放大图；
15.图7是示出根据一示例实施方式的半导体器件的一部分的放大图；
16.图8是示出根据一示例实施方式的半导体器件的截面图；
17.图9是示出根据一示例实施方式的半导体器件的截面图；
18.图10是示出根据一示例实施方式的半导体器件的一部分的放大图；
19.图11是示出根据一示例实施方式的半导体器件的一部分的放大图；
20.图12是示出根据一示例实施方式的半导体器件的一部分的放大图；
21.图13是示出根据一示例实施方式的半导体器件的一部分的放大图；
22.图14至图23是示出根据一些示例实施方式的制造半导体器件的方法的截面图；
23.图24是示出根据一示例实施方式的包括半导体器件的电子系统的图；
24.图25是示出根据一示例实施方式的包括半导体器件的电子系统的透视图，以及
25.图26是示出根据一示例实施方式的半导体封装的截面图。
具体实施方式
26.在下文中，各种实施方式将参照附图如下被描述。
27.图1是示出根据一示例实施方式的半导体器件的分解透视图。
28.参照图1，根据一些示例实施方式的半导体器件100可以包括在垂直方向上堆叠的外围电路区peri和存储单元区cell。外围电路区peri和存储单元区cell可以彼此接合。存储单元区cell可以包括存储单元阵列区mca、与存储单元阵列区mca相邻的阶梯区sa、以及在存储单元阵列区mca和阶梯区sa外侧的外侧区oa。用作输入/输出焊盘的导电焊盘270可以设置在外侧区oa中。如图1的示例中所示，可以设置多个具有相关阶梯区sa的存储单元阵列区mca。然而，存储单元阵列区mca的数量没有特别限制，在一些实施方式中，存储单元阵列区mca的数量可以少于或大于图1的示例中所示的四个。可以设置多个导电焊盘270。
29.外围电路区peri可以包括行解码器dec、页缓冲器pb和其它外围电路pc。在外围电路区peri中，行解码器dec可以解码输入地址，并且可以生成并发送字线的驱动信号。页缓冲器pb可以通过位线连接到存储单元阵列区mca，并且可以读取存储在存储单元中的信息。其它外围电路pc可以是包括控制逻辑和电压发生器的区域，并且可以包括例如锁存电路、高速缓存电路和/或感测放大器。外围电路区peri可以进一步包括焊盘区，在这种情况下，焊盘区可以包括静电放电(esd)器件或数据输入/输出电路。焊盘区的esd器件或数据输入/
输出电路可以电连接到外侧区oa的导电焊盘270。外围电路区peri中的各种电路区域dec、pb和pc可以以各种形式布置。
30.在下文中，将参照图2描述半导体器件100的示例。
31.图2是示出根据一示例实施方式的半导体器件的截面图。在图2中，区域“a”表示图1所示的外侧区oa的一部分、存储单元阵列区mca的一部分和阶梯区sa的一部分在x方向上的截面，区域“b”表示图1所示的存储单元阵列区mca的一部分在y方向上的截面。
32.图3是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“c”相对应的区域。
33.图4是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“d”相对应的区域。
34.参照图2至图4，半导体器件100可以包括外围电路区peri和存储单元区cell，外围电路区peri可以是包括第一基板101的第一半导体结构，存储单元区cell可以是包括第二基板201的第二半导体结构。存储单元区cell可以设置在外围电路区peri上。外围电路区peri和存储单元区cell可以通过接合结构180和280彼此接合。接合结构180和280可以包括下接合结构180和上接合结构280。例如，外围电路区peri和存储单元区cell可以通过铜(cu)到铜(cu)接合而彼此接合。
35.外围电路区peri可以包括第一基板101、在第一基板101中的源极/漏极区105、设置在第一基板101上的电路器件120、下布线结构130、下接合结构180和下绝缘层190。
36.第一基板101可以具有在x方向和y方向上延伸的上表面。可以通过器件隔离层在第一基板101中限定有源区。包括杂质的源极/漏极区105可以设置在有源区的一部分中。第一基板101可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。第一基板101可以被提供为体晶片或外延层。
37.电路器件120可以包括平面晶体管。每个电路器件120可以包括电路栅极电介质层122、间隔物层124和电路栅电极125。源极/漏极区105可以设置在第一基板101中在电路栅电极125的两侧。
38.下布线结构130可以电连接到电路器件120和源极/漏极区105。下布线结构130可以包括具有圆柱形状的下接触插塞131和133以及具有线形状的下布线线路132和134。下接触插塞131和133可以包括第一下接触插塞131和第二下接触插塞133，下布线线路132和134可以包括第一下布线线路132和第二下布线线路134。第一下接触插塞131可以设置在电路器件120和源极/漏极区105上，第二下接触插塞133可以设置在第一下布线线路132上。第一下布线线路132可以设置在第一下接触插塞131上，第二下布线线路134可以设置在第二下接触插塞133上。下布线结构130可以包括导电材料，诸如例如钨(w)、铜(cu)或铝(al)，并且每个部件可以进一步包括扩散屏障物。然而，在示例实施方式中，包括在下布线结构130中的下接触插塞131和133以及下布线线路132和134的层数以及包括在下布线结构130中的下接触插塞131和133以及下布线线路132和134的布置形式可以变化。
39.下接合结构180可以连接到下布线结构130。下接合结构180可以连接到上接合结构280。下接合结构180可以包括下接合通路181和下接合焊盘182，下接合焊盘182可以是接合层。下接合通路181可以设置在第二下布线线路134上。下接合焊盘182可以设置在下接合通路181上。下接合结构180可以包括导电材料，诸如例如钨(w)、铜(cu)或铝(al)，并且每个
部件可以进一步包括扩散屏障层。下接合结构180可以与上接合结构280一起在外围电路区peri和存储单元区cell之间提供电连接路径。
40.下绝缘层190可以设置在第一基板101上的电路器件120上。下绝缘层190可以包括多个绝缘层。下绝缘层190可以由绝缘材料形成。
41.存储单元区cell可以包括第二基板201、设置在第二基板201下方的第一和第二水平导电层202和204、在第二基板201上的板导电层206、堆叠在第二基板201下方的栅电极230、延伸并穿透栅电极230的堆叠结构并包括垂直导电层273和衬垫绝缘层275的隔离结构ms、穿透堆叠结构的沟道结构ch、电连接到栅电极230、沟道结构ch和隔离结构ms的上布线结构250、以及连接到上布线结构250的上接合结构280。存储单元区cell可以进一步包括第一水平牺牲层211、第二水平牺牲层212和第三水平牺牲层213、在第二基板201下方与栅电极230交替堆叠的层间绝缘层220、以及覆盖栅电极230的上绝缘层290。存储单元区cell可以进一步包括与第二基板201间隔开并形成输入/输出焊盘的导电焊盘270。
42.在存储单元阵列区mca中，可以垂直堆叠栅电极230，并可以设置沟道结构ch。在阶梯区sa中，栅电极230可以延伸以具有不同的长度(即，在图2中的y方向上)，使得阶梯区sa可以提供用于将存储单元电连接到外围电路区peri的接触焊盘。
43.第二基板201可以包括半导体材料，诸如例如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅锗。在一些实施方式中，第二基板201可以进一步包括杂质。第二基板201可以被提供为多晶半导体层，诸如多晶硅层或外延层。
44.第二基板201的上端可以设置在与沟道结构ch的上端的水平基本相同的水平上。第二基板201可以通过板导电层206连接到垂直导电层273。
45.第一和第二水平导电层202和204可以在存储单元阵列区mca中堆叠在第二基板201的下表面上。第一水平导电层202可以用作半导体器件100的公共源极线的一部分，例如，第一水平导电层202可以与第二基板201和板导电层206一起用作公共源极线。第一水平导电层202可以在沟道层240周围直接连接到沟道层240。第一水平导电层202可以穿透栅极电介质层245，并且可以与沟道层240接触。在一些实施方式中，第一水平导电层202可以不延伸到阶梯区sa。在一些实施方式中，第二水平导电层204也可以设置在阶梯区sa中。第二水平导电层204可以在存储单元阵列区mca和阶梯区sa中具有基本平坦的上表面和下表面。
46.第一和第二水平导电层202和204可以包括半导体材料，诸如例如多晶硅。在这种情况下，至少第一水平导电层202可以掺有与第二基板201的导电类型相同导电类型的杂质，第二水平导电层204可以是掺杂层或者可以包括从第一水平导电层202扩散的杂质。然而，第二水平导电层204的材料不限于半导体材料，并且可以用绝缘层代替。
47.第一至第三水平牺牲层211、212和213可以在阶梯区sa的一部分中与第一水平导电层202平行地设置在第二基板201下方。第一至第三水平牺牲层211、212和213可以依次堆叠在第二基板201下方。在制造半导体器件100的过程中，第一至第三水平牺牲层211、212和213可以是在第一至第三水平牺牲层211、212和213的一部分被第一水平导电层202替换之后剩余的层。然而，在示例实施方式中，阶梯区sa的其中第一至第三水平牺牲层211、212和213保留的区域的布置可以变化。
48.第一和第三水平牺牲层211和213以及第二水平牺牲层212可以包括不同的绝缘材
料。也就是，在一些实施方式中，第二水平牺牲层212可以具有与第一水平牺牲层211的绝缘材料和第三水平牺牲层213的绝缘材料不同的绝缘材料。第一和第三水平牺牲层211和213可以包括相同的材料。例如，第一和第三水平牺牲层211和213可以由与层间绝缘层220的材料相同的材料形成，第二水平牺牲层212可以由与牺牲绝缘层218(下面描述)的材料相同的材料形成。
49.栅电极230可以在第二基板201下方垂直堆叠并彼此间隔开，并可以形成堆叠结构。栅电极230可以设置在第二基板201和上布线结构250之间。栅电极230可以包括从第二基板201依次形成地选择晶体管、存储单元和串选择晶体管的电极。包括在存储单元中的栅电极230的数量可以取决于半导体器件100的容量来确定。在示例实施方式中，包括在串选择晶体管和地选择晶体管中的栅电极230的数量可以是一个或两个或更多个，并且包括在串选择晶体管和地选择晶体管中的栅电极230可以具有与存储单元的栅电极230相同或不同的结构。在一些实施方式中，栅电极230可以进一步包括栅电极230，该栅电极230设置在包括在串选择晶体管中的栅电极230下方以及包括在地选择晶体管中的栅电极230上，并且包括在用于使用栅诱导漏极泄漏(gidl)现象的擦除操作的擦除晶体管中。在一些实施方式中，栅电极230的一部分，例如，与包括在串选择晶体管和地选择晶体管中的栅电极230相邻的栅电极230可以是虚设栅电极。
50.栅电极230可以在存储单元阵列区mca中垂直堆叠并彼此间隔开，可以从存储单元阵列区mca到阶梯区sa延伸不同的长度，并可以形成台阶差。如图2所示，栅电极230可以在x方向上具有阶梯结构，并且也可以设置为在y方向上具有阶梯结构。由于阶梯结构，栅电极230可以形成阶梯形式，其中下栅电极230可以比上栅电极230延伸得长并且可以提供从层间绝缘层220向下暴露的端部。在示例实施方式中，栅电极230可以在端部具有增加的厚度。尽管未示出，但是上栅电极230的一部分可以被在x方向上延伸的上隔离结构隔离。
51.栅电极230可以形成下栅极堆叠组和在下栅极堆叠组上的上栅极堆叠组。设置在下栅极堆叠组和上栅极堆叠组之间的层间绝缘层220可以具有相对厚的厚度，但是其示例实施方式不限于此。在图2中，栅电极230的两个堆叠组可以垂直设置，但是其示例实施方式不限于此，栅电极230可以形成单个堆叠组或多个堆叠组。
52.栅电极230可以包括金属材料，诸如例如钨(w)、铜(cu)或铝(al)。
53.根据一示例实施方式，栅电极230可以包括多晶硅或金属硅化物材料。在示例实施方式中，栅电极230可以进一步包括扩散屏障层，例如，扩散屏障层可以包括钨氮化物(wn)、钽氮化物(tan)或钛氮化物(tin)或其组合。
54.层间绝缘层220可以设置在栅电极230之间。类似于栅电极230，层间绝缘层220可以在垂直于第二基板201的下表面的方向(即，图2中的z方向)上彼此间隔开，并且可以在x方向上延伸。层间绝缘层220可以包括诸如硅氧化物或硅氮化物的绝缘材料。
55.板导电层206可以在存储单元阵列区mca和阶梯区sa中设置在第二基板201的上表面上。板导电层206可以包括导电材料，诸如例如，诸如钨(w)、铜(cu)或铝(al)的金属材料或者诸如多晶硅的半导体材料，并且板导电层206可以进一步包括扩散屏障层。
56.板导电层206可以连接到第二基板201和垂直导电层273。板导电层206可以通过板导电层206的下表面与第二基板201和垂直导电层273接触。板导电层206可以通过第二基板201电连接到沟道层240。仅垂直导电层273可以被提供为直接连接到板导电层206以施加电
信号的结构。板导电层206可以通过垂直导电层273接收电信号，并且可以用作半导体器件100的公共源极线的一部分，并且可以与第二基板201和第一水平导电层202一起用作例如公共源极线。
57.隔离结构ms可以设置为通过在存储单元阵列区mca和阶梯区sa中穿透栅电极230而在x方向上延伸。隔离结构ms可以穿透堆叠在第二基板201下方的全部栅电极230，并且可以连接到第二基板201。隔离结构ms可以在x方向上延伸，并且可以在y方向上将栅电极230彼此隔离。隔离结构ms可以包括垂直导电层273和衬垫绝缘层275。衬垫绝缘层275可以围绕垂直导电层273的外侧表面。如图2-4所示，由于高的高宽比，垂直导电层273可以具有其上部区域的宽度小于其下部区域的宽度的形状。垂直导电层273可以连接到板导电层206。垂直导电层273可以通过板导电层206和第二基板201电连接到沟道层240。垂直导电层273可以经由板导电层206和第二基板201将通过源极接触252c和253c施加的电信号传输到沟道层240。垂直导电层273可以从板导电层206的下部延伸，以与板导电层206集成。垂直导电层273和板导电层206可以通过沉积工艺或连续沉积工艺形成，并且可以形成为集成层。在一些实施方式中，界面表面可以不存在于垂直导电层273和板导电层206之间。垂直导电层273可以包括与板导电层206的导电材料相同的导电材料，诸如例如，诸如钨(w)、铜(cu)或铝(al)的金属材料或者诸如多晶硅的半导体材料。在一些实施方式中，垂直导电层273可以进一步包括扩散屏障层。衬垫绝缘层275可以包括诸如硅氧化物或硅氮化物的绝缘材料。
58.每个沟道结构ch可以形成存储单元串，并可以在存储单元阵列区mca中形成行和列的同时彼此间隔开。沟道结构ch可以设置成在x-y平面中形成网格图案，或者可以设置成在一个方向上的锯齿形图案。沟道结构ch可以在z方向上延伸，可以具有柱状形状，并且可以具有倾斜的侧表面，该侧表面的宽度可以取决于高宽比朝着第二基板201减小。
59.每个沟道结构ch可以具有其中分别穿透栅电极的下栅极堆叠组和上栅极堆叠组的下沟道结构和上沟道结构彼此连接的形式，并可以具有由于连接区域中宽度的差异或变化而形成的弯曲部分。
60.如图4所示，沟道层240可以设置在沟道结构ch中。下沟道结构的沟道层240和上沟道结构的沟道层240可以彼此连接。在沟道结构ch中，沟道层240可以形成为围绕其中的填充绝缘层247的环形状。然而，在一些示例实施方式中，在没有填充绝缘层247的情况下，沟道层240可以具有柱形状，诸如圆柱形状或棱柱形状。沟道层240可以在上部连接到第一水平导电层202。沟道层240可以包括半导体材料，诸如多晶硅或单晶硅。
61.沟道焊盘249可以设置在填充绝缘层247下方。沟道焊盘249可以覆盖填充绝缘层247的下表面，并且可以与沟道层240接触。沟道焊盘249可以包括例如掺杂的多晶硅。
62.栅极电介质层245可以设置在栅电极230和沟道层240之间。栅极电介质层245可以包括从沟道层240向外依次堆叠的隧穿层241、电荷存储层242和阻挡层243。隧穿层241可以将电荷隧穿到电荷存储层242中，并且可以包括例如硅氧化物(sio2)、硅氮化物(si3n4)或硅氮氧化物(sion)或其组合。电荷存储层242可以是电荷俘获层或浮栅导电层。阻挡层243可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)或高k电介质材料或其组合。在示例实施方式中，栅极电介质层245的至少一部分可以沿着栅电极230在水平方向上延伸。
63.上布线结构250可以电连接到栅电极230、沟道结构ch的沟道层240、和垂直导电层
273。上布线结构250可以包括具有圆柱形状的接触插塞251'、连接接触252'和253'、栅极接触251a、252a和253a、沟道接触252b和253b、源极接触252c和253c以及上接触插塞255，并可以包括具有线形状的上布线线路254和256。栅极接触251a、252a和253a可以包括第一栅极接触251a、在第一栅极接触251a上的第二栅极接触252a和在第二栅极接触252a上的第三栅极接触253a。沟道接触252b和253b可以包括第一沟道接触252b和第二沟道接触253b。源极接触252c和253c可以包括第一源极接触252c和第二源极接触253c。上布线线路254和256可以包括第一上布线线路254和第二上布线线路256。接触插塞251'可以通过设置在其下方的连接接触252'和253'电连接到上布线线路254和256。
64.接触插塞251'可以直接连接到外侧区oa中的导电焊盘270。接触插塞251'可以具有例如柱形状，并且可以取决于高宽比具有朝向上部减小的宽度。例如，在一些实施方式中，接触插塞251'的上端的宽度可以小于下端的宽度。例如，接触插塞251'的宽度可以朝导电焊盘270或者在远离第一基板101的方向上减小。
65.栅极接触251a、252a和253a可以在阶梯区sa中连接到栅电极230。栅极接触251a、252a和253a可以设置为连接到穿透上绝缘层290的至少一部分并被暴露的每个栅电极230。沟道接触252b和253b可以在存储单元阵列区mca中通过沟道结构ch的沟道焊盘249电连接到沟道层240。
66.源极接触252c和253c可以连接到垂直导电层273。源极接触252c和253c可以通过垂直导电层273电连接到板导电层206。
67.第一上布线线路254可以设置在第三栅极接触253a、第二沟道接触253b和第二源极接触253c下方，第二上布线线路256可以设置在上接触插塞255下方。上接触插塞255可以设置在第一上布线线路254下方。上布线结构250可以包括导电材料，诸如例如钨(w)、铜(cu)或铝(al)，并且每个部件可以进一步包括扩散屏障层。然而，在示例实施方式中，包括在上布线结构250中的接触251a、252a、252b、252c、253a、253b、253c和255以及上布线线路254和256的层数及其布置形式可以变化。
68.导电焊盘270可以是半导体器件100的输入/输出焊盘，并可以电连接到控制器。导电焊盘270可以与接触插塞251'的上表面直接接触。导电焊盘270可以电连接到外围电路区peri中的电路器件120。
69.上接合结构280可以连接到上布线结构250。上接合结构280可以连接到下接合结构180。上接合结构280可以包括上接合通路281和上接合焊盘282，上接合焊盘282可以是接合层。上接合通路281可以设置在第二上布线线路256下方。上接合焊盘282可以设置在上接合通路281下方。上接合结构280可以包括导电材料，诸如例如钨(w)、铜(cu)或铝(al)，并且每个部件可以进一步包括扩散屏障层。
70.上绝缘层290可以设置为覆盖第二基板201、设置在第二基板201下方的栅电极230、以及下绝缘层190。上绝缘层290可以包括多个绝缘层。上绝缘层290可以由绝缘材料形成。
71.图5是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“c”相对应的区域。
72.参照图5，在半导体器件100a的隔离结构ms中，衬垫绝缘层275可以在与层间绝缘层220接触的区域中具有突出形状。层间绝缘层220可以在横向方向上凹陷，并且垂直导电
层273和衬垫绝缘层275可以扩展到层间绝缘层220凹陷到的区域。因此，垂直导电层273和衬垫绝缘层275可以在其外侧表面上包括突起。在示例实施方式中，当衬垫绝缘层275相对较厚时，突起可以不形成在垂直导电层273的外侧表面上。
73.图6是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“c”相对应的区域。
74.参照图6，不同于图3中的示例实施方式，在半导体器件100b的隔离结构ms中，垂直导电层273可以具有其上部区域的宽度可大于其下部区域的宽度的形状。这种结构可以通过在下面参照图21描述的制造工艺期间蚀刻隔离结构ms中存在的绝缘层277来形成。
75.图7是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“c”相对应的区域。
76.参照图7，除了垂直导电层273和衬垫绝缘层275之外，半导体器件100c的隔离结构ms可以进一步包括绝缘层277。绝缘层277可以围绕衬垫绝缘层275的外侧表面。隔离结构ms可以具有其下部区域的宽度可大于其上部区域的宽度的形状。不同于图3中的隔离结构ms的示例实施方式，垂直导电层273可以具有其上部区域的宽度可大于下部区域的宽度的形状。在示例实施方式中，绝缘层277可以设置为围绕衬垫绝缘层275的一部分。在示例实施方式中，绝缘层277的上端的水平可以变化，在一些示例实施方式中，绝缘层277可以设置为围绕衬垫绝缘层275的除了衬垫绝缘层275的上部之外的部分。在示例实施方式中，垂直导电层273和绝缘层277的相对厚度可以变化。
77.图8是示出根据一示例实施方式的半导体器件的截面图。
78.参照图8，半导体器件100d可以包括板延伸层209。板延伸层209可以设置在板导电层206下面。在一些实施方式中，板延伸层209可以仅存在于阶梯区sa中。第二基板201和第一至第三水平牺牲层211、212和213可以从阶梯区sa中省略。板延伸层209可以包括与板导电层206的导电材料相同的导电材料，诸如例如，诸如钨(w)、铜(cu)或铝(al)的金属材料或者诸如多晶硅的半导体材料。在一些实施方式中，板延伸层209可以进一步包括扩散屏障层。板延伸层209可以连接到板导电层206。板延伸层209可以与板导电层206集成，并且可以形成集成层。板延伸层209可以连接到第二基板201和板导电层206。板延伸层209可以通过板延伸层209的侧表面连接到第二基板201，并且可以通过板延伸层209的上表面连接到板导电层206。板延伸层209可以通过第二基板201电连接到沟道层240。板延伸层209可以通过垂直导电层273和板导电层206接收电信号，并且可以用作半导体器件100d的公共源极线的一部分。例如，板延伸层209可以与第二基板201、第一水平导电层202和板导电层206一起用作公共源极线。
79.图9是示出根据一示例实施方式的半导体器件的截面图。
80.图10是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“d”相对应的区域。
81.参照图9和图10，与图2中的示例实施方式不同，半导体器件100e可省略第二基板201、第一和第二水平导电层202和204、以及第一至第三水平牺牲层211、212和213。半导体器件100e的板导电层206可以覆盖沟道层240的上表面，并且可以围绕沟道层240的外侧表面的上部。也就是，在一些实施方式中，沟道层240可以延伸到板导电层206中，使得沟道层240的最上表面的水平可以高于板导电层206的下表面的水平。板导电层206可以连接到沟
道层240。板导电层206的下表面可以与设置在最上端的层间绝缘层220的上表面接触。在每个沟道结构ch的上端上的栅极电介质层245从其被去除的区域中，沟道层240和板导电层206可以彼此直接接触。
82.图11是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“c”相对应的区域。
83.参照图11，不同于图2中的示例实施方式，半导体器件100f的垂直导电层273的下部可以具有由第一源极接触252c形成的凹陷区域r。第一源极接触252c的上部的一部分可以设置在垂直导电层273中，并且垂直导电层273的下部可以围绕第一源极接触252c的上部。例如，第一源极接触252c的最上表面的水平可以高于垂直导电层273的最下表面的水平。
84.图12是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“d”相对应的区域。
85.参照图12，不同于图2中的示例实施方式，在半导体器件100g中，存储单元区cell可以省略第一和第二水平导电层202和204，且在一些实施方式中，沟道结构ch可以进一步包括外延层207。
86.外延层207可以在沟道结构ch的上端设置为与板导电层206接触，并可以设置在至少一个栅电极230的侧表面上。外延层207的下表面的水平可以低于最上面的栅电极230的下表面的水平且高于紧接着在最上面的栅电极230下方的栅电极230的上表面的水平，但是其示例实施方式不限于此。外延层207可以通过外延层207的下表面连接到沟道层240。栅极绝缘层208可以进一步设置在外延层207和与外延层207相邻的栅电极230之间。
87.图13是示出根据一示例实施方式的半导体器件的一部分的放大图，示出了与图2中的区域“e”相对应的区域。
88.参照图13，半导体器件100h可以包括焊盘辅助层269。焊盘辅助层269可以与板导电层206间隔开。焊盘辅助层269可以连接到导电焊盘270和接触插塞251'。焊盘辅助层269可以与板导电层206一起形成，并且可以具有与板导电层206的厚度相同的厚度。焊盘辅助层269可以包括与板导电层206的导电材料相同的导电材料，诸如例如，诸如钨(w)、铜(cu)或铝(al)的金属材料或者诸如多晶硅的半导体材料。在一些实施方式中，焊盘辅助层269可以进一步包括扩散屏障层。
89.图14至图23是示出根据一示例实施方式的制造半导体器件的方法的截面图，示出了与图2中的区域相对应的区域。
90.参照图14，可以在第一基板101上形成包括在外围电路区peri中的电路器件120、下布线结构130和下接合结构180。
91.首先，可以在第一基板101中形成器件隔离层，并可以在第一基板101上依次形成电路栅极电介质层122和电路栅电极125。器件隔离层可以通过例如浅沟槽隔离(sti)工艺形成。电路栅极电介质层122和电路栅电极125可以使用原子层沉积(ald)或化学气相沉积(cvd)形成。电路栅极电介质层122可以由硅氧化物形成，电路栅电极125可以由多晶硅或金属硅化物层中的至少一种形成，但是其示例实施方式不限于此。此后，可以在电路栅极电介质层122和电路栅电极125的两个侧壁上形成间隔物层124和源极/漏极区105。在示例实施方式中，间隔物层224可以包括多个层。
92.下布线结构130的下接触插塞131和133可以通过形成下绝缘层190的一部分、通过蚀刻而去除一部分、并在其中填充导电材料来形成。下布线线路132和134可以通过例如沉积导电材料并图案化该材料来形成。
93.下接合结构180的下接合通路181可以通过形成下绝缘层190的一部分、通过蚀刻而去除一部分、并在其中填充导电材料来形成。下接合焊盘182可以通过例如沉积导电材料并图案化该材料来形成。下接合结构180可以通过例如沉积工艺或镀覆工艺形成。当通过镀覆工艺形成接合层时，可以优先形成籽晶层。
94.下绝缘层190可以包括多个绝缘层。下绝缘层190的一部分可以在形成下布线结构130和下接合结构180的每个工艺中形成。因此，可以形成外围电路区peri。
95.参照图15，可以在基底基板301上形成接地通路260，此后，可以形成第二基板201、第一至第三水平牺牲层211、212和213以及第二水平导电层204，并且可以交替地堆叠牺牲绝缘层218和层间绝缘层220。
96.首先，可以在基底基板301上形成上绝缘层290的一部分，并可以形成穿过其的接地通路260。基底基板301可以包括半导体材料，诸如例如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。基底基板301可以被提供来在去除基底基板301的后续工艺中控制第二基板201的厚度。例如，上绝缘层290的一部分可以设置在基底基板301和第二基板201之间。接地通路260可以通过形成穿透上绝缘层290的一部分的通路孔并用半导体材料填充该通路孔来形成。
97.此后，可以形成第二基板201，且可以在第二基板201上形成第一至第三水平牺牲层211、212和213以及第二水平导电层204。第二基板201可以通过上绝缘层290的一部分与基底基板301间隔开。第一至第三水平牺牲层211、212和213可以依次堆叠在第二基板201上。存储单元阵列区mca中的第一至第三水平牺牲层211、212和213可以用通过后续工艺形成的(图2中的)第一水平导电层202代替。第二水平导电层204可以形成在第三水平牺牲层213上。
98.可以通过交替地堆叠牺牲绝缘层218和层间绝缘层220来形成第一和第二模结构。具体地，可以形成第二水平导电层204，可以形成第一模结构，可以形成穿透第一模结构的垂直牺牲层219，以及可以形成第二模结构。
99.可以通过后续工艺用(图2中的)栅电极230部分地替换牺牲绝缘层218。牺牲绝缘层218可以由与层间绝缘层220的材料不同的材料形成，并且可以由在特定蚀刻条件下相对于层间绝缘层220具有蚀刻选择性的材料形成。例如，层间绝缘层220可以由硅氧化物和硅氮化物中的至少一种形成，牺牲绝缘层218可以由与层间绝缘层的材料不同的材料形成，该材料选自硅、硅氧化物、硅碳化物和硅氮化物。在示例实施方式中，层间绝缘层220的厚度可以不相同。层间绝缘层220和牺牲绝缘层218的厚度以及层间绝缘层220和牺牲绝缘层218中包括的膜的数量可以不同于所示的示例。
100.可以使用掩模层重复执行用于牺牲绝缘层218的光刻工艺和蚀刻工艺，使得在阶梯区sa中上牺牲绝缘层218可以比下牺牲绝缘层218延伸得短。因此，牺牲绝缘层218可以在预定单元中形成阶梯结构。
101.此后，可以形成覆盖牺牲绝缘层218和层间绝缘层220的堆叠结构的上绝缘层290。
102.参照图16，可以形成穿透牺牲绝缘层218和层间绝缘层220的堆叠结构的沟道结构
ch。可以在对应于(图2中的)隔离结构ms的区域中形成穿透牺牲绝缘层218和层间绝缘层220的堆叠结构的开口os。
103.沟道结构ch可以通过使用掩模层各向异性蚀刻牺牲绝缘层218和层间绝缘层220来形成，并可以通过形成具有孔形状的沟道孔并填充所述孔来形成。(在图15中的)垂直牺牲层219可以通过穿过第二模结构的上沟道孔被去除，并且栅极电介质层245、沟道层240、沟道填充绝缘层247和沟道焊盘249可以形成在下沟道孔和上沟道孔中。当使用等离子体干法蚀刻工艺来形成沟道孔时，在沟道孔中产生的离子可在沟道孔的上部和下部产生电位差。然而，由于第二水平导电层204和第二基板201通过接地通路260连接到基底基板301，所以例如，正电荷可以流到基底基板301，并且移动通过掩模层的负电荷可以从晶片的边缘流到基底基板301，从而防止由于电位差引起的电弧缺陷。
104.由于堆叠结构的高度，沟道结构ch的侧壁可不垂直于第二基板201的上表面。沟道结构ch可以形成为使第二基板201的一部分凹陷。
105.栅极电介质层245可以使用ald或cvd工艺形成为具有均匀的厚度。在该工艺中，可以形成栅极电介质层245的全部或一部分，并且可以在该工艺中形成沿着沟道结构ch的垂直于第二基板201延伸的部分。沟道层240可以形成在沟道结构ch中的栅极电介质层245上。沟道填充绝缘层247可以填充沟道结构ch，并且可以是绝缘材料。沟道焊盘249可以由导电材料形成，诸如例如多晶硅。
106.此后，开口os可以穿透牺牲绝缘层218和层间绝缘层220的堆叠结构，并可以穿透第二水平导电层204和第一至第三水平牺牲层211、212和213。
107.参照图17，可以通过开口os去除牺牲绝缘层218，并可以形成栅电极230。
108.首先，可以通过回蚀工艺暴露第二水平牺牲层212，同时在开口中形成牺牲间隔物层。第二水平牺牲层212可以被从存储单元阵列区mca中的暴露区域选择性地去除，并且上部和下部的第一和第三水平牺牲层211和213可以被去除。
109.第一至第三水平牺牲层211、212和213可以通过例如湿蚀刻工艺去除。在去除第一和第三水平牺牲层211和213的过程中，栅极电介质层245的在从其去除了第二水平牺牲层212的区域中暴露的部分也可以被去除。第一水平导电层202可以通过在从其去除了第一至第三水平牺牲层211、212和213的区域中沉积导电材料来形成，并且可以从开口去除牺牲间隔物层。通过该工艺，第一水平导电层202可以形成在存储单元阵列区mca中，并且第一至第三水平牺牲层211、212和213可以形成在阶梯区sa中。
110.此后，可以通过开口os去除牺牲绝缘层218来形成隧道部分，并可以通过用导电材料填充隧道部分来形成栅电极230。导电材料可以包括金属、多晶硅或金属硅化物材料。可以形成栅电极230，可以通过附加工艺去除沉积在开口中的导电材料，并且可以通过填充绝缘材料来形成绝缘层277。
111.参照图18，可以形成栅极接触251a、252a和253a、沟道接触252b和253b、源极接触252c和253c、上接触插塞255、上布线线路254和256以及接触插塞251'，并可以形成上接合结构280。
112.栅极接触251a、252a和253a的第一栅极接触251a可以形成为在阶梯区sa中连接到栅电极230，沟道接触252b和253b的第一沟道接触252b可以形成为连接到沟道焊盘249，源极接触252c和253c的第一源极接触252c可以连接到绝缘层277。
113.栅极接触251a、252a和253a、沟道接触252b和253b、源极接触252c和253c、上接触插塞255、上布线线路254和256以及接触插塞251'可以具有不同的深度，并可以通过使用蚀刻停止层同时形成接触孔以及用导电材料填充接触孔来形成。然而，在示例实施方式中，栅极接触251a、252a和253a、沟道接触252b和253b、源极接触252c和253c、上接触插塞255、上布线线路254和256以及接触插塞251'的一部分可以在不同的工艺中形成。
114.此后，上接合结构280可以以与形成下接合结构180的方式类似的方式形成。因此，可以形成存储单元区cell。然而，在制造半导体器件的工艺期间，存储单元区cell可以包括基底基板301。
115.参照图19，外围电路区peri(其可以是第一半导体结构)和存储单元区cell(其可以是第二半导体结构)可以彼此接合。
116.外围电路区peri和存储单元区cell可以通过按压将下接合焊盘182接合到上接合焊盘282来连接。存储单元区cell可以颠倒地设置在外围电路区peri上，并且可以被接合，使得上接合焊盘282可以面朝下。外围电路区peri和存储单元区cell可以直接彼此接合，而不提供诸如单独的粘合层的粘合剂。例如，在一些实施方式中，外围电路区peri和存储单元区cell可以通过铜(cu)到铜(cu)接合而彼此接合。
117.参照图20，可以去除基底基板301和接地通路260，并可以暴露第二基板201和接触插塞251'。
118.可以通过例如抛光工艺(诸如研磨工艺)去除基底基板301和接地通路260。因此，第二基板201和接触插塞251'的上表面可以暴露。在这种情况下，设置在沟道结构ch的上端上的阻挡层243可以用作抛光停止层。第二基板的上端可以设置在与沟道结构ch的上端的水平基本相同的水平。
119.参照图21，可以去除隔离结构ms中存在的绝缘层277。
120.可以通过执行光刻工艺和蚀刻工艺去除绝缘层277。在这种情况下，第一源极接触252c可以用作蚀刻停止层。如图7所示，在一些实施方式中，绝缘层277的一部分可以不被去除，并且绝缘层277可以围绕衬垫绝缘层275的外侧表面的全部或一部分。
121.参照图22，可以在隔离结构ms中形成衬垫绝缘层275。
122.衬垫绝缘层275可以通过在隔离结构中沉积绝缘材料并通过执行光刻工艺和蚀刻工艺去除绝缘材料的一部分形成。在这种情况下，第一源极接触252c可以用作蚀刻停止层。
123.参照图23，可以形成垂直导电层273、板导电层206和导电焊盘270。
124.可以通过沉积导电材料的工艺或沉积导电材料的连续工艺形成垂直导电层273和板导电层206。在这种情况下，垂直导电层273可以包括与板导电层206的导电材料相同的导电材料，并且可以从板导电层206的下部延伸以与板导电层206集成。
125.此后，可以通过形成上绝缘层290、去除上绝缘层290的一部分以及用导电材料填充该部分来形成导电焊盘270。因此，可以制造图1至图4中的半导体器件。
126.图24是示出包括根据一示例实施方式的半导体器件的电子系统的透视图。
127.参照图24，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以实现为包括一个或多个半导体器件1100的储存器件或者包括储存器件的电子装置。例如，电子系统1000可以实现为包括一个或多个半导体器件1100的固态驱动器件(ssd)、通用串行总线(usb)、计算系统、医疗设备或通信设备。
128.半导体器件1100可以实现为非易失性存储器件，诸如例如以上参照图1至图13描述的nand闪存器件。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在示例实施方式中，第一结构1100f可以设置在第二结构1100s的侧面上。第一结构1100f可以实现为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以实现为存储单元结构，该存储单元结构包括位线bl、公共源极线csl、字线wl、第一和第二栅极上部线ul1和ul2、第一和第二栅极下部线ll1和ll2以及设置在位线bl和公共源极线csl之间的存储单元串cstr。
129.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。在示例实施方式中，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以变化。
130.在示例实施方式中，上晶体管ut1和ut2可以包括串选择晶体管，下晶体管lt1和lt2可以包括地选择晶体管。栅极下部线ll1和ll2可以分别被配置为下晶体管lt1和lt2的栅电极。字线wl可以被配置为存储单元晶体管mct的栅电极，栅极上部线ul1和ul2可以分别被配置为上晶体管ut1和ut2的栅电极。
131.在示例实施方式中，下晶体管lt1和lt2可以包括彼此串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括彼此串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut1中的至少一个可以用在利用gidl现象擦除存储在存储单元晶体管mct中的数据的擦除操作中。
132.公共源极线csl、第一和第二栅极下部线ll1和ll2、字线wl以及第一和第二栅极上部线ul1和ul2可以通过从第一结构1100f延伸到第二结构1100s的第一连接线1115电连接到解码器电路1110。位线bl可以通过从第一结构110f延伸到第二结构1100s的第二连接线1125电连接到页缓冲器1120。
133.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct当中的至少一个被选存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f延伸到第二结构1100s的输入/输出连接线1135电连接到逻辑电路1130。
134.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在示例实施方式中，电子系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制多个半导体器件1100。
135.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定的固件操作，并且可以通过控制nand控制器1220访问半导体器件1100。nand控制器1220可以包括处理与半导体器件1100的通信的控制器接口1221。通过控制器接口1221，可以传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管mct的数据以及要从半导体器件1100的存储单元晶体管mct读取的数据。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当通过主机接口1230接收到来自外部主机的控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
136.图25是示出根据一示例实施方式的包括半导体器件的电子系统的透视图。
137.参照图25，一示例实施方式中的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装2003和dram 2004。半导体封装2003和dram 2004可以通过形成在主板2001上的布线图案2005连接到控制器2002。
138.主板2001可以包括连接器2006，连接器2006包括多个联接至外部主机的引脚。连接器2006中的多个引脚的数量和布置可以取决于电子系统2000和外部主机之间的通信接口而变化。在示例实施方式中，电子系统2000可以根据通用串行总线(usb)、快速外围组件互连(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy当中的一个接口与外部主机通信。在示例实施方式中，电子系统2000可以由通过连接器2006从外部主机供应的电力操作。电子系统2000可以进一步包括电力管理集成电路(pmic)，用于将从外部主机供应的电力分配给控制器2002和半导体封装2003。
139.控制器2002可以向半导体封装2003写入数据或从半导体封装2003读取数据，并可以提高电子系统2000的运行速度。
140.dram 2004可以配置为缓冲存储器，用于减轻作为数据存储空间的半导体封装2003与外部主机之间的速度差异。包括在电子系统2000中的dram 2004可以作为高速缓冲存储器操作，并且可以提供用于在对半导体封装2003的控制操作中临时存储数据的空间。当电子系统2000可以包括dram 2004时，除了用于控制半导体封装2003的nand控制器之外，控制器2002可以进一步包括用于控制dram 2004的dram控制器。
141.半导体封装2003可以包括彼此间隔开的第一和第二半导体封装2003a和2003b。第一和第二半导体封装2003a和2003b中的每个可以被配置为包括多个半导体芯片2200的半导体封装。第一和第二半导体封装2003a和2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
142.封装基板2100可以配置为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图24中的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参照图1至图13描述的半导体器件。
143.在示例实施方式中，连接结构2400可以配置为将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一和第二半导体封装2003a和2003b的每个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在示例实施方式中，在第一和第二半导体封装2003a和2003b的每个中，半导体芯片2200可以通过包括贯通电极(tsv)的连接结构而不是接合线方法的连接结构2400彼此电连接。
144.在示例实施方式中，控制器2002和半导体芯片2200可以包括在单个封装中。在示例实施方式中，控制器2002和半导体芯片2200可以安装在不同于主板2001的单独的插入基板上，并且控制器2002和半导体芯片2200可以通过形成在插入基板上的布线彼此连接。
145.图26是示出根据一示例实施方式的半导体封装的截面图，示出了沿线i-i'截取的图25中的半导体封装2003的一示例实施方式。
146.参照图26，在半导体封装2003a中，每个半导体芯片2200可以包括半导体基板
4010、在半导体基板4010上的第一半导体结构4100和通过对第一半导体结构4100的晶片接合方法接合到第一半导体结构4100的第二半导体结构4200。
147.第一半导体结构4100可以包括外围电路区，该外围电路区包括外围布线4110和下接合结构4150。第二半导体结构4200可以包括公共源极线4205、设置在公共源极线4205和第一半导体结构4100之间的栅极堆叠结构4210、穿透栅极堆叠结构4210的沟道结构4220和隔离结构4230、以及分别电连接到沟道结构4220和栅极堆叠结构4210的(图24中的)字线wl的上接合结构4250。例如，上接合结构4250可以通过电连接到位线4240和(图24中的)字线wl的(图2中的)栅极接触251a、252a和253a电连接到沟道结构4220和(图24中的)字线wl。第一半导体结构4100的下接合结构4150和第二半导体结构4200的上接合结构4250可以彼此接合并接触。下接合结构4150和上接合结构4250的接合部分可以由例如铜(cu)形成。
148.如放大图中所示，第二半导体结构4200可以进一步包括板导电层206、垂直导电层273和衬垫绝缘层275。每个半导体芯片2200可以进一步包括输入/输出焊盘2210和设置在输入/输出焊盘2210下方的输入/输出连接线4265。输入/输出连接线4265可以电连接到第二接合结构4210的一部分。
149.图26中的半导体芯片2200可以通过连接结构2400以接合线形式彼此电连接。然而，在示例实施方式中，半导体封装中的半导体芯片，诸如图26中的半导体芯片2200，可以通过包括贯通电极tsv的连接结构彼此电连接。
150.根据前述示例实施方式，通过设置包括金属材料以通过第二基板201和板导电层206电连接到沟道层240的隔离结构ms，可以提供具有改善的电性能和改善的可靠性的半导体器件和包括该半导体器件的电子系统。
151.虽然以上已示出和描述了示例实施方式，但对于本领域技术人员明显的是，在不脱离如所附权利要求限定的本公开的范围的情况下，其将配置为可以进行修改和变化。
152.本技术要求于2022年3月30日在韩国知识产权局提交的第10-2022-0039703号韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术特征：
1.一种半导体器件，包括：第一半导体结构，包括第一基板、设置在所述第一基板上的电路器件、电连接到所述电路器件的下布线结构和连接到所述下布线结构的下接合结构；以及第二半导体结构，包括设置在所述第一半导体结构上的第二基板、在垂直于所述第二基板的下表面的第一方向上堆叠并彼此间隔开的栅电极、穿透所述栅电极并在所述第一方向上延伸且每个包括沟道层的沟道结构、设置在所述栅电极下方和所述沟道结构下方的上布线结构、连接到所述上布线结构并接合到所述下接合结构的上接合结构、设置在所述第二基板的上表面上并电连接到所述沟道层且包括金属材料的板导电层、以及穿透所述栅电极的全部并在垂直于所述第一方向的第二方向上延伸的隔离结构，其中所述隔离结构包括垂直导电层，所述垂直导电层从所述板导电层延伸，与所述板导电层集成，并包括与所述板导电层的所述金属材料相同的金属材料。2.根据权利要求1所述的半导体器件，其中所述上布线结构进一步包括源极接触，所述源极接触设置在所述垂直导电层下方，连接到所述垂直导电层，并且电连接到所述板导电层。3.根据权利要求1所述的半导体器件，其中所述隔离结构进一步包括围绕所述垂直导电层的外侧表面的衬垫绝缘层。4.根据权利要求1所述的半导体器件，其中所述金属材料包括钨(w)、铜(cu)和铝(al)中的至少一种。5.根据权利要求1所述的半导体器件，其中所述第二基板包括掺杂的半导体材料。6.根据权利要求1所述的半导体器件，其中所述第二基板的上表面的水平与所述沟道结构的上表面的水平基本相同。7.根据权利要求3所述的半导体器件，其中所述第二半导体结构进一步包括与所述栅电极交替堆叠的层间绝缘层，以及其中所述衬垫绝缘层的部分在所述衬垫绝缘层的与所述层间绝缘层接触的区域中朝向所述层间绝缘层突出。8.根据权利要求3所述的半导体器件，其中所述隔离结构的上部区域的宽度大于所述隔离结构的下部区域的宽度。9.根据权利要求8所述的半导体器件，其中所述隔离结构进一步包括围绕所述衬垫绝缘层的外侧表面的至少一部分的绝缘层。10.根据权利要求1所述的半导体器件，其中所述垂直导电层的下部具有凹陷区域。11.根据权利要求1所述的半导体器件，其中所述沟道结构进一步包括设置在所述沟道层和所述栅电极之间以及所述沟道层和所述第二基板之间的栅极电介质层，以及其中所述第二半导体结构进一步包括水平导电层，所述水平导电层设置在所述第二基板和所述栅电极之间，穿透所述栅极电介质层，并与所述沟道层直接接触。12.根据权利要求11所述的半导体器件，其中所述垂直导电层通过所述板导电层、所述第二基板和所述水平导电层电连接到所述沟道层。13.根据权利要求1所述的半导体器件，其中所述第二半导体结构进一步包括：与所述板导电层间隔开的焊盘辅助层，所述焊盘辅助层的水平与所述板导电层的水平
相同；连接到所述焊盘辅助层的上部的导电焊盘；以及连接到所述焊盘辅助层的下部的接触插塞。14.一种半导体器件，包括：第一基板；设置在所述第一基板上的电路器件；电连接到所述电路器件的下布线结构；连接到所述下布线结构的下接合结构；接合到所述下接合结构的上接合结构；连接到所述上接合结构的上布线结构；设置在所述上布线结构上并包括导电材料的板导电层；栅电极，在垂直于所述板导电层的下表面的第一方向上堆叠并彼此间隔开；沟道结构，穿透所述栅电极并且每个所述沟道结构包括沟道层；以及隔离结构，穿透所述栅电极的全部，在垂直于所述第一方向的第二方向上延伸，并包括垂直导电层，其中所述垂直导电层与所述板导电层接触并且包括与所述板导电层的所述导电材料相同的导电材料。15.根据权利要求14所述的半导体器件，其中所述垂直导电层和所述板导电层是集成层，其间没有界面表面。16.根据权利要求14所述的半导体器件，其中所述半导体器件进一步包括板延伸层，所述板延伸层在所述栅电极的阶梯区中设置在所述板导电层下方，以及其中所述板延伸层包括与所述板导电层的金属材料相同的金属材料。17.根据权利要求14所述的半导体器件，其中所述板导电层覆盖所述沟道层的上表面并且围绕所述沟道层的外侧表面的上部。18.根据权利要求14所述的半导体器件，其中所述沟道结构的每个进一步包括设置在所述栅电极和所述沟道层之间的栅极电介质层，以及其中所述栅极电介质层不延伸到所述板导电层中并暴露所述沟道层。19.一种电子系统，包括：半导体器件，包括第一基板、设置在所述第一基板上的电路器件、电连接到所述电路器件的下布线结构、连接到所述下布线结构的下接合结构、接合到所述下接合结构的上接合结构、连接到所述上接合结构的上布线结构、设置在所述上布线结构上并包括导电材料的板导电层、在垂直于所述板导电层的下表面的第一方向上堆叠并彼此间隔开的栅电极、穿透所述栅电极且每个包括沟道层的沟道结构、穿透所述栅电极的全部并在垂直于所述第一方向的第二方向上延伸且包括垂直导电层的隔离结构、以及通过所述上布线结构电连接到所述电路器件的输入/输出焊盘，所述垂直导电层与所述板导电层接触并包括与所述板导电层的所述导电材料相同的导电材料；以及控制器，通过所述输入/输出焊盘电连接到所述半导体器件并被配置为控制所述半导体器件。
20.根据权利要求19所述的电子系统，其中所述沟道层电连接到所述垂直导电层和所述板导电层。

技术总结
本公开涉及一种半导体器件和包括该半导体器件的电子系统。该半导体器件包括：第一半导体结构，包括下接合结构；以及第二半导体结构，包括设置在第一半导体结构上的第二基板、在垂直于第二基板的下表面的第一方向上堆叠并彼此间隔开的栅电极、接合到下接合结构的上接合结构、设置在第二基板的上表面上并电连接到沟道层且包括金属材料的板导电层、以及穿透全部栅电极并在垂直于第一方向的第二方向上延伸的隔离结构。隔离结构包括垂直导电层，该垂直导电层从板导电层延伸并与板导电层集成，并且包括与板导电层的金属材料相同的金属材料。料。料。


技术研发人员：成政泰 张允瑄 崔茂林
受保护的技术使用者：三星电子株式会社
技术研发日：2023.03.29
技术公布日：2023/10/19