OTP延时电路及LDO芯片的制作方法

otp延时电路及ldo芯片
技术领域
1.本发明属于芯片设计技术领域，具体涉及一种otp延时电路及ldo芯片。


背景技术：

2.在ldo芯片的应用系统中，如果芯片过热会导致芯片烧坏，从而整个系统丧失功能。因此ldo芯片中需要增加过温保护(over temperature protect,otp)功能。
3.传统的otp电路是在芯片内部检测芯片的结温，当温度到达一定值如t1(如175℃)时判定芯片过热，芯片内部输出使能信号关断芯片；当温度回落到一定值如t2(如155℃)时，芯片重新开始正常工作，一般t2《t1，具有温度迟滞的功能。
4.但传统的otp一般只具备温度迟滞功能，开关只受温度控制，当芯片内部的温度变化速度较快时，芯片将持续处于触发otp、恢复正常工作
……
的循环工作中，并且温度迟滞越小，周期频率越高，芯片的可靠性受限。但如果增大温度迟滞，会导致芯片的正常工作温度变低，影响系统的正常工作。
5.因此，针对上述技术问题，有必要提供一种otp延时电路及ldo芯片。


技术实现要素：

6.有鉴于此，本发明的目的在于提供一种otp延时电路及ldo芯片，以避免频繁触发otp、恢复正常工作的情况。
7.为了实现上述目的，本发明一实施例提供的技术方案如下：
8.一种otp延时电路，所述otp延时电路包括：
9.温度迟滞单元，包括比较器、与比较器第一输入端相连的基准电压单元、与比较器第二输入端相连的温度敏感单元及与比较器输出端相连的第一反相器；
10.时钟信号产生单元，与比较器的第二输入端相连，用于控制比较器第二输入端的电压，以产生时钟信号vclk；
11.延时单元，与第一反相器的输出端相连，用于对时钟信号vclk进行延时以产生延时信号vq；
12.otp单元，与延时单元及温度迟滞单元相连，用于根据时钟信号vclk及延时信号vq产生单边延时的otp信号。
13.一实施例中，所述基准电压单元用于提供第一基准电压vref_h或第二基准电压vref_l，基准电压单元包括第一nmos管和第二nmos管；
14.所述第一nmos管的源极与比较器的第一输入端相连，漏极与第一基准电压vref_h相连，栅极与比较器的输出信号va相连；
15.所述第二nmos管的源极与比较器的第一输入端相连，漏极与第二基准电压vref_l相连，栅极与第一反相器输出的时钟信号vclk相连。
16.一实施例中，所述基准电压单元用于提供基准电压vref，所述比较器为迟滞比较器。
17.一实施例中，所述温度敏感单元包括第一电流源i1和温度敏感器件，第一电流源i1的第一端与电源电压vdd相连，温度敏感器件电性连接于第一电流源i1的第二端与地电位之间，且温度敏感器件与比较器的第二输入端电性连接。
18.一实施例中，所述温度敏感器件为双极型晶体管，双极型晶体管的基极和集电极分别与地电位相连，发射极分别与第一电流源i1的第二端和比较器的第二输入端相连。
19.一实施例中，所述延时单元包括n个串联的第一触发器dff11～dff1n，其中：
20.第一触发器dff11的时钟端口clk与时钟信号vclk相连，第一触发器dff12～dff1n的clk端口分别与前一个第一触发器的输出端口和输入端口d相连，第一触发器dff1n的输入端口d与电源电压vdd相连，第一触发器dff1n的输出端口q用于输出延时信号vq。
21.一实施例中，所述延时单元的延时时间为t*2n，其中，t为时钟信号vclk的周期，n为第一触发器的个数。
22.一实施例中，所述otp单元包括第二触发器dff2、第一与门、或非门及第一非门，其中：
23.第二触发器dff2的输入端口d与电源电压vdd相连，时钟端口clk与延时信号vq相连，复位端口reset与时钟信号vclk相连；
24.第一与门的第一输入端与otp信号相连，第二输入端与时钟信号vclk相连；
25.或非门的第一输入端与第二触发器dff2的输出端口q相连，第二输入端与第一与门的输出端相连，输出端与第一非门的输入端及第一触发器dff12～dff1n的复位端口reset相连，第一非门的输出端用于输出otp信号。
26.一实施例中，所述时钟信号产生单元包括第三nmos管、与非门、第二与门、第二非门及第一或门，其中：
27.与非门的第一输入端与时钟信号vclk相连，第二输入端与otp信号相连，第二与门的第一输入端与与非门的输出端相连，第二输入端与时钟信号vclk相连，第二非门的输入端与使能信号en相连，第一或门的第一输入端与第二与门的输出端相连，第二输入端与第二非门的输出端相连；
28.第三nmos管的栅极与第一或门的输出端相连，源极与地电位相连，漏极与比较器的第二输入端相连。
29.一实施例中，所述otp延时电路还包括上电延时屏蔽单元，包括第三触发器dff3、第四nmos管、第二电流源i2、电容c、第二反相器及第三反相器，其中：
30.第三触发器dff3的时钟端口clk与时钟信号vclk相连，输入端口d与电源电压vdd相连，复位端口reset与使能信号en相连，输出端口与第四nmos管的栅极相连；
31.第二电流源i2的第一端与电源电压vdd相连，第二端与第四nmos管的漏极相连，第四nmos管的源极与地电位相连；
32.电容c的第一端与第四nmos管的漏极相连，第二端与地电位相连；
33.第二反相器的输入端与第四nmos管的漏极相连，输出端用于输出第一上电延时信号enb_dly，第三反相器的输入端与第二反相器的输出端相连，输出端用于输出第二上电延时信号en_dly。
34.一实施例中，所述otp单元包括第二触发器dff2、第一与门、或非门、第一非门、第
二与门及第二或门，其中：
35.第三与门的第一输入端与第二上电延时信号en_dly相连，第二输入端与延时信号vq，第二或门的第一输入端与第一上电延时信号enb_dly相连，第二输入端与otp信号相连；
36.第二触发器dff2的输入端口d与电源电压vdd相连，时钟端口clk与第三与门的输出端相连，复位端口reset与时钟信号vclk相连；
37.第一与门的第一输入端与第二或门的输出端相连，第二输入端与时钟信号vclk相连；
38.或非门的第一输入端与第二触发器dff2的输出端口q相连，第二输入端与第一与门的输出端相连，输出端与第一非门的输入端及第一触发器dff12～dff1n的复位端口reset相连，第一非门的输出端用于输出otp信号。
39.一实施例中，所述时钟信号产生单元包括第三nmos管、与非门、第二与门、第二非门、第一或门及第四与门，其中：
40.与非门的第一输入端与时钟信号vclk相连，第二输入端与otp信号相连，第四与门的第一输入端与时钟信号vclk相连，第二输入端与第二上电延时信号en_dly相连；
41.第二与门的第一输入端与与非门的输出端相连，第二输入端与第四与门的输出端相连，第二非门的输入端与使能信号en相连，第一或门的第一输入端与第二与门的输出端相连，第二输入端与第二非门的输出端相连；
42.第三nmos管的栅极与第一或门的输出端相连，源极与地电位相连，漏极与比较器的第二输入端相连。
43.本发明一实施例提供的技术方案如下：
44.一种ldo芯片，所述ldo芯片包括上述的otp延时电路。
45.本发明具有以下有益效果：
46.本发明的otp延时电路不仅实现了温度迟滞，还能够实现在otp恢复时延时，触发otp时直接关断后续电路，避免芯片频繁开关切换造成芯片烧坏或者系统功能异常；
47.上电延时屏蔽单元能够在上电过程中屏蔽otp的延时功能，缩短了ldo的启动时间；
48.利用比较器的特性构造时钟信号vclk，无需额外的osc振荡器。
附图说明
49.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
50.图1为本发明实施例1中otp延时电路的示意图；
51.图2为本发明实施例1中otp延时电路的工作时序图；
52.图3为本发明实施例2中otp延时电路的示意图；
53.图4为本发明实施例2中otp延时电路的工作时序图。
具体实施方式
54.为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
55.本发明公开了一种otp延时电路，包括：
56.温度迟滞单元，包括比较器、与比较器第一输入端相连的基准电压单元、与比较器第二输入端相连的温度敏感单元及与比较器输出端相连的第一反相器；
57.时钟信号产生单元，与比较器的第二输入端相连，用于控制比较器第二输入端的电压，以产生时钟信号vclk；
58.延时单元，与第一反相器的输出端相连，用于对时钟信号vclk进行延时以产生延时信号vq；
59.otp单元，与延时单元及温度迟滞单元相连，用于根据时钟信号vclk及延时信号vq产生单边延时的otp信号。
60.本发明还公开了一种ldo芯片，包括上述的otp延时电路。
61.针对传统otp电路存在的只能对迟滞温度控制，而无法控制过温保护时间的问题，本发明通过加入时钟信号产生单元、延时单元和otp单元，在芯片从otp中恢复正常工作时添加延时，避免出现芯片频繁触发otp、恢复正常工作的情况。
62.以下结合具体实施例对本发明作进一步说明。
63.实施例1：
64.参图1所示为本实施例中otp延时电路的示意图，其包括：
65.温度迟滞单元，包括比较器cmp、与比较器cmp第一输入端相连的基准电压单元11、与比较器cmp第二输入端相连的温度敏感单元12及与比较器cmp输出端相连的第一反相器inv1；
66.时钟信号产生单元20，与比较器cmp的第二输入端相连，用于控制比较器cmp第二输入端的电压，以产生时钟信号vclk；
67.延时单元30，与第一反相器inv1的输出端相连，用于对时钟信号vclk进行延时以产生延时信号vq；
68.otp单元40，与延时单元与温度迟滞单元相连，用于根据时钟信号vclk及延时信号vq产生单边延时的otp信号。
69.示例性地，本实施例中的基准电压单元11用于提供第一基准电压vref_h或第二基准电压vref_l，基准电压单元包括第一nmos管nm1和第二nmos管nm2。具体地：
70.第一nmos管nm1的源极与比较器cmp的第一输入端相连，漏极与第一基准电压vref_h相连，栅极与比较器cmp的输出信号va相连；
71.第二nmos管nm2的源极与比较器cmp的第一输入端相连，漏极与第二基准电压vref_l相连，栅极与第一反相器inv1输出的时钟信号vclk相连。
72.应当理解的是，本发明中的温度迟滞不限于使用两个不同的参考电压来实现，也可以通过使用迟滞比较器来构造迟滞，此时仅需一个基准电压vref。
73.示例性地，本实施例中的温度敏感单元12包括第一电流源i1和温度敏感器件，第一电流源i1的第一端与电源电压vdd相连，温度敏感器件电性连接于第一电流源i1的第二端与地电位之间，且温度敏感器件与比较器cmp的第二输入端电性连接。
74.于本实施例中，温度敏感器件为双极型晶体管bjt，双极型晶体管bjt的基极和集电极分别与地电位相连，发射极分别与第一电流源i1的第二端和比较器cmp的第二输入端相连。本实施例中利用bjt的vbe负温特性，在其他实施例中也可以采用其他温度敏感器件，此处不再一一举例说明。
75.示例性地，本实施例中的延时单元30包括n个串联的第一触发器dff11～dff1n，其中：
76.第一触发器dff11的时钟端口clk与时钟信号vclk相连，第一触发器dff12～dff1n的clk端口分别与前一个第一触发器的输出端口和输入端口d相连，第一触发器dff1n的输入端口d与电源电压vdd相连，第一触发器dff1n的输出端口q用于输出延时信号vq。
77.示例性地，本实施例中的otp单元40包括第二触发器dff2、第一与门and1、或非门nor及第一非门not1，其中：
78.第二触发器dff2的输入端口d与电源电压vdd相连，时钟端口clk与延时信号vq相连，复位端口reset与时钟信号vclk相连；
79.第一与门and1的第一输入端与otp信号相连，第二输入端与时钟信号vclk相连；
80.或非门nor的第一输入端与第二触发器dff2的输出端口q相连，第二输入端与第一与门and1的输出端相连，输出端与第一非门not1的输入端及第一触发器dff12～dff1n的复位端口reset相连，第一非门not1的输出端用于输出otp信号。
81.示例性地，本实施例中的时钟信号产生单元20包括第三nmos管nm3、与非门nand、第二与门and2、第二非门not2及第一或门or1，其中：
82.与非门nand的第一输入端与时钟信号vclk相连，第二输入端与otp信号相连，第二与门and2的第一输入端与与非门nand的输出端相连，第二输入端与时钟信号vclk相连，第二非门not2的输入端与使能信号en相连，第一或门or1的第一输入端与第二与门and2的输出端相连，第二输入端与第二非门not2的输出端相连；
83.第三nmos管nm3的栅极与第一或门or1的输出端相连，源极与地电位相连，漏极与比较器cmp的第二输入端相连。
84.本实施例中的otp延时电路实现了在芯片结温高至otp触发温度(如175℃)时，otp检测电路立刻输出使能信号en控制芯片关断；在温度下降至otp恢复温度(如155℃)后，经过一段长时间的延时才放开，让芯片正常工作。不仅实现了温度迟滞，还具有单边延时功能，避免芯片频繁开关切换造成芯片烧坏或者系统功能异常。
85.以下结合图2对本实施例中otp延时电路的工作原理进行详细说明。
86.利用双极型晶体管bjt中vbe(基极与发射极之间的电压差)的负温特性，当温度到达175℃时，vbe低于vref_l，比较器输出的vclk为低电平，无需延时，通过或门or直接传到otp模块的输出端otp，使能关断芯片，此时比较器的基准电压变为vref_h；
87.当温度下降到155℃以下时，vbe高于vref_h，比较器输出vclk为高电平，此时比较的基准电压变为vref_l。vclk控制第三nmos管nm3将vbe下拉到地，经过比较器的延时，vclk输出为低，nm4关断，vbe重新建立到高于vref_h，比较器输出vclk再次变为高电平。
88.此时时钟信号vclk可看作是一个周期固定为vbe充电时间t1、比较器从低翻高的时间t2和从高翻低的时间t3之和t，脉宽固定为比较器从高翻低的时间t3的时钟信号。
89.将vclk作为第一触发器dff11的时钟信号，经过t*2n的延时后(n为第一触发器的数量)，输出vq为高电平，同时控制otp单元输出otp信号恢复芯片的正常工作。
90.当otp信号输出为高电平后，时钟信号vclk将不应再下拉vbe，同时第一触发器停止计时，vq被复位以保证下次计时不被影响。因此将otp_n设置为第一触发器的复位信号，otp为高电平时q被复位为0；同时通过otp和vclk的与非门nand，在二者均为高时，vbe下拉控制信号在此阶段不使能。
91.本实施例中的各信号的电平转换如下表：
[0092][0093]
实施例2：
[0094]
参图3所示为本实施例中otp延时电路的示意图，其包括：
[0095]
温度迟滞单元，包括比较器cmp、与比较器cmp第一输入端相连的基准电压单元11、与比较器cmp第二输入端相连的温度敏感单元12及与比较器cmp输出端相连的第一反相器inv1；
[0096]
时钟信号产生单元20，与比较器cmp的第二输入端相连，用于控制比较器cmp第二输入端的电压，以产生时钟信号vclk；
[0097]
延时单元30，与第一反相器inv1的输出端相连，用于对时钟信号vclk进行延时以产生延时信号vq；
[0098]
otp单元40，与延时单元与温度迟滞单元相连，用于根据时钟信号vclk及延时信号vq产生单边延时的otp信号；
[0099]
上电延时屏蔽单元50，与温度迟滞单元相连，用于在上电过程中屏蔽otp的延时功能，上电完成后延时功能正常。
[0100]
示例性地，本实施例中的上电延时屏蔽单元50包括第三触发器dff3、第四nmos管nm4、第二电流源i2、电容c、第二反相器inv2及第三反相器inv3，其中：
[0101]
第三触发器dff3的时钟端口clk与时钟信号vclk相连，输入端口d与电源电压vdd相连，复位端口reset与使能信号en相连，输出端口与第四nmos管nm4的栅极相连；
[0102]
第二电流源i2的第一端与电源电压vdd相连，第二端与第四nmos管nm4的漏极相连，第四nmos管nm4的源极与地电位相连；
[0103]
电容c的第一端与第四nmos管nm4的漏极相连，第二端与地电位相连；
[0104]
第二反相器inv2的输入端与第四nmos管nm4的漏极相连，输出端用于输出第一上电延时信号enb_dly，第三反相器inv3的输入端与第二反相器的输出端相连，输出端用于输出第二上电延时信号en_dly。
[0105]
适应性地，本实施例中的otp单元40包括第二触发器dff2、第一与门and1、或非门nor、第一非门not1、第三与门and3及第二或门or2，其中：
[0106]
第三与门and3的第一输入端与第二上电延时信号en_dly相连，第二输入端与延时信号vq，第二或门or2的第一输入端与第一上电延时信号enb_dly相连，第二输入端与otp信号相连；
[0107]
第二触发器dff2的输入端口d与电源电压vdd相连，时钟端口clk与第三与门and3的输出端相连，复位端口reset与时钟信号vclk相连；
[0108]
第一与门and1的第一输入端与第二或门or2的输出端相连，第二输入端与时钟信号vclk相连；
[0109]
或非门nor的第一输入端与第二触发器dff2的输出端口q相连，第二输入端与第一与门and1的输出端相连，输出端与第一非门not1的输入端及第一触发器dff12～dff1n的复位端口reset相连，第一非门not1的输出端用于输出otp信号。
[0110]
适应性地，本实施例中的时钟信号产生单元20包括第三nmos管nm3、与非门nand、第二与门and2、第二非门not2、第一或门or1及第四与门and4，其中：
[0111]
与非门nand的第一输入端与时钟信号vclk相连，第二输入端与otp信号相连，第四与门and4的第一输入端与时钟信号vclk相连，第二输入端与第二上电延时信号en_dly相连；
[0112]
第二与门and2的第一输入端与与非门nand的输出端相连，第二输入端与第四与门and4的输出端相连，第二非门not2的输入端与使能信号en相连，第一或门or1的第一输入端与第二与门and2的输出端相连，第二输入端与第二非门not2的输出端相连；
[0113]
第三nmos管nm3的栅极与第一或门or1的输出端相连，源极与地电位相连，漏极与比较器cmp的第二输入端相连。
[0114]
本实施例中otp延时电路的温度迟滞和单边延时与实施例1类似，此处不再进行赘述，以下仅针对本实施例中的上电延时屏蔽进行说明。
[0115]
参图4所示，在上电时，对使能信号en进行延时，生成en_dly和enb_dly信号，当第一次触发otp恢复前，en_dly信号始终为低电平，因此vbe将不能被第三nmos管nm3下拉，从而延时单元将不再起作用，otp＝vclk；第一次触发otp恢复后，en_dly经过一段时间的延时后翻转为高电平，延时单元开始使能，在下一次触发otp恢复时，延时模块将正常工作。
[0116]
本实施例中的各信号的电平转换如下表：
[0117]
[0118][0119]
综上所述，本发明的otp延时电路不仅实现了温度迟滞，还具有单边延时功能，避免芯片频繁开关切换造成芯片烧坏或者系统功能异常。此外，为避免otp延时单元的存在使得ldo的启动时间加长，本发明还提出采用逻辑控制，在上电过程中屏蔽otp的延时功能，上电完成后延时功能正常。
[0120]
由以上技术方案可以看出，本发明具有以下优点：
[0121]
本发明的otp延时电路不仅实现了温度迟滞，还能够实现在otp恢复时延时，触发otp时直接关断后续电路，避免芯片频繁开关切换造成芯片烧坏或者系统功能异常；
[0122]
上电延时屏蔽单元能够在上电过程中屏蔽otp的延时功能，缩短了ldo的启动时间；
[0123]
利用比较器的特性构造时钟信号vclk，无需额外的osc振荡器。
[0124]
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0125]
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

技术特征：
1.一种otp延时电路，其特征在于，所述otp延时电路包括：温度迟滞单元，包括比较器、与比较器第一输入端相连的基准电压单元、与比较器第二输入端相连的温度敏感单元及与比较器输出端相连的第一反相器；时钟信号产生单元，与比较器的第二输入端相连，用于控制比较器第二输入端的电压，以产生时钟信号vclk；延时单元，与第一反相器的输出端相连，用于对时钟信号vclk进行延时以产生延时信号vq；otp单元，与延时单元及温度迟滞单元相连，用于根据时钟信号vclk及延时信号vq产生单边延时的otp信号。2.根据权利要求1所述的otp延时电路，其特征在于，所述基准电压单元用于提供第一基准电压vref_h或第二基准电压vref_l，基准电压单元包括第一nmos管和第二nmos管；所述第一nmos管的源极与比较器的第一输入端相连，漏极与第一基准电压vref_h相连，栅极与比较器的输出信号va相连；所述第二nmos管的源极与比较器的第一输入端相连，漏极与第二基准电压vref_l相连，栅极与第一反相器输出的时钟信号vclk相连。3.根据权利要求1所述的otp延时电路，其特征在于，所述基准电压单元用于提供基准电压vref，所述比较器为迟滞比较器。4.根据权利要求1所述的otp延时电路，其特征在于，所述温度敏感单元包括第一电流源i1和温度敏感器件，第一电流源i1的第一端与电源电压vdd相连，温度敏感器件电性连接于第一电流源i1的第二端与地电位之间，且温度敏感器件与比较器的第二输入端电性连接。5.根据权利要求4所述的otp延时电路，其特征在于，所述温度敏感器件为双极型晶体管，双极型晶体管的基极和集电极分别与地电位相连，发射极分别与第一电流源i1的第二端和比较器的第二输入端相连。6.根据权利要求1所述的otp延时电路，其特征在于，所述延时单元包括n个串联的第一触发器dff11～dff1n，其中：第一触发器dff11的时钟端口clk与时钟信号vclk相连，第一触发器dff12～dff1n的clk端口分别与前一个第一触发器的输出端口和输入端口d相连，第一触发器dff1n的输入端口d与电源电压vdd相连，第一触发器dff1n的输出端口q用于输出延时信号vq。7.根据权利要求1所述的otp延时电路，其特征在于，所述延时单元的延时时间为t*2
n
，其中，t为时钟信号vclk的周期，n为第一触发器的个数。8.根据权利要求6所述的otp延时电路，其特征在于，所述otp单元包括第二触发器dff2、第一与门、或非门及第一非门，其中：第二触发器dff2的输入端口d与电源电压vdd相连，时钟端口clk与延时信号vq相连，复位端口reset与时钟信号vclk相连；第一与门的第一输入端与otp信号相连，第二输入端与时钟信号vclk相连；或非门的第一输入端与第二触发器dff2的输出端口q相连，第二输入端与第一与门的输出端相连，输出端与第一非门的输入端及第一触发器dff12～dff1n的复位端口reset相
连，第一非门的输出端用于输出otp信号。9.根据权利要求6所述的otp延时电路，其特征在于，所述时钟信号产生单元包括第三nmos管、与非门、第二与门、第二非门及第一或门，其中：与非门的第一输入端与时钟信号vclk相连，第二输入端与otp信号相连，第二与门的第一输入端与与非门的输出端相连，第二输入端与时钟信号vclk相连，第二非门的输入端与使能信号en相连，第一或门的第一输入端与第二与门的输出端相连，第二输入端与第二非门的输出端相连；第三nmos管的栅极与第一或门的输出端相连，源极与地电位相连，漏极与比较器的第二输入端相连。10.根据权利要求1所述的otp延时电路，其特征在于，所述otp延时电路还包括上电延时屏蔽单元，包括第三触发器dff3、第四nmos管、第二电流源i2、电容c、第二反相器及第三反相器，其中：第三触发器dff3的时钟端口clk与时钟信号vclk相连，输入端口d与电源电压vdd相连，复位端口reset与使能信号en相连，输出端口与第四nmos管的栅极相连；第二电流源i2的第一端与电源电压vdd相连，第二端与第四nmos管的漏极相连，第四nmos管的源极与地电位相连；电容c的第一端与第四nmos管的漏极相连，第二端与地电位相连；第二反相器的输入端与第四nmos管的漏极相连，输出端用于输出第一上电延时信号enb_dly，第三反相器的输入端与第二反相器的输出端相连，输出端用于输出第二上电延时信号en_dly。11.根据权利要求10所述的otp延时电路，其特征在于，所述otp单元包括第二触发器dff2、第一与门、或非门、第一非门、第二与门及第二或门，其中：第三与门的第一输入端与第二上电延时信号en_dly相连，第二输入端与延时信号vq，第二或门的第一输入端与第一上电延时信号enb_dly相连，第二输入端与otp信号相连；第二触发器dff2的输入端口d与电源电压vdd相连，时钟端口clk与第三与门的输出端相连，复位端口reset与时钟信号vclk相连；第一与门的第一输入端与第二或门的输出端相连，第二输入端与时钟信号vclk相连；或非门的第一输入端与第二触发器dff2的输出端口q相连，第二输入端与第一与门的输出端相连，输出端与第一非门的输入端及第一触发器dff12～dff1n的复位端口reset相连，第一非门的输出端用于输出otp信号。12.根据权利要求10所述的otp延时电路，其特征在于，所述时钟信号产生单元包括第三nmos管、与非门、第二与门、第二非门、第一或门及第四与门，其中：与非门的第一输入端与时钟信号vclk相连，第二输入端与otp信号相连，第四与门的第一输入端与时钟信号vclk相连，第二输入端与第二上电延时信号en_dly相连；第二与门的第一输入端与与非门的输出端相连，第二输入端与第四与门的输出端相连，第二非门的输入端与使能信号en相连，第一或门的第一输入端与第二与门的输出端相连，第二输入端与第二非门的输出端相连；第三nmos管的栅极与第一或门的输出端相连，源极与地电位相连，漏极与比较器的第二输入端相连。
13.一种ldo芯片，其特征在于，所述ldo芯片包括权利要求1～12中任一项所述的otp延时电路。

技术总结
本发明揭示了一种OTP延时电路及LDO芯片，所述OTP延时电路包括：温度迟滞单元，包括比较器、与比较器第一输入端相连的基准电压单元、与比较器第二输入端相连的温度敏感单元及与比较器输出端相连的第一反相器；时钟信号产生单元，与比较器的第二输入端相连，用于控制比较器第二输入端的电压，以产生时钟信号VCLK；延时单元，与第一反相器的输出端相连，用于对时钟信号VCLK进行延时以产生延时信号VQ；OTP单元，与延时单元及温度迟滞单元相连，用于根据时钟信号VCLK及延时信号VQ产生单边延时的OTP信号。本发明的OTP延时电路不仅实现了温度迟滞，还能够实现在OTP恢复时延时，触发OTP时直接关断后续电路，避免芯片频繁开关切换造成芯片烧坏或者系统功能异常。芯片烧坏或者系统功能异常。芯片烧坏或者系统功能异常。


技术研发人员：杨芮
受保护的技术使用者：思瑞浦微电子科技（上海）有限责任公司
技术研发日：2023.07.03
技术公布日：2023/10/8