用于三维小芯片形成的局部应力区域的制作方法

用于三维小芯片形成的局部应力区域
1.相关申请的交叉引用
2.本披露要求2021年1月26日提交的美国临时申请号63/141,552(“method of making localized stress regions for advanced3d chiplet formation”)和2021年1月26日提交的美国临时申请号63/141,553(“method of making localized stress regions for advanced3d chiplet formation”)的权益，这些申请的内容通过援引以其整体并入本文。
技术领域
3.本披露总体上涉及包括半导体器件、晶体管和集成电路的微电子器件，包括微制造方法。


背景技术：

4.在半导体器件的制造中(尤其是在微观尺度上)，执行各种制作工艺，比如成膜沉积、蚀刻掩模产生、图案化、材料蚀刻和移除、以及掺杂处理。重复地执行这些工艺以在衬底上形成所期望的半导体器件元件。从历史上看，通过微制造，已在一个平面中产生晶体管，并在有源器件平面上方形成布线/金属化层，且因此，这些晶体管已被表征为二维(2d)电路或2d制作。缩放工作已极大地增加了2d电路中每单位面积的晶体管数量，但是随着缩放进入个位数纳米半导体器件制作节点，缩放工作正遭遇更大的挑战。半导体器件制作商已表达了对其中晶体管堆叠在彼此的顶部上的三维(3d)半导体电路的期望。


技术实现要素：

5.本披露的各方面提供了一种用于将小芯片形成到半导体结构上的方法。例如，该方法可以包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；以及将第一半导体结构的第一侧附接至载体衬底。该方法可以进一步包括：在第一半导体结构的第二侧上形成应力膜；以及将载体衬底与第一半导体结构分离。该方法可以进一步包括：切割应力膜和第一半导体结构以限定至少一个小芯片；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得第二布线结构连接至第一布线结构。在实施例中，该方法可以进一步包括：在该至少一个小芯片结合到第二半导体结构之后，移除应力膜。
6.在实施例中，该方法可以进一步包括：将应力膜图案化以形成图案化应力膜，并且切割应力膜和第一半导体结构以限定至少一个小芯片可以包括：切割图案化应力膜和第一半导体结构以限定至少一个小芯片。在实施例中，图案化应力膜可以经由基于掩模的光刻工具、紫外(uv)交联或直写光刻工具来形成。例如，图案化应力膜可以经由直写光刻工具使用数字光处理(dlp)芯片、光栅光阀或激光振镜来形成。在实施例中，该方法可以进一步包括：在该至少一个小芯片结合到第二半导体结构之后，移除图案化应力膜。
7.在实施例中，第一半导体结构可以进一步具有形成在其第二侧上的第一介电层，
并且在第一半导体结构的第二侧上形成应力膜可以包括：在第一半导体结构的第一介电层上形成应力膜。例如，第一半导体结构可以进一步具有形成在第一介电层上的第一衬底，并且该方法可以进一步包括：在第一半导体结构的第一介电层上形成应力膜之前，移除第一衬底以露出第一介电层。
8.在实施例中，可以使用附接材料将第一半导体结构的第一侧附接至载体衬底，并且将载体衬底与第一半导体结构分离可以包括：加热附接材料，使得载体衬底与第一半导体结构分离。
9.本披露的各方面进一步提供了另一种用于将小芯片形成到半导体结构上的方法。例如，该方法可以包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；以及将第一半导体结构的第一侧附接至载体衬底。该方法可以进一步包括：在第一半导体结构的第二侧上形成应力膜；以及切割应力膜和第一半导体结构以限定至少一个小芯片。该方法可以进一步包括：将载体衬底与该至少一个小芯片分离；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得第二布线结构连接至第一布线结构。
10.在实施例中，该方法可以进一步包括：将应力膜图案化以形成图案化应力膜，并且切割应力膜和第一半导体结构以限定至少一个小芯片可以包括：切割图案化应力膜和第一半导体结构以限定至少一个小芯片。在实施例中，图案化应力膜可以经由基于掩模的光刻工具、uv交联或直写光刻工具来形成。例如，可以经由直写光刻工具使用dlp芯片、光栅光阀或激光振镜来形成图案化应力膜。
11.在实施例中，第一半导体结构可以进一步具有形成在其第二侧上的第一介电层，并且在第一半导体结构的第二侧上形成应力膜可以包括：在第一半导体结构的第一介电层上形成应力膜。例如，第一半导体结构可以进一步具有形成在第一介电层上的第一衬底，并且该方法可以进一步包括：在第一半导体结构的第一介电层上形成应力膜之前，移除第一衬底以露出第一介电层。
12.在实施例中，可以使用附接材料将第一半导体结构的第一侧附接至载体衬底，并且切割应力膜和第一半导体结构以限定至少一个小芯片可以包括：切割应力膜、第一半导体结构和附接材料以限定至少一个小芯片。例如，切割应力膜、第一半导体结构和附接材料以限定至少一个小芯片可以包括：切割应力膜、第一半导体结构、附接材料、以及载体衬底的一部分以限定至少一个小芯片。
13.在实施例中，可以使用附接材料将第一半导体结构的第一侧附接至载体衬底，并且将载体衬底与该至少一个小芯片分离可以包括：加热附接材料，使得载体衬底与该至少一个小芯片分离。
14.在实施例中，该方法可以进一步包括：在将载体衬底与该至少一个小芯片分离之前，在该至少一个小芯片的应力膜上形成小芯片支撑物。例如，该方法可以进一步包括：在该至少一个小芯片结合到第二半导体结构之后，移除小芯片支撑物和应力膜。
15.本发明内容部分没有指定本披露或要求保护的发明的每个实施例和/或递增的新颖方面。而是，本发明内容仅提供了对不同实施例以及胜过常规技术的对应新颖点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点，读者被引导到如下文进一步讨论的本披露的具体实施方式部分和对应附图。
16.本披露的各方面提供了一种用于将小芯片形成到半导体结构上的方法。例如，该方法可以包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；以及将第一半导体结构的第一侧附接至载体衬底。该方法可以进一步包括：在第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物；以及将载体衬底与第一半导体结构分离。该方法可以进一步包括：切割第一应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得第二布线结构连接至第一布线结构。在实施例中，该方法可以进一步包括：在该至少一个小芯片结合到第二半导体结构之后，移除第一应力膜和第二应力膜的复合物。
17.在实施例中，第一半导体结构可以进一步具有形成在其第二侧上的第一介电层，并且在第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物可以包括：在第一半导体结构的第一介电层上形成第一应力膜和第二应力膜的复合物。例如，第一半导体结构可以进一步具有形成在第一介电层上的第一衬底，并且该方法可以进一步包括：在第一半导体结构的第一介电层上形成第一应力膜和第二应力膜的复合物之前，移除第一衬底以露出第一介电层。
18.在实施例中，可以使用附接材料将第一半导体结构的第一侧附接至载体衬底，并且将载体衬底与第一半导体结构分离可以包括：加热附接材料，使得载体衬底与第一半导体结构分离。
19.在实施例中，该方法可以进一步包括：将第一应力膜图案化以形成第一图案化应力膜；以及切割第一应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片可以包括：切割第一图案化应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片。例如，第一图案化应力膜可以形成有至少一个应力区域，并且第二应力膜可以形成在该至少一个应力区域内。作为另一个示例，第二应力膜可以进一步形成在第一图案化应力膜上。在实施例中，第一图案化应力膜可以经由基于掩模的光刻工具、紫外(uv)交联或直写光刻工具来形成。例如，第一图案化应力膜可以经由直写光刻工具使用数字光处理(dlp)芯片、光栅光阀或激光振镜来形成。在实施例中，该方法可以进一步包括：在该至少一个小芯片结合到第二半导体结构之后，移除第一图案化应力膜和第二应力膜的复合物。
20.本披露的各方面进一步提供了另一种用于将小芯片形成到半导体结构上的方法。例如，该方法可以包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；以及将第一半导体结构的第一侧附接至载体衬底。该方法可以进一步包括：在第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物；以及切割第一应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片。该方法可以进一步包括：将载体衬底与该至少一个小芯片分离；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得第二布线结构连接至第一布线结构。
21.在实施例中，该方法可以进一步包括：将第一应力膜图案化以形成第一图案化应力膜；以及切割第一应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片可以包括：切割第一图案化应力膜和第二应力膜的复合物以及第一半导体结构以限定
至少一个小芯片。例如，第一图案化应力膜可以形成有至少一个应力区域，并且第二应力膜可以形成在该至少一个应力区域内。作为另一个示例，第二应力膜可以进一步形成在第一图案化应力膜上。在实施例中，第一图案化应力膜可以经由基于掩模的光刻工具、uv交联或直写光刻工具来形成。
22.在实施例中，第一半导体结构可以进一步具有形成在其第二侧上的第一介电层，并且在第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物可以包括：在第一半导体结构的第一介电层上形成第一应力膜和第二应力膜的复合物。例如，第一半导体结构可以进一步具有形成在第一介电层上的第一衬底，并且该方法可以进一步包括：在第一半导体结构的第一介电层上形成第一应力膜和第二应力膜的复合物之前，移除第一衬底以露出第一介电层。
23.在实施例中，可以使用附接材料将第一半导体结构的第一侧附接至载体衬底，并且切割应力膜和第一半导体结构以限定至少一个小芯片可以包括：切割应力膜、第一半导体结构和附接材料以限定至少一个小芯片。例如，切割应力膜、第一半导体结构和附接材料以限定至少一个小芯片可以包括：切割应力膜、第一半导体结构、附接材料、以及载体衬底的一部分以限定至少一个小芯片。
24.本发明内容部分没有指定本披露或要求保护的发明的每个实施例和/或递增的新颖方面。而是，本发明内容仅提供了对不同实施例以及胜过常规技术的对应新颖点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点，读者被引导到如下文进一步讨论的本披露的具体实施方式部分和对应附图。
附图说明
25.将参考以下附图详细描述作为示例提出的本披露的各种实施例，其中，相似的附图标记指代相似的元件，并且其中：
26.图1至图10是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第一示例性方法的截面图；
27.图11至图16是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第二示例性方法的截面图；以及
28.图17至图20是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第三示例性方法的截面图；以及
29.图21是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第四示例性方法的流程图。
30.图22是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第五示例性方法的流程图。
31.图23至图31是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第一示例性方法的截面图；
32.图32至图36是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第二示例性方法的截面图；以及
33.图37至图39是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第三示例性方法的截面图；
34.图40至图44是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第四示例性方法的截面图；
35.图45是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第五示例性方法的流程图；以及
36.图46是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第六示例性方法的流程图。
具体实施方式
37.3d集成(即，多个器件的竖直堆叠)旨在通过增加体积而不是面积方面的晶体管密度来克服平面器件中经历的缩放限制。虽然随着3d nand的采用，闪存存储器行业已成功地演示并实施了器件堆叠，但是将器件堆叠应用于随机逻辑设计基本上更加困难。正在追求用于逻辑芯片(cpu(中央处理单元)、gpu(图形处理单元)、fpga(现场可编程门阵列)和soc(片上系统))的3d集成。
38.当在晶片上制作微电子器件时，晶片本身经受来自所添加、移除的不同材料以及处理步骤(比如，退火)的各种应力。这样的应力可能引起晶片弓度、翘曲度和曲率的重叠问题。这些问题会随着晶片堆叠在晶片上而增加。本文的技术包括用以减轻来自堆叠的晶片和小芯片的晶片应力复杂化的系统和方法。
39.本文的技术可以包括选择性应力(或应力源)膜技术以及产生相对薄的小芯片以附接或结合到半导体结构(例如，晶片或晶粒)。一个或多个应力膜可以沉积在小芯片的表面(例如，背侧、第二侧或无源侧，或者与前侧、第一侧、有源侧或工作侧相对)上。在实施例中，可以使用直写光刻曝光工具来将校正后的应力图案写入在小芯片的背侧上，之后切割这些小芯片并将其放置在晶片上或结合到晶片。小芯片可以针对局部应力区域接收相同或不同的应力膜以及相同或不同的应力校正图案。这使得能够堆叠更高密度的3d小芯片，因为小芯片的厚度可以大大减小。这些技术还实现每晶片更高的晶粒良率，因为晶片的弓度或曲率较小，从而实现更高精度的光刻。
40.为了清楚起见，已提出了如本文所描述的不同步骤的讨论顺序。一般来说，这些步骤可以以任何合适的顺序执行。附加地，虽然本文中的不同特征、技术、配置等中的每一者可以在本披露的不同地方进行讨论，但是意图是这些概念中的每一个可以彼此独立地或彼此组合地执行。因此，可以以许多不同的方式来体现和看待本发明。
41.图1至图10是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第一示例性方法的截面图。如图1中所示，可以提供第一半导体结构100。在实施例中，第一半导体结构100可以具有形成在第一半导体结构100的第一侧100a(或前侧、有源侧或工作侧)上的第一电路(或第一有源电路)110和第一布线结构120。例如，第一电路110可以形成在第一半导体结构100的体硅105中。作为另一个示例，第一布线结构120可以包括通孔和铜层。在实施例中，第一电路110和第一布线结构120可以用作小芯片。本文中的小芯片可以是部件器件或集成电路或其作为较大模块、组件、封装或集成电路的部件的一部分。小芯片可以从较大的器件或晶片(例如，第一半导体结构100)上切下。图1中所示的虚线可以识别示例小芯片。
42.在实施例中，第一半导体结构100可以进一步具有形成在第一半导体结构100的第
二侧(或背侧或无源侧)100b上的第一介电层130和第一衬底140。例如，第一衬底140可以是硅衬底。在第一半导体结构100的制作中，可以提供绝缘体上硅(soi)衬底，该soi衬底由第一衬底140、第一介电层130和体硅105组成，可以经由光刻在体硅105中形成第一电路110，并且可以形成第一布线结构120以连接第一电路110。
43.图1进一步示出了用于第一半导体结构100的载体衬底150以附接至该第一半导体结构。例如，载体衬底150可以是硅晶片。
44.如图2中所示，可以使用附接材料210将第一半导体结构100的第一侧100a附接至载体晶片150。例如，附接材料210可以被指定为胶水层、结合层、用以结合稍后可以移除的晶片的方法、具有用于介电界面的自然氧化物的半导体到半导体、金属到金属、具有氧化物涂层的金属、具有sic涂层的金属、具有sicn涂层的金属、具有附接膜的金属(包括具有由一种或多种元素组成的涂层的半导体)、或其组合。
45.如图3中所示，可以移除第一衬底140以露出第一介电层130。例如，可以经由化学机械平坦化(或称为化学机械抛光)(cmp)来平坦化第一半导体结构100，该cmp在第一介电层130处停止，以移除第一衬底140并露出第一介电层130。
46.如图4中所示，可以在第一介电层130上形成应力膜410。任何类型的应力(即，压应力或拉应力)都可以通过在介电层130上附接或形成应力膜410而在体硅105中被诱导。例如，光阻层可以经由旋涂被施加到第一介电层130或沉积在该第一介电层上以充当应力膜410。作为另一个示例，应力膜410可以包括氮化硅、氧化硅等，例如si3n4、sio
x
ny、si和sio2。应力膜410还可以是紫外(uv)交联应力膜，其包括旋涂材料(例如，苯并环丁烯(bcb))和具有交联性质的其他材料。例如，旋涂材料可以通过直写曝光来曝光且然后进行烘烤来完成处理，以建立所期望的应力图案并用于示例性方法中的任一种。
47.如图5中所示，可选地，可以将应力膜410图案化以形成图案化应力膜510。在实施例中，应力膜410可以被图案化、曝光和显影，以移除反应的(例如，正性)光阻层并形成图案化应力膜510。例如，可以使用光掩模来形成图案化应力膜510。作为另一个示例，应力膜410(例如，光阻层)可以用直写(或无掩模)光刻工具进行图案化，该光刻工具同时将应力修正图案投影在光阻层或具有光反应剂的层上或者使用扫描运动来将应力修正图案投影在光阻层或具有光反应剂的层上。然后可以使图案化光阻层显影以产生浮雕图案。该浮雕图案可以用作应力膜，或被转移到底层中而成为图案化应力膜510。例如，可以使用数字光处理(dlp)芯片。作为另一个示例，可以使用光栅光阀或激光振镜。直写系统能够使用处理引擎来控制在要曝光的衬底或膜上的任何给定点处的光的量/强度。可以基于对应膜的光反应剂来使用任何各种常规光波长(或者可以基于可用的光波长来选择膜成分)。为了减轻应力，更低分辨率的曝光足以产生所期望的应力修正(或图案化应力膜510)。本文的应力修正图案(或图案化应力膜510)可以使由应力膜(或图案化应力膜)诱导的应力区域对比于应力减小或没有应力的区域，在这些应力减小或没有应力的区域中，第一写入工具已移除了应力膜，这将使衬底更加平坦以获得最佳的光刻精度。
48.如图6中所示，可以移除附接材料210以将第一半导体结构100与载体衬底150分离。例如，附接材料210可以是胶水层或结合层，并且胶水层或结合层可以被加热并蒸发，使得第一半导体结构100可以与载体衬底150分离。
49.如图7中所示，可以经由蚀刻来切割第一半导体结构100连同图案化应力膜510(或
应力膜410)，例如以限定多个小芯片750。当图案化应力膜510(或应力膜410)形成在第一半导体结构100上时(这可以允许第一半导体结构100(和小芯片750)针对局部应力区域接收相同或不同的应力膜以及相同或不同的应力校正图案并且具有不太复杂的晶片应力)，第一半导体100(和小芯片750)可以具有减小的厚度，并且可以堆叠更高密度的3d小芯片。小芯片750中的一个或多于一个可以结合到另一个半导体结构。例如，小芯片750可以结合到第二半导体结构700，该第二半导体结构具有第二电路710和第二布线结构720，该第二布线结构对应于第一半导体结构100的第一布线结构120。
50.如图8中所示，小芯片750可以结合到第二半导体结构700，其中小芯片750的第一布线结构120连接至第二半导体结构700的第二布线结构720。
51.如图9中所示，可以移除图案化应力膜510(或应力膜410)以露出第一介电层130。例如，可以经由cmp移除图案化应力膜510(或应力膜410)，该cmp在第一介电层130处停止，以露出第一介电层130。
52.如图10中所示，可以移除第一介电层130。例如，可以经由cmp移除第一介电层130。在实施例中，可以在单个cmp工艺中移除图案化应力膜510(或应力膜410)和第一介电层130。因此，结合到第二半导体结构700的小芯片750可以是非常薄的。
53.图11至图16是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第二示例性方法的截面图。第二示例性方法与第一示例性方法的不同之处在于：在第二示例性方法中，在形成应力膜410之前，移除第一衬底140和第一介电层130两者，这可以实现最佳的应力转移。如遵循图2的图11中所示，移除第一衬底140和第一介电层130。例如，可以在单个cmp工艺中移除或者在两个相应的cmp工艺中移除第一衬底140和第一介电层130，以露出第一半导体结构100的第二侧(或背侧或无源侧)100b。
54.如图12中所示，应力膜410可以形成在第一半导体结构100的第二侧100b上并与第一半导体结构100的体硅105直接接触。例如，光阻层可以沉积在第二侧100b上以充当应力膜410。
55.如图13中所示，可选地，可以将应力膜410图案化以形成图案化应力膜510。在实施例中，应力膜410可以被图案化、曝光和显影，以移除反应的(例如，正性)抗蚀剂层并形成图案化应力膜510。例如，可以使用光掩模来形成图案化应力膜510。作为另一个示例，应力膜410(例如，光阻层)可以用直写技术进行图案化。例如，可以使用dlp芯片。作为另一个示例，可以使用光栅光阀或激光振镜。可以基于对应膜的光反应剂来使用任何各种常规光波长(或者可以基于可用的光波长来选择膜成分)。为了减轻应力，更低分辨率的曝光足以产生所期望的应力修正(或图案化应力膜510)。本文的应力修正图案(或图案化应力膜510)可以使由应力膜(或图案化应力膜)诱导的应力区域对比于应力减小或没有应力的区域，在这些应力减小或没有应力的区域中，第一写入工具已移除了应力膜的至少一部分，这将使衬底更加平坦以获得最佳的光刻精度。虽然图案被示为仅部分地延伸穿过应力膜410/图案化应力膜510，但是应了解，图案可以完全地延伸穿过以便进一步修正应力特性。
56.如图14中所示，可以移除附接材料210以将第一半导体结构100与载体衬底150分离。例如，附接材料210可以被加热并蒸发，使得第一半导体结构100可以与载体衬底150分离。
57.如图15中所示，可以经由蚀刻来切割第一半导体结构100连同图案化应力膜510
(或应力膜410)，例如以限定多个小芯片1550。小芯片1550中的一个或多于一个可以结合到另一个半导体结构。例如，小芯片1550可以结合到第二半导体结构700，该第二半导体结构具有第二电路710和第二布线结构720，第二布线结构720对应于第一半导体结构100的第一布线结构120。
58.如图16中所示，小芯片1550可以结合到第二半导体结构700，其中小芯片1550的第一布线结构120连接至第二半导体结构700的第二布线结构720。然后，可以移除图案化应力膜510(或应力膜410)，以提供如图10中所示的结构。例如，可以经由cmp移除图案化应力膜510(或应力膜410)。
59.图17至图20是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第三示例性方法的截面图。第三示例性方法与第一和第二示例性方法的不同之处在于：在第三示例性方法中，切割第一半导体结构100连同第一图案化应力膜510(或应力膜410)以限定小芯片750/1550，其中载体衬底150和附接材料210保持就位，并且小芯片750/1550与载体衬底150在小芯片级别的未来步骤处分离。第三示例性方法可以实现对切割具有较厚底层衬底的小芯片的控制。如遵循图5的图17中所示，可以经由蚀刻按顺序切割图案化应力膜510(或应力膜410)以及包括第一介电层130、第一电路110和第一布线结构120的第一半导体结构100、和附接材料210，例如以限定小芯片750。在实施例中，切割工艺可以在载体衬底150处停止，如图17中所示。在另一个实施例中，可以在切割工艺中部分地蚀刻载体衬底150。在又一实施例中，切割工艺可以在附接层210处停止。图17也可以遵循图13，并且可以按顺序蚀刻图案化应力膜510(或应力膜410)以及包括第一电路110和第一布线结构120的第一半导体结构100(以及可选地，附接材料210和/或载体衬底150的顶部部分)，以限定小芯片1550。
60.如图18中所示，小芯片支撑物1810可以可选地针对小芯片750(或小芯片1550)中的每一个形成在图案化应力膜510(或应力膜410)上，并且可以经由加热移除附接材料210，例如以将载体衬底150与小芯片750(或小芯片1550)分离。在实施例中，小芯片支撑物1810可以用于在后续工艺步骤(例如，切割工艺步骤)期间将小芯片750(或小芯片1550)保持就位。例如，小芯片支撑物1810可以是粘合剂。作为另一个示例，小芯片支撑物1810可以针对小芯片750(或小芯片1550)中的每一个形成在图案化应力膜510的表面上的随机位置中。小芯片支撑物1810可以以任何形状形成，例如块，如图18中所示。
61.如图19中所示，小芯片750(或小芯片1550)中的一个或多于一个可以结合到另一个半导体结构。例如，小芯片750(或小芯片1550)可以结合到第二半导体结构700，该第二半导体结构具有第二电路710和第二布线结构720，第二布线结构720对应于第一半导体结构100的第一布线结构120。
62.如图20中所示，小芯片750(或小芯片1550)可以结合到第二半导体结构700，其中小芯片750(或小芯片1550)的第一布线结构120连接至第二半导体结构700的第二布线结构720。然后，可以移除小芯片支撑物1810、图案化应力膜510(或应力膜410)和第一介电层130，以提供如图10中所示的结构。例如，可以在单个工艺或多个工艺中经由cmp移除小芯片支撑物1810、图案化应力膜510和第一介电层130。
63.图21是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第四示例性方法2100的流程图。在实施例中，所示的第四示例性方法2100的一些步骤可以同
时执行或者以与所示的顺序不同的顺序执行，可以由其他方法步骤替代，或者可以被省略。也可以根据需要执行附加的方法步骤。在另一个实施例中，第四示例性方法2100可以对应于图1至图16中所示的第一和第二示例性方法。
64.在步骤s2110处，可以提供第一半导体结构。在实施例中，第一半导体结构(例如，第一半导体结构100)可以包括形成在第一半导体结构的第一侧(例如，第一侧100a)上的第一电路(例如，第一电路110)和第一布线结构(例如，第一布线结构120)、以及形成在第一半导体结构的第二侧(例如，第二侧100b)上的第一介电层(例如，第一介电层130)和第一衬底(例如，第一衬底140)。
65.在步骤s2120处，可以将第一半导体结构的第一侧附接至载体衬底。例如，可以使用附接材料210将第一半导体100的第一侧100a附接至载体衬底150。
66.在步骤s2130处，可以移除第一衬底(和第一介电层)。例如，可以经由cmp移除第一衬底140(和第一介电层130)。
67.在步骤s2140处，可以在第一半导体结构的第二侧(或第一介电层)上形成应力膜。例如，可以在第一介电层130上形成应力膜410，如图4中所示。作为另一个示例，可以在第一半导体结构100的第二侧100b上形成应力膜410，如图12中所示。
68.在步骤s2150处，可选地，可以将应力膜图案化以形成图案化应力膜。例如，应力膜410可以用直写进行图案化以形成图案化应力膜510。
69.在步骤s2160处，可以将第一半导体结构与载体衬底分离。例如，附接层210可以被加热并蒸发，使得第一半导体结构100可以与载体衬底150分离。
70.在步骤s2170处，可以切割第一半导体结构连同图案化应力膜(或应力膜)以限定多个小芯片。例如，可以经由蚀刻来切割第一半导体结构100连同图案化应力膜510(或应力膜410)，例如以限定小芯片750/1550。
71.在步骤s2180处，可以将小芯片中的一个或多于一个结合到另一个半导体结构。例如，小芯片750/1550可以结合到第二半导体结构700，该第二半导体结构具有第二电路710和第二布线结构720，其中小芯片750/1550的第一布线结构120连接至第二半导体结构700的第二布线结构720。
72.在步骤s2190处，可以移除图案化应力膜(或应力膜)(和第一介电层)。例如，可以经由cmp移除图案化应力膜510(或应力膜410)(和第一介电层130)。
73.图22是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第五示例性方法2200的流程图。在实施例中，所示的第五示例性方法2200的一些步骤可以同时执行或者以与所示的顺序不同的顺序执行，可以由其他方法步骤替代，或者可以被省略。也可以根据需要执行附加的方法步骤。在另一个实施例中，第五示例性方法2200可以对应于图17至图20中所示的第三示例性方法。第五示例性方法2200也可以包括步骤s2110至s2150。
74.在步骤s2260处，可以切割第一半导体结构连同图案化应力膜(或应力膜)以限定多个小芯片。例如，可以经由蚀刻来切割第一半导体结构100连同图案化应力膜510(或应力膜410)，例如以形成小芯片750/1550，其中载体衬底150和附接材料210保持就位，并且小芯片750/1550与载体衬底150在小芯片级别的未来步骤处分离。
75.在步骤s2265处，可选地，可以针对小芯片中的每一个在图案化应力膜(或应力膜)
上形成小芯片支撑物。例如，可以针对小芯片750(或小芯片1550)中的每一个在图案化应力膜510(或应力膜410)上形成小芯片支撑物1810。
76.在步骤s2270处，可以将小芯片与载体衬底分离。例如，附接层210可以被加热并蒸发，使得小芯片750/1550可以与载体衬底150分离。
77.在步骤s2280处，可以将小芯片中的一个或多于一个结合到另一个半导体结构。例如，小芯片750/1550可以结合到第二半导体结构700，该第二半导体结构具有第二电路710和第二布线结构720，其中小芯片750/1550的第一布线结构120连接至第二半导体结构700的第二布线结构720。
78.在步骤s2290处，可以移除小芯片支撑物和图案化应力膜(或应力膜)(和第一介电层)。例如，可以经由cmp移除小芯片支撑物1810和图案化应力膜510(或应力膜)(和第一介电层130)。
79.在前述描述中，已阐述了具体细节，比如处理系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应理解，可以在脱离这些具体细节的其他实施例中实践本文中的技术，并且这样的细节是出于解释而非限制的目的。已参考附图描述了本文披露的实施例。类似地，出于解释的目的，已阐述了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这样的具体细节的情况下实践实施例。具有基本上相同的功能构造的部件由相似的参考字符表示，且因此可以省略任何冗余的描述。
80.已将各种技术描述为多个不连续的操作以辅助理解各种实施例。描述的顺序不应被解释为暗指这些操作必需依赖于顺序。实际上，这些操作不需要以呈现的顺序执行。可以以与所描述的实施例的顺序不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
81.如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如，半导体晶片、掩模版)、或基础衬底结构上的层或上覆于基础衬底结构的层(比如，薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、底层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于展示性目的。
82.本领域技术人员还将理解，可以对上文解释的技术的操作做出许多变化，同时仍然实现本发明的相同目标。本披露的范围旨在涵盖这样的变化。因而，本发明的实施例的前述描述并非旨在为限制性的。相反，在所附权利要求中呈现了对本发明的实施例的任何限制。
83.3d集成(即，多个器件的竖直堆叠)旨在通过增加体积而不是面积方面的晶体管密度来克服平面器件中经历的缩放限制。虽然随着3d nand的采用，闪存存储器行业已成功地演示并实施了器件堆叠，但是将器件堆叠应用于随机逻辑设计基本上更加困难。正在追求用于逻辑芯片(cpu(中央处理单元)、gpu(图形处理单元)、fpga(现场可编程门阵列)和soc(片上系统))的3d集成。
84.当在晶片上制作微电子器件时，晶片本身经受来自所添加、移除的不同材料以及处理步骤(比如，退火)的各种应力。这样的应力可能引起晶片弓度、翘曲度和曲率的重叠问题。这些问题会随着晶片堆叠在晶片上而增加。本文的技术包括用以减轻来自堆叠的晶片
和小芯片的晶片应力复杂化的系统和方法。
85.本文的技术可以包括选择性应力(或应力源)膜技术以及产生相对薄的小芯片以附接或结合到半导体结构(例如，晶片或晶粒)。一个或多个应力膜可以沉积在小芯片的表面(例如，背侧、第二侧或无源侧，或者与前侧、第二侧、有源侧或工作侧相对)上。在实施例中，可以使用直写光刻曝光工具来将校正后的应力图案写入在小芯片的背侧上，之后切割这些小芯片并将其放置在晶片上或结合到晶片。小芯片可以针对局部应力区域接收相同或不同的应力膜以及相同或不同的应力校正图案。这使得能够堆叠更高密度的3d小芯片，因为小芯片的厚度可以大大减小。这些技术还实现每晶片更高的晶粒良率，因为晶片的弓度或曲率较小，从而实现更高精度的光刻。
86.为了清楚起见，已提出了如本文所描述的不同步骤的讨论顺序。一般来说，这些步骤可以以任何合适的顺序执行。附加地，虽然本文中的不同特征、技术、配置等中的每一者可以在本披露的不同地方进行讨论，但是意图是这些概念中的每一个可以彼此独立地或彼此组合地执行。因此，可以以许多不同的方式来体现和看待本发明。
87.图23至图31是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第一示例性方法的截面图。如图23中所示，可以提供第一半导体结构100。在实施例中，第一半导体结构100可以具有形成在第一半导体结构100的第一侧100a(或前侧、有源侧或工作侧)上的第一电路(或第一有源电路)110和第一布线结构120。例如，第一电路110可以形成在第一半导体结构100的体硅105中。作为另一个示例，第一布线结构120可以包括通孔和铜层。在实施例中，第一电路110和第一布线结构120可以用作小芯片。本文中的小芯片可以是部件器件或集成电路或其作为较大模块、组件、封装或集成电路的部件的一部分。小芯片可以从较大的器件或晶片(例如，第一半导体结构100)上切下。图23中所示的虚线可以识别示例小芯片。
88.在实施例中，第一半导体结构100可以进一步具有形成在第一半导体结构100的第二侧(或背侧或无源侧)100b上的第一介电层130和第一衬底140。例如，第一衬底140可以是硅衬底。在第一半导体结构100的制作中，可以提供绝缘体上硅(soi)衬底，该soi衬底由第一衬底140、第一介电层130和体硅105组成，可以经由光刻在体硅105中形成第一电路110，并且可以形成第一布线结构120以连接第一电路110。
89.图23进一步示出了用于第一半导体结构100的载体衬底150以附接至该第一半导体结构。例如，载体衬底150可以是硅晶片。
90.如图24中所示，可以使用附接材料210将第一半导体结构100的第一侧100a附接至载体晶片150。例如，附接材料210可以被指定为胶水层、结合层、用以结合稍后可以移除的晶片的方法、具有用于介电界面的自然氧化物的半导体到半导体、金属到金属、具有氧化物涂层的金属、具有sic涂层的金属、具有sicn涂层的金属、具有附接膜的金属(包括具有由一种或多种元素组成的涂层的半导体)、或其组合。
91.如图25中所示，可以移除第一衬底140以露出第一介电层130。例如，可以经由化学机械平坦化(或称为化学机械抛光)(cmp)来平坦化第一半导体结构100，该cmp在第一介电层130处停止，以移除第一衬底140并露出第一介电层130。
92.如图26中所示，可以在第一介电层130上形成第一应力膜410。任何类型的应力(即，压应力或拉应力)都可以通过在第一介电层130上附接或形成第一应力膜410而在体硅
105中被诱导。例如，光阻层可以经由旋涂被施加到第一介电层130或沉积在该第一介电层上以充当第一应力膜410。作为另一个示例，第一应力膜410可以包括氮化硅、氧化硅等，例如si3n4、sio
x
ny、si和sio2。第一应力膜410还可以是紫外(uv)交联应力膜，其包括旋涂材料(例如，苯并环丁烯(bcb))和具有交联性质的其他材料。例如，旋涂材料可以通过直写曝光来曝光且然后进行烘烤来完成处理，以建立所期望的应力图案并用于示例性方法中的任一种。
93.如图27中所示，可选地，可以将第一应力膜410图案化以形成具有应力区域510a的第一图案化应力膜510。例如，应力区域510a可以是第一图案化应力膜510中的开口。在实施例中，第一应力膜410可以被图案化、曝光和显影，以移除反应的(例如，正性)光阻层并形成第一图案化应力膜510。例如，可以使用光掩模来形成第一图案化应力膜510。作为另一个示例，第一应力膜410(例如，光阻层)可以用直写(或无掩模)光刻工具进行图案化，该光刻工具同时将应力修正图案投影在光阻层或具有光反应剂的层上或者使用扫描运动来将应力修正图案投影在光阻层或具有光反应剂的层上。然后可以使图案化光阻层显影以产生浮雕图案。该浮雕图案可以用作应力膜，或被转移到底层中而成为第一图案化应力膜510。例如，可以使用数字光处理(dlp)芯片。作为另一个示例，可以使用光栅光阀或激光振镜。直写系统能够使用处理引擎来控制在要曝光的衬底或膜上的任何给定点处的光的量/强度。可以基于对应膜的光反应剂来使用任何各种常规光波长(或者可以基于可用的光波长来选择膜成分)。为了减轻应力，更低分辨率的曝光足以产生所期望的应力修正(或第一图案化应力膜510)。本文的应力修正图案(或第一图案化应力膜510)可以使由应力膜(或图案化应力膜)诱导的应力区域对比于应力减小或没有应力的区域，在这些应力减小或没有应力的区域中，第一写入工具已移除了应力膜的至少一部分，这将使衬底更加平坦以获得最佳的光刻精度。虽然图案被示为仅部分地延伸穿过第一应力膜410/第一图案化应力膜510，但是应了解，图案可以完全地延伸穿过以便进一步修正应力特性。
94.图27进一步示出了第二应力膜520可以沉积并形成在第一图案化应力膜510的应力区域510a内。例如，应力区域510a可以是第一图案化应力膜510中的开口，并且第二应力膜520可以填充这些开口并与第一图案化应力膜510相邻。因此，可以在第一介电层130上形成第一图案化应力膜510和第二应力膜520的复合物。在第二应力膜520沉积并形成在第一图案化应力膜510的应力区域510a内之后，可以执行cmp以平坦化第二应力膜520。在实施例中，第二应力膜520可以仅形成在第一图案化应力膜510的应力区域510a内，如图27中所示。在另一个实施例中，第二应力膜520可以进一步形成在第一图案化应力膜510上。在又一实施例中，第一应力膜410未被图案化，并且第二应力膜520可以沉积并形成在第一应力膜410上，以形成第一应力膜410和第二应力膜520的复合物。第二应力膜520可以用于增加或减小第一半导体结构100和小芯片的特定区域中的应力，这些小芯片将在后续工艺步骤中形成。例如，第二应力膜520可以或者与第一应力膜410(和第一图案化应力膜510)不同或者相同，以在整个区域上保持第一半导体结构100和小芯片处于平衡的应力。
95.如图28中所示，可以移除附接材料210以将第一半导体结构100与载体衬底150分离。例如，附接材料210可以被加热并蒸发，使得第一半导体结构100可以与载体衬底150分离。图28进一步示出了可以结合到第一半导体结构100的第二半导体结构600。例如，第二半导体结构600可以具有第二电路610和第二布线结构620，该第二布线结构对应于第一半导
体结构100的第一布线结构120。
96.如图29中所示，可以经由蚀刻来切割第一半导体结构100连同第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)，例如以限定多个小芯片750。当第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)形成在第一半导体结构100上时(这可以允许第一半导体结构100(和小芯片750)针对局部应力区域接收相同或不同的应力膜以及相同或不同的应力校正图案并且具有不太复杂的晶片应力)，第一半导体100(和小芯片750)可以具有减小的厚度，并且可以堆叠更高密度的3d小芯片。小芯片750中的一个或多于一个可以结合到另一个半导体结构。例如，小芯片750可以结合到第二半导体结构600，该第二半导体结构具有第二电路610和第二布线结构620，该第二布线结构对应于第一半导体结构100的第一布线结构120。
97.如图30中所示，小芯片750可以结合到第二半导体结构600，其中小芯片750的第一布线结构120连接至第二半导体结构600的第二布线结构620。
98.如图31中所示，可以移除第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)以露出第一介电层130。例如，可以经由cmp移除第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)，该cmp在第一介电层130处停止，以露出第一介电层130。图31进一步示出了可以移除第一介电层130。例如，可以经由cmp移除第一介电层130。在实施例中，可以在单个cmp工艺中移除第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)、以及第一介电层130。因此，结合到第二半导体结构600的小芯片750可以是非常薄的。
99.图32至图36是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第二示例性方法的截面图。第二示例性方法与第一示例性方法的不同之处在于：在第二示例性方法中，在形成第一应力膜410之前，移除第一衬底140和第一介电层130两者，这可以实现最佳的应力转移。如遵循图24的图32中所示，移除第一衬底140和第一介电层130。例如，可以在单个cmp工艺中移除或者在两个相应的cmp工艺中移除第一衬底140和第一介电层130，以露出第一半导体结构100的第二侧(或背侧或无源侧)100b。
100.如图33中所示，第一应力膜410可以形成在第一半导体结构100的第二侧100b上并与体硅105直接接触。例如，光阻层可以沉积在第二侧100b上以充当第一应力膜410。
101.如图34中所示，可以将第一应力膜410图案化以形成具有应力区域510a的第一图案化应力膜510。例如，可以使用光掩模来形成第一图案化应力膜510。作为另一个示例，第一应力膜410(例如，光阻层)可以用直写光刻工具进行图案化。然后可以使图案化光阻层显影以产生浮雕图案。该浮雕图案可以用作应力膜，或被转移到底层中而成为第一图案化应力膜510。例如，可以使用dlp芯片。作为另一个示例，可以使用光栅光阀或激光振镜。图35进一步示出了第二应力膜520可以沉积并形成在第一图案化应力膜510的应力区域510a内以及形成在第一图案化应力膜510上。因此，可以在第一介电层130上形成第一图案化应力膜510和第二应力膜520的复合物。在第二应力膜520沉积并形成在第一图案化应力膜510的应力区域510a内以及形成在第一图案化应力膜510上之后，可以执行cmp以平坦化第二应力膜520。在实施例中，第二应力膜520可以形成在第一图案化应力膜510的应力区域510a内以及
形成在第一图案化应力膜510上，如图35中所示。在另一个实施例中，第二应力膜520可以仅形成在第一图案化应力膜510的应力区域510a内。在又一实施例中，第一应力膜410未被图案化，并且第二应力膜520可以沉积并形成在第一应力膜410上，以形成第一应力膜410和第二应力膜520的复合物。
102.如图35中所示，可以移除附接材料210以将第一半导体结构100与载体衬底150分离。例如，附接材料210可以被加热并蒸发，使得第一半导体结构100可以与载体衬底150分离。图35进一步示出了可以经由蚀刻来切割第一半导体结构100连同第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)，例如以限定多个小芯片1350。小芯片1350中的一个或多于一个可以结合到另一个半导体结构。例如，小芯片1350可以结合到第二半导体结构600，该第二半导体结构具有第二电路610和第二布线结构620，该第二布线结构对应于第一半导体结构100的第一布线结构120。图35进一步示出了小芯片1350可以结合到第二半导体结构600，其中小芯片1350的第一布线结构120连接至第二半导体结构600的第二布线结构620。
103.如图36中所示，可以移除第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)。例如，可以经由cmp移除第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)，该cmp在第一半导体结构100的形成有第一电路110的体硅105处停止。因此，结合到第二半导体结构600的小芯片1350可以是非常薄的。
104.图37至图39是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第三示例性方法的截面图。第三示例性方法与第一和第二示例性方法的不同之处在于：在第三示例性方法中，切割第一半导体结构100连同第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)以限定小芯片750/1350，其中载体衬底150和附接材料210保持就位，并且小芯片750/1550与载体衬底150在小芯片级别的未来步骤处分离。第三示例性方法可以实现对切割具有较厚底层衬底的小芯片的控制。如遵循图34的图37中所示，可以经由蚀刻按顺序切割第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)以及包括第一介电层130和第一电路110的第一半导体结构100(和附接材料210)，例如以限定小芯片1350。在实施例中，切割工艺可以在载体衬底150处停止，如图37中所示。在另一个实施例中，可以在切割工艺中部分地蚀刻载体衬底150。图37也可以遵循图27，并且可以按顺序蚀刻第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)以及包括第一电路110、第一布线结构120和第一介电层130的第一半导体结构100(和附接材料210)(以及可选地，载体衬底150的顶部部分)，以限定小芯片750。
105.如图38中所示，可选地，小芯片支撑物1610可以可选地针对小芯片1350(或小芯片750)中的每一个形成在第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)上，并且可以经由加热移除附接材料210，例如以将载体衬底150与小芯片1350(或小芯片750)分离。例如，小芯片支撑物1610可以针对小芯片1350(或小芯片750)中的每一个形成在第一图案化应力膜510(或第一应力膜410)和/或第二应力膜520上。图38进一步示出了小芯片1350(或小芯片750)中的一个或多于一个可以结合到另一个半导体结构。例如，小芯片1350(或小芯片750)可以结合到第二半导体结构600，该第二半
导体结构具有第二电路610和第二布线结构620，第二布线结构620对应于第一半导体结构100的第一布线结构120。在实施例中，小芯片支撑物1610可以用于在后续工艺步骤(例如，切割工艺步骤)期间将小芯片750(或小芯片1350)保持就位。例如，小芯片支撑物1610可以是粘合剂。作为另一个示例，小芯片支撑物1610可以针对小芯片750(或小芯片1350)中的每一个形成在第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)的表面上的随机位置中。小芯片支撑物1610可以以任何形状形成，例如块，如图38中所示。
106.如图39中所示，小芯片1350(或小芯片750)可以结合到第二半导体结构600，其中小芯片1350(或小芯片750)的第一布线结构120连接至第二半导体结构600的第二布线结构620。然后，可以移除小芯片支撑物1810、以及第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)(和用于小芯片750的第一介电层130)。例如，可以在单个工艺或多个工艺中经由cmp移除小芯片支撑物1810、第一图案化应力膜510和第二应力膜520的复合物(或者第一应力膜410和第二应力膜520的复合物)、以及第一介电层130。
107.图40至图44是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第四示例性方法的截面图。第四示例性方法与第一和第二示例性方法的不同之处在于：在第四示例性方法中，可以在第一半导体结构100的第二侧100b上沉积两个或更多个层的双应力膜堆叠，从而省略对第二应力膜520执行的cmp工艺。在实施例中，如遵循图32的图40中所示，两个或更多个层的双应力膜堆叠(例如，第一应力膜1810和第二应力膜1820的复合物)可以沉积并形成在第一半导体结构100的第二侧100b上。在遵循图25的另一个实施例中，第一应力膜1810和第二应力膜1820的复合物可以沉积并形成在第一介电层130上。例如，光阻层可以经由旋涂被施加到第一介电层130或沉积在该第一介电层上以充当第一应力膜1810(或第二应力膜1820)。作为另一个示例，第一应力膜1810(或第二应力膜1820)可以包括氮化硅、氧化硅等。第一应力膜1810(或第二应力膜1820)也可以是包括旋涂材料的uv交联应力膜。
108.如图41中所示，可选地，可以将双应力膜堆叠图案化。例如，可以将第一应力膜1810图案化以形成具有应力区域1910a的第一图案化应力膜1910。例如，可以使用光掩模来形成第一图案化应力膜1910。作为另一个示例，第一应力膜1810(例如，光阻层)可以用直写光刻工具进行图案化。然后可以使图案化光阻层显影以产生浮雕图案。该浮雕图案可以用作应力膜，或被转移到底层中而成为第一图案化应力膜1910。例如，可以使用dlp芯片。作为另一个示例，可以使用光栅光阀或激光振镜。因此，可以在第一半导体结构100的第二侧100b上形成第一图案化应力膜1910和第二应力膜1820的复合物。
109.如图42中所示，可以移除附接材料210以将第一半导体结构100与载体衬底150分离。例如，附接材料210可以被加热并蒸发，使得第一半导体结构100可以与载体衬底150分离。图42进一步示出了可以经由蚀刻来切割第一半导体结构100连同第一图案化应力膜1910和第二应力膜1820的复合物(或者第一应力膜1810和第二应力膜1820的复合物)，例如以限定多个小芯片2050。小芯片2050中的一个或多于一个可以结合到另一个半导体结构。例如，小芯片2050可以结合到第二半导体结构600，该第二半导体结构具有第二电路610和第二布线结构620，该第二布线结构对应于第一半导体结构100的第一布线结构120。
110.替代性地，可以切割第一半导体结构100连同第一图案化应力膜1910和第二应力膜1820的复合物(或者第一应力膜1810和第二应力膜1820的复合物)以限定小芯片2050，且然后可以移除附接材料210以将载体衬底150与小芯片2050分离。
111.如图43中所示，小芯片2050可以结合到第二半导体结构600，其中小芯片2050的第一布线结构120连接至第二半导体结构600的第二布线结构620。
112.如图44中所示，可以移除第一图案化应力膜1910和第二应力膜1820的复合物(或者第一应力膜1810和第二应力膜1820的复合物)。例如，可以经由cmp移除第一图案化应力膜1910和第二应力膜1820的复合物(或者第一应力膜1810和第二应力膜1820的复合物)，该cmp在第一半导体结构100的形成有第一电路110的体硅105处停止。
113.图45是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第五示例性方法2300的流程图。在实施例中，所示的第五示例性方法2300的一些步骤可以同时执行或者以与所示的顺序不同的顺序执行，可以由其他方法步骤替代，或者可以被省略。也可以根据需要执行附加的方法步骤。在另一个实施例中，第五示例性方法2300可以对应于图23至图36以及图40至图44中所示的第一、第二和第四示例性方法。
114.在步骤s2310处，可以提供第一半导体结构。在实施例中，第一半导体结构(例如，第一半导体结构100)可以包括形成在第一半导体结构的第一侧(例如，第一侧100a)上的第一电路(例如，第一电路110)和第一布线结构(例如，第一布线结构120)、以及形成在第一半导体结构的第二侧(例如，第二侧100b)上的第一介电层(例如，第一介电层130)和第一衬底(例如，第一衬底140)。
115.在步骤s2320处，可以将第一半导体结构的第一侧附接至载体衬底。例如，可以使用附接材料210将第一半导体100的第一侧100a附接至载体衬底150。
116.在步骤s2330处，可以移除第一衬底(和第一介电层)。例如，可以经由cmp移除第一衬底140(和第一介电层130)。
117.在步骤s2340处，可以在第一半导体结构的第二侧(或第一介电层)上形成第一应力膜和第二应力膜的复合物。例如，可以在第一半导体结构100的第二侧100b上形成第一应力膜1810和第二应力膜1820的复合物，如图40中所示。作为另一个示例，可以在第一半导体结构100的第一介电层130上形成第一应力膜1810和第二应力膜1820的复合物。
118.在步骤s2350处，可以将第一应力膜图案化以形成第一图案化应力膜。例如，第一应力膜可以用直写进行图案化以形成第一图案化应力膜510和第二应力膜520的复合物，如图27中所示。作为另一个示例，可以将第一应力膜图案化以形成第一图案化应力膜1910和第二应力膜1820的复合物，如图41中所示。
119.在步骤s2360处，可以将第一半导体结构与载体衬底分离。例如，附接层210可以被加热并蒸发，使得第一半导体结构100可以与载体衬底150分离。
120.在步骤s2370处，可以切割第一半导体结构连同第一图案化应力膜和第二应力膜的复合物(或者第一应力膜和第二应力膜的复合物)以限定多个小芯片。例如，可以经由蚀刻来切割第一半导体结构100连同第一图案化应力膜1910/510和第二应力膜1820/520的复合物(或者第一应力膜1810/410和第二应力膜1820/520的复合物)，例如以限定小芯片750/1350/2050。
121.在步骤s2380处，可以将小芯片中的一个或多于一个结合到另一个半导体结构。例
如，小芯片750/1350/2050可以结合到第二半导体结构600，该第二半导体结构具有第二电路610和第二布线结构620，其中小芯片750/1350/2050的第一布线结构120连接至第二半导体结构600的第二布线结构620。
122.在步骤s2390处，可以移除第一图案化应力膜和第二应力膜的复合物(或者第一应力膜和第二应力膜的复合物)(和第一介电层)。例如，可以经由cmp移除第一图案化应力膜1910/510和第二应力膜1820/520的复合物(或者第一应力膜1810/410和第二应力膜1820/520的复合物)(和第一介电层130)。
123.图46是根据本披露的一些实施例的展示用于将小芯片形成到半导体结构上的第六示例性方法2400的流程图。在实施例中，所示的第六示例性方法2400的一些步骤可以同时执行或者以与所示的顺序不同的顺序执行，可以由其他方法步骤替代，或者可以被省略。也可以根据需要执行附加的方法步骤。在另一个实施例中，第六示例性方法2400可以对应于图37至图39中所示的第三示例性方法。第六示例性方法2400也可以包括步骤s2310至s2350。
124.在步骤s2460处，可以切割第一半导体结构连同第一图案化应力膜和第二应力膜的复合物(或者第一应力膜和第二应力膜的复合物)以限定多个小芯片。例如，可以经由蚀刻来切割第一半导体结构100连同第一图案化应力膜510和第二应力膜520的复合物，例如以限定小芯片750，其中载体衬底150和附接材料210保持就位，并且小芯片750与载体衬底150在小芯片级别的未来步骤处分离。
125.在步骤s2465处，可选地，可以针对小芯片中的每一个在第一图案化应力膜和第二应力膜的复合物(或者第一应力膜和第二应力膜的复合物)上形成小芯片支撑物。例如，可以针对小芯片750中的每一个在第一图案化应力膜510和第二应力膜520的复合物上形成小芯片支撑物1610。
126.在步骤s2470处，可以将小芯片与载体衬底分离。例如，附接层210可以被加热并蒸发，使得小芯片750可以与载体衬底150分离。
127.在步骤s2480处，可以将小芯片中的一个或多于一个结合到另一个半导体结构。例如，小芯片750可以结合到第二半导体结构600，该第二半导体结构具有第二电路610和第二布线结构620，其中小芯片750的第一布线结构120连接至第二半导体结构600的第二布线结构620。
128.在步骤s2490处，可以移除小芯片支撑物以及第一图案化应力膜和第二应力膜的复合物(或者第一应力膜和第二应力膜的复合物)(和第一介电层)。例如，可以经由cmp移除小芯片支撑物1610以及第一图案化应力膜510和第二应力膜520的复合物(和第一介电层130)。
129.根据本披露的一些实施例，任何应力组合都是可能的。在半导体器件、晶粒或晶片上的不同区域中，应力膜可以是压缩的、拉伸的或中性的。本文的实施例包括相同应力类型但不同应力值的两个或更多个压应力或拉应力(或者可选地，它们可能是同一晶片上的不同应力区域，即压应力和拉应力)。本文的示例示出了两个应力膜，但是也可以使用多于两个应力膜。小芯片背侧上的多种类型的应力膜可以在增强光刻方面提供另一个自由度。
130.在前述描述中，已阐述了具体细节，比如处理系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应理解，可以在脱离这些具体细节的其他实施例中实践
本文中的技术，并且这样的细节是出于解释而非限制的目的。已参考附图描述了本文披露的实施例。类似地，出于解释的目的，已阐述了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这样的具体细节的情况下实践实施例。具有基本上相同的功能构造的部件由相似的参考字符表示，且因此可以省略任何冗余的描述。
131.已将各种技术描述为多个不连续的操作以辅助理解各种实施例。描述的顺序不应被解释为暗指这些操作必需依赖于顺序。实际上，这些操作不需要以呈现的顺序执行。可以以与所描述的实施例的顺序不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
132.如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如，半导体晶片、掩模版)、或基础衬底结构上的层或上覆于基础衬底结构的层(比如，薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、底层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于展示性目的。
133.本领域技术人员还将理解，可以对上文解释的技术的操作做出许多变化，同时仍然实现本发明的相同目标。本披露的范围旨在涵盖这样的变化。因而，本发明的实施例的前述描述并非旨在为限制性的。相反，在所附权利要求中呈现了对本发明的实施例的任何限制。

技术特征：
1.一种方法,包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；将该第一半导体结构的第一侧附接至载体衬底；在该第一半导体结构的第二侧上形成应力膜；将该载体衬底与该第一半导体结构分离；切割该应力膜和该第一半导体结构以限定至少一个小芯片；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得该第二布线结构连接至该第一布线结构。2.如权利要求1所述的方法，进一步包括：将该应力膜图案化以形成图案化应力膜，其中，切割该应力膜和该第一半导体结构以限定至少一个小芯片包括：切割该图案化应力膜和该第一半导体结构以限定至少一个小芯片。3.如权利要求2所述的方法，其中，该图案化应力膜是经由基于掩模的光刻工具、直写光刻工具或紫外(uv)交联来形成的。4.如权利要求3所述的方法，其中，该图案化应力膜是经由该直写光刻工具使用数字光处理(dlp)芯片、光栅光阀或激光振镜来形成的。5.如权利要求2所述的方法，进一步包括：在该至少一个小芯片结合到该第二半导体结构之后，移除该图案化应力膜。6.如权利要求1所述的方法，进一步包括：在该至少一个小芯片结合到该第二半导体结构之后，移除该应力膜。7.如权利要求1所述的方法，其中，该第一半导体结构进一步具有形成在其第二侧上的第一介电层，并且在该第一半导体结构的第二侧上形成应力膜包括：在该第一半导体结构的第一介电层上形成应力膜。8.如权利要求7所述的方法，其中，该第一半导体结构进一步具有形成在该第一介电层上的第一衬底，并且该方法进一步包括：在该第一半导体结构的第一介电层上形成应力膜之前，移除该第一衬底以露出该第一介电层。9.如权利要求1所述的方法，其中，使用附接材料将该第一半导体结构的第一侧附接至该载体衬底，并且将该载体衬底与该第一半导体结构分离包括：加热该附接材料，使得该载体衬底与该第一半导体结构分离。10.一种方法,包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；将该第一半导体结构的第一侧附接至载体衬底；在该第一半导体结构的第二侧上形成应力膜；切割该应力膜和该第一半导体结构以限定至少一个小芯片；将该载体衬底与该至少一个小芯片分离；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得该第二布线结构连接至该第一布线结构。11.如权利要求10所述的方法，进一步包括：将该应力膜图案化以形成图案化应力膜，
其中，切割该应力膜和该第一半导体结构以限定至少一个小芯片包括：切割该图案化应力膜和该第一半导体结构以限定至少一个小芯片。12.如权利要求11所述的方法，其中，该图案化应力膜是经由基于掩模的光刻工具、直写光刻工具或uv交联来形成的。13.如权利要求12所述的方法，其中，该图案化应力膜是经由该直写光刻工具使用dlp芯片、光栅光阀或激光振镜来形成的。14.如权利要求10所述的方法，其中，该第一半导体结构进一步具有形成在其第二侧上的第一介电层，并且在该第一半导体结构的第二侧上形成应力膜包括：在该第一半导体结构的第一介电层上形成应力膜。15.如权利要求14所述的方法，其中，该第一半导体结构进一步具有形成在该第一介电层上的第一衬底，并且该方法进一步包括：在该第一半导体结构的第一介电层上形成应力膜之前，移除该第一衬底以露出该第一介电层。16.如权利要求10所述的方法，其中，使用附接材料将该第一半导体结构的第一侧附接至该载体衬底，并且切割该应力膜和该第一半导体结构以限定至少一个小芯片包括：切割该应力膜、该第一半导体结构和该附接材料以限定至少一个小芯片。17.如权利要求16所述的方法，其中，切割该应力膜、该第一半导体结构和该附接材料以限定至少一个小芯片包括：切割该应力膜、该第一半导体结构、该附接材料、以及该载体衬底的一部分以限定至少一个小芯片。18.如权利要求10所述的方法，其中，使用附接材料将该第一半导体结构的第一侧附接至该载体衬底，并且将该载体衬底与该至少一个小芯片分离包括：加热该附接材料，使得该载体衬底与该至少一个小芯片分离。19.如权利要求10所述的方法，进一步包括：在将该载体衬底与该至少一个小芯片分离之前，在该至少一个小芯片的应力膜上形成小芯片支撑物。20.如权利要求19所述的方法，进一步包括：在该至少一个小芯片结合到该第二半导体结构之后，移除该小芯片支撑物和该应力膜。21.一种方法,包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；将该第一半导体结构的第一侧附接至载体衬底；在该第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物；将该载体衬底与该第一半导体结构分离；切割该第一应力膜和该第二应力膜的复合物以及该第一半导体结构以限定至少一个小芯片；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得该第二布线结构连接至该第一布线结构。22.如权利要求21所述的方法，进一步包括：在该至少一个小芯片结合到该第二半导体结构之后，移除该第一应力膜和该第二应力膜的复合物。23.如权利要求21所述的方法，其中，该第一半导体结构进一步具有形成在其第二侧上的第一介电层，并且在该第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合
物包括：在该第一半导体结构的第一介电层上形成第一应力膜和第二应力膜的复合物。24.如权利要求23所述的方法，其中，该第一半导体结构进一步具有形成在该第一介电层上的第一衬底，并且该方法进一步包括：在该第一半导体结构的第一介电层上形成第一应力膜和该第二应力膜的复合物之前，移除该第一衬底以露出该第一介电层。25.如权利要求21所述的方法，其中，使用附接材料将该第一半导体结构的第一侧附接至该载体衬底，并且将该载体衬底与该第一半导体结构分离包括：加热该附接材料，使得该载体衬底与该第一半导体结构分离。26.如权利要求21所述的方法，进一步包括：将该第一应力膜图案化以形成第一图案化应力膜，其中，切割该第一应力膜和该第二应力膜的复合物以及该第一半导体结构以限定至少一个小芯片包括：切割该第一图案化应力膜和该第二应力膜的复合物以及该第一半导体结构以限定至少一个小芯片。27.如权利要求26所述的方法，其中，该第一图案化应力膜形成有至少一个应力区域，并且该第二应力膜形成在该至少一个应力区域内。28.如权利要求27所述的方法，其中，该第二应力膜进一步形成在该第一图案化应力膜上。29.如权利要求26所述的方法，其中，该第一图案化应力膜是经由基于掩模的光刻工具、紫外(uv)交联或直写光刻工具来形成的。30.如权利要求29所述的方法，其中，该第一图案化应力膜是经由该直写光刻工具使用数字光处理(dlp)芯片、光栅光阀或激光振镜来形成的。31.如权利要求26所述的方法，进一步包括：在该至少一个小芯片结合到该第二半导体结构之后，移除该第一图案化应力膜和该第二应力膜的复合物。32.一种方法,包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；将该第一半导体结构的第一侧附接至载体衬底；在该第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物；切割该第一应力膜和该第二应力膜的复合物以及该第一半导体结构以限定至少一个小芯片；将该载体衬底与该至少一个小芯片分离；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得该第二布线结构连接至该第一布线结构。33.如权利要求32所述的方法，进一步包括：将该第一应力膜图案化以形成第一图案化应力膜，其中，切割该第一应力膜和该第二应力膜的复合物以及该第一半导体结构以限定至少一个小芯片包括：切割该第一图案化应力膜和该第二应力膜的复合物以及该第一半导体结构以限定至少一个小芯片。34.如权利要求33所述的方法，其中，该第一图案化应力膜形成有至少一个应力区域，并且该第二应力膜形成在该至少一个应力区域内。35.如权利要求34所述的方法，其中，该第二应力膜进一步形成在该第一图案化应力膜上。
36.如权利要求33所述的方法，其中，该第一图案化应力膜是经由基于掩模的光刻工具、uv交联或直写光刻工具来形成的。37.如权利要求32所述的方法，其中，该第一半导体结构进一步具有形成在其第二侧上的第一介电层，并且在该第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物包括：在该第一半导体结构的第一介电层上形成第一应力膜和第二应力膜的复合物。38.如权利要求37所述的方法，其中，该第一半导体结构进一步具有形成在该第一介电层上的第一衬底，并且该方法进一步包括：在该第一半导体结构的第一介电层上形成第一应力膜和该第二应力膜的复合物之前，移除该第一衬底以露出该第一介电层。39.如权利要求32所述的方法，其中，使用附接材料将该第一半导体结构的第一侧附接至该载体衬底，并且切割该应力膜和该第一半导体结构以限定至少一个小芯片包括：切割该应力膜、该第一半导体结构和该附接材料以限定至少一个小芯片。40.如权利要求39所述的方法，其中，切割该应力膜、该第一半导体结构和该附接材料以限定至少一个小芯片包括：切割该应力膜、该第一半导体结构、该附接材料、以及该载体衬底的一部分以限定至少一个小芯片。

技术总结
本披露的各方面提供了一种用于将小芯片形成到半导体结构上的方法。该方法可以包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；以及将第一侧附接至载体衬底。该方法可以进一步包括：在第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物；以及将载体衬底与第一半导体结构分离。该方法可以进一步包括：切割第一应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得第二布线结构连接至第一布线结构。接至第一布线结构。接至第一布线结构。


技术研发人员：安东
受保护的技术使用者：东京毅力科创美国控股有限公司
技术研发日：2022.01.19
技术公布日：2023/10/15