低驱动电流采样电路的制作方法

1.本发明属于集成电路技术领域，具体涉及一种低驱动电流采样电路。


背景技术：

2.生物信号采集、bms(battery management system)等系统中经常需要采用adc(analog to digital converter，模数转换器)对前端的模拟信号进行量化，但每个系统对外的驱动能力不尽相同，这就要求adc中采样电路对前端驱动能力需求尽可能降低，降低采样电路对输入电流的需求。
3.因此，针对上述技术问题，有必要提供一种低驱动电流采样电路。


技术实现要素：

4.有鉴于此，本发明的目的在于提供一种低驱动电流采样电路，以降低输入电流，提升等效输入阻抗。
5.为了实现上述目的，本发明一实施例提供的技术方案如下：
6.一种低驱动电流采样电路，所述采样电路包括：
7.采样单元，包括第一采样电容、第二采样电容、第一开关管、第二开关管、第三开关管及第四开关管，第一开关管电性连接于第一采样电容的第一端与第二节点之间，第二开关管电性连接于第一采样电容的第一端与第一节点之间，第三开关管电性连接于第二采样电容的第一端与第二节点之间，第四开关管电性连接于第二采样电容的第一端与第一节点之间，第一采样电容的第二端及第二采样电容的第二端分别与外部电路相连，所述第二节点的电压大于第一节点的电压；
8.补偿单元，包括第一充放电电容、第二充放电电容、第一开关、第二开关、第三开关及第四开关，第一开关电性连接于第一充放电电容的第一端与第三节点之间，第二开关电性连接于第一充放电电容的第一端与第二节点之间，第三开关电性连接于第二充放电电容的第一端与第三节点之间，第四开关电性连接于第二充放电电容的第一端与第二节点之间，第一充放电电容的第二端及第二充放电电容的第二端分别与外部电路相连，所述第三节点的电压大于第二节点的电压。
9.一实施例中，所述采样电路于第一时序下，第一开关管和第四开关管导通，第二开关管和第三开关管关断，第一采样电容和第二采样电容分别对第二节点和第一节点进行采样，第一开关和第四开关导通，第二开关和第三开关关断，第三节点对第一充放电电容进行充电，第二充放电电容对第二节点的放电电流流入第一采样电容；
10.所述采样电路于第二时序下，第二开关管和第三开关管导通，第一开关管和第四开关管关断，第一采样电容和第二采样电容分别对第一节点和第二节点进行采样，第二开关和第三开关导通，第一开关和第四开关关断，第三节点对第二充放电电容进行充电，第一充放电电容对第二节点的放电电流流入第二采样电容。
11.一实施例中，所述第一开关管和第三开关管为pmos管，第二开关管和第四开关管
为nmos管，其中：
12.所述第一开关管的源极与第二节点相连，漏极与第一采样电容的第一端相连，栅极驱动信号为第一驱动信号；
13.第二开关管的源极与第一节点相连，漏极与第一采样电容的第一端相连，栅极驱动信号为第二驱动信号；
14.第三开关管的源极与第二节点相连，漏极与第二采样电容的第一端相连，栅极驱动信号为第三驱动信号；
15.第四开关管的源极与第一节点相连，漏极与第二采样电容的第一端相连，栅极驱动信号为第四驱动信号；
16.所述第二驱动信号和第四驱动信号为非交叠信号，第一驱动信号为第四驱动信号的反向信号，第三驱动信号为第二驱动信号的反向信号。
17.一实施例中，所述采样电路还包括：
18.第一电平转换单元，连接于第一驱动信号和第一开关管的栅极之间，用于将第一驱动信号进行转换后驱动第一开关管；
19.第二电平转换单元，连接于第二驱动信号和第二开关管的栅极之间，用于将第二驱动信号进行转换后驱动第二开关管；
20.第三电平转换单元，连接于第三驱动信号和第三开关管的栅极之间，用于将第三驱动信号进行转换后驱动第三开关管；
21.第四电平转换单元，连接于第四驱动信号和第四开关管的栅极之间，用于将第四驱动信号进行转换后驱动第四开关管。
22.一实施例中，所述采样电路还包括：
23.第一缓冲器，连接于接于第一驱动信号和第一电平转换单元之间，用于对第一驱动信号进行缓冲；
24.第二缓冲器，连接于接于第二驱动信号和第二电平转换单元之间，用于对第二驱动信号进行缓冲；
25.第三缓冲器，连接于接于第三驱动信号和第三电平转换单元之间，用于对第三驱动信号进行缓冲；
26.第四缓冲器，连接于接于第四驱动信号和第四电平转换单元之间，用于对第四驱动信号进行缓冲。
27.一实施例中，所述第一节点、第二节点、第三节点均为芯片的输入引脚。
28.一实施例中，所述第一节点、第二节点为芯片的输入引脚，第三节点为芯片内部电压节点。
29.一实施例中，所述采样电路还包括分压单元，所述分压单元包括第一分压电阻和第二分压电阻，第一分压电阻的第一端与输入电压相连，第二端与第三节点相连，第二分压电阻的第一端与第三节点相连，第二端与地电位相连。
30.一实施例中，所述采样电路还包括电流源，所述电流源的第一端与输入电压相连，第二端与第三节点相连。
31.一实施例中，所述第一采样电容的第二端与第二采样电容的第二端分别通过第五开关和第六开关与外部adc相连，所述第一采样电容的第二端与第二采样电容的第二端分
别通过第七开关和第八开关与地电位相连；第一充放电电容的第二端及第二充放电电容的第二端分别与地电位相连。
32.一实施例中，所述第五开关和第六开关通过第五驱动信号进行控制，第七开关和第八开关通过第六驱动信号进行控制，所述采样电路还包括逻辑控制单元，逻辑控制单元包括：
33.第一与门，用于根据第一时钟信号及第五驱动信号生成第四驱动信号；
34.第二与门，用于根据第二时钟信号及第五驱动信号生成第二驱动信号；
35.第一非门，用于根据第四驱动信号生成第一驱动信号；
36.第二非门，用于根据第二驱动信号生成第三驱动信号；
37.第三非门，用于根据第五驱动信号生成第六驱动信号；
38.其中，所述第一时钟信号和第二时钟信号为非交叠时钟信号。
39.本发明具有以下有益效果：
40.本发明基于电容耦合式采样结构，在采样过程中可以通过充放电电容的放电电流为采样电容进行充电，可有效降低了输入电流，提升等效输入阻抗，降低了对前端驱动能力的需求。
附图说明
41.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
42.图1为本发明实施例1中低驱动电流采样电路的示意图；
43.图2为本发明实施例1中驱动信号的示意图；
44.图3为本发明实施例2中低驱动电流采样电路的示意图；
45.图4为本发明实施例3中低驱动电流采样电路的示意图。
具体实施方式
46.为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
47.在本文的描述中，除非另有规定和限定，术语“相连”、“相连”应做广义理解，例如，可以是直接连接，也可以通过中间媒介间接连接，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
48.本发明公开了一种低驱动电流采样电路，包括：
49.采样单元，包括第一采样电容、第二采样电容、第一开关管、第二开关管、第三开关管及第四开关管，第一开关管电性连接于第一采样电容的第一端与第二节点之间，第二开关管电性连接于第一采样电容的第一端与第一节点之间，第三开关管电性连接于第二采样
电容的第一端与第二节点之间，第四开关管电性连接于第二采样电容的第一端与第一节点之间，第一采样电容的第二端及第二采样电容的第二端分别与外部电路相连，第二节点的电压大于第一节点的电压；
50.补偿单元，包括第一充放电电容、第二充放电电容、第一开关、第二开关、第三开关及第四开关，第一开关电性连接于第一充放电电容的第一端与第三节点之间，第二开关电性连接于第一充放电电容的第一端与第二节点之间，第三开关电性连接于第二充放电电容的第一端与第三节点之间，第四开关电性连接于第二充放电电容的第一端与第二节点之间，第一充放电电容的第二端及第二充放电电容的第二端分别与外部电路相连，第三节点的电压大于第二节点的电压。
51.本发明的采样单元中通过第一采样电容和第二采样电容进行采样，采样过程中通过补偿单元中第一充放电电容或第二充放电电容的放电电流对采样单元进行充电，从而降低输入电流，提升等效输入阻抗。
52.以下结合具体实施例对本发明进行详细说明。
53.实施例1：
54.参图1所示为本实施例中的低驱动电流采样电路的示意图，本实施例中以电池管理芯片为例进行说明，该芯片为多通道芯片中，c0～c3为芯片的输入引脚，其中，c1、c2、c3分别为第一节点、第二节点和第三节点，c0和c1之间为通道1，c1和c2之间为通道2，c2和c3之间为通道3，依次向上类推。芯片内部需要对每个通道的电压进行采样和量化，芯片内部复用一个电压adc对每节电池进行量化，每次量化开启一个通道。
55.本实施例以通道2和通道3为例对采样电路的结构及工作原理进行详细说明。
56.采样单元10，包括第一采样电容cy_p、第二采样电容cy_n、第一开关管m1、第二开关管m2、第三开关管m3及第四开关管m4，第一开关管m1电性连接于第一采样电容cy_p的第一端与第二节点c2之间，第二开关管m2电性连接于第一采样电容cy_p的第一端与第一节点c1之间，第三开关管m3电性连接于第二采样电容cy_n的第一端与第二节点c2之间，第四开关管m4电性连接于第二采样电容cy_n的第一端与第一节点c1之间，第一采样电容cy_p的第二端及第二采样电容cy_n的第二端分别与外部电路相连，第二节点c2的电压大于第一节点c1的电压。
57.示例性地，本实施例中的第一开关管m1和第三开关管m3为pmos管，第二开关管m2和第四开关管m4为nmos管，其中：
58.第一开关管m1的源极与第二节点c2相连，漏极与第一采样电容cy_p的第一端相连，栅极驱动信号为第一驱动信号p1_b；
59.第二开关管m2的源极与第一节点c1相连，漏极与第一采样电容cy_p的第一端相连，栅极驱动信号为第二驱动信号p2；
60.第三开关管m3的源极与第二节点c2相连，漏极与第二采样电容cy_n的第一端相连，栅极驱动信号为第三驱动信号p2_b；
61.第四开关管m4的源极与第一节点c1相连，漏极与第二采样电容cy_n的第一端相连，栅极驱动信号为第四驱动信号p1；
62.参图2所示，第二驱动信号p2和第四驱动信号p1为非交叠信号，第一驱动信号p1_b为第四驱动信号p1的反向信号，第三驱动信号p2_b为第二驱动信号p2的反向信号。
63.优选地，本实施例的采样电路还包括若干电平转换单元及若干缓冲器，具体为：
64.第一电平转换单元ls1，连接于第一驱动信号p1_b和第一开关管m1的栅极之间，用于将第一驱动信号p1_b进行转换后驱动第一开关管m1；
65.第二电平转换单元ls2，连接于第二驱动信号p2和第二开关管m2的栅极之间，用于将第二驱动信号p2进行转换后驱动第二开关管m2；
66.第三电平转换单元ls3，连接于第三驱动信号p2_b和第三开关管m3的栅极之间，用于将第三驱动信号p2_b进行转换后驱动第三开关管m3；
67.第四电平转换单元ls4，连接于第四驱动信号p1和第四开关管m4的栅极之间，用于将第四驱动信号p1进行转换后驱动第四开关管m4；
68.第一缓冲器buffer1，连接于接于第一驱动信号p1_b和第一电平转换单元ls1之间，用于对第一驱动信号p1_b进行缓冲；
69.第二缓冲器buffer2，连接于接于第二驱动信号p2和第二电平转换单元ls2之间，用于对第二驱动信号p2进行缓冲；
70.第三缓冲器buffer3，连接于接于第三驱动信号p2_b和第三电平转换单元ls3之间，用于对第三驱动信号p2_b进行缓冲；
71.第四缓冲器buffer4，连接于接于第四驱动信号p1和第四电平转换单元ls4之间，用于对第四驱动信号p1进行缓冲。
72.示例性地，本实施例中第一采样电容cy_p的第二端与第二采样电容cy_n的第二端分别通过第五开关s5和第六开关s6与外部adc相连，第一采样电容cy_p的第二端与第二采样电容cy_n的第二端分别通过第七开关s7和第八开关s8与地电位agnd相连；第一充放电电容cz_p的第二端及第二充放电电容cz_n的第二端分别与地电位agnd相连。
73.第五开关s5和第六开关s6通过第五驱动信号ch_en_2进行控制，第七开关s7和第八开关s8通过第六驱动信号ch_en_2_b进行控制。
74.本实施例中还包括用于产生各驱动信号的逻辑控制单元30，具体包括：
75.第一与门，用于根据第一时钟信号p1_in及第五驱动信号ch_en_2生成第四驱动信号p1；
76.第二与门，用于根据第二时钟信号p2_in及第五驱动信号ch_en_2生成第二驱动信号p2；
77.第一非门，用于根据第四驱动信号p1生成第一驱动信号p1_b；
78.第二非门，用于根据第二驱动信号p2生成第三驱动信号p2_b；
79.第三非门，用于根据第五驱动信号ch_en_2生成第六驱动信号ch_en_2_b；
80.其中，第一时钟信号p1_in和第二时钟信号p2_in为非交叠时钟信号，第二驱动信号p2和第四驱动信号p1为非交叠信号。
81.补偿单元20，包括第一充放电电容cz_p、第二充放电电容cz_n、第一开关s1、第二开关s2、第三开关s3及第四开关s4，第一开关s1电性连接于第一充放电电容cz_p的第一端与第三节点c3之间，第二开关s2电性连接于第一充放电电容cz_p的第一端与第二节点c2之间，第三开关s3电性连接于第二充放电电容cz_n的第一端与第三节点c3之间，第四开关s4电性连接于第二充放电电容cz_n的第一端与第二节点c2之间，第一充放电电容cz_p的第二端及第二充放电电容cz_n的第二端分别与外部电路相连，第三节点c3的电压大于第二节点
c2的电压。
82.其中，第一开关s1和第四开关s4通过第四驱动信号p1进行控制，第二开关s2和第三开关s3通过第二驱动信号p2进行控制。
83.采样电路于第一时序下，第一开关管m1和第四开关管m4导通，第二开关管m2和第三开关管m3关断，第一采样电容cy_p和第二采样电容cy_n分别对第二节点c2和第一节点c1进行采样，第一开关和第四开关导通，第二开关和第三开关关断，第三节点c3对第一充放电电容cz_p进行充电，第二充放电电容cz_n对第二节点c2的放电电流流入第一采样电容cy_p；
84.采样电路于第二时序下，第二开关管m2和第三开关管m3导通，第一开关管m1和第四开关管m4关断，第一采样电容cy_p和第二采样电容cy_n分别对第一节点c1和第二节点c2进行采样，第二开关和第三开关导通，第一开关和第四开关关断，第三节点c3对第二充放电电容cz_n进行充电，第一充放电电容cz_p对第二节点c2的放电电流流入第二采样电容cy_n。
85.优选地，第三节点c3与第二节点c2的电压差等于第二节点c2与第一节点c1的电压差。如此在采样过程中第一采样电容cy_p的充电可以仅通过第二充放电电容cz_n的放电电流实现，第二采样电容cy_n的充电可以仅通过第一充放电电容cz_p的放电电流实现，理想情况下第二节点c2的输入电流为0。
86.具体地，当通道2开启时，ch_en_2被置为高电平，p1_in和p2_in为非交叠时钟信号，p1_in从低电平变为高电平时，p1同样变化，在电平转换单元的作用下，ng1从原来c1的电压向上泵升，ng1的向上泵升将导致开关管m4导通，采样电容cy_n对c1进行采样。同理，p1_b从高电平变为低电平，导致pg2被向下泵低，开关管m1开启，采样电容cy_p对c2进行采样，在通道2采样的同时，c3在对cz_p进行充电，cz_n在对c2放电，cz_n的放电电流刚好为cy_p提供充电电流，从而使c2流入的电流减小。
87.p1_in高电平结束后，p2_in从低电平变为高电平，使p2从低电平变为高电平，p2_b从高电平变为低电平，开关管m2和m3开启，采样电容cy_p对c1进行采样，采样电容cy_n对c2进行采样，与此同时，c3在对cz_n进行充电，cz_p在对c2放电，cz_p的放电电流刚好为cy_n提供充电电流，从而使c2流入的电流减小。
88.可以看出，不管在p1还是p2的高电平期间，均有cz_n或cz_p的放电电流为通道2提供充电电流，通过这样的方式，可以使c2流入电流减小，对前端驱动能力的要求极大降低，并且提升了等效输入阻抗。
89.在本发明一具体实施例中，通过本发明的技术方案可以将c2上的驱动电流由51.1μa减小至7.4μa，从而提升了等效输入阻抗。
90.实施例2：
91.参图3所示为本实施例中的低驱动电流采样电路的示意图，本实施例以单通道芯片为例进行说明，c1、c2、c3分别为第一节点、第二节点和第三节点，c1、c2为芯片的输入引脚，c3为芯片内部电压节点。
92.本实施例中的低驱动电流采样电路同样包括采样单元和补偿单元，此处不再进行赘述，与实施例1不同的是，本实施例中还包括分压单元40，分压单元包括第一分压电阻r1和第二分压电阻r2，第一分压电阻r1的第一端与输入电压vin相连，第二端与第三节点c3相
连，第二分压电阻r2的第一端与第三节点c3相连，第二端与地电位agnd相连。
93.实施例3：
94.参图4所示为本实施例中的低驱动电流采样电路的示意图，本实施例以单通道芯片为例进行说明，c1、c2、c3分别为第一节点、第二节点和第三节点，c1、c2为芯片的输入引脚，c3为芯片内部电压节点。
95.本实施例中的低驱动电流采样电路同样包括采样单元和补偿单元，此处不再进行赘述，与实施例1不同的是，本实施例中还包括电流源50，电流源50的第一端与输入电压相连，第二端与第三节点c3相连。
96.由以上技术方案可以看出，本发明具有以下有益效果：
97.本发明基于电容耦合式采样结构，在采样过程中可以通过充放电电容的放电电流为采样电容进行充电，可有效降低了输入电流，提升等效输入阻抗，降低了对前端驱动能力的需求。
98.对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
99.此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

技术特征：
1.一种低驱动电流采样电路，其特征在于，所述采样电路包括：采样单元，包括第一采样电容、第二采样电容、第一开关管、第二开关管、第三开关管及第四开关管，第一开关管电性连接于第一采样电容的第一端与第二节点之间，第二开关管电性连接于第一采样电容的第一端与第一节点之间，第三开关管电性连接于第二采样电容的第一端与第二节点之间，第四开关管电性连接于第二采样电容的第一端与第一节点之间，第一采样电容的第二端及第二采样电容的第二端分别与外部电路相连，所述第二节点的电压大于第一节点的电压；补偿单元，包括第一充放电电容、第二充放电电容、第一开关、第二开关、第三开关及第四开关，第一开关电性连接于第一充放电电容的第一端与第三节点之间，第二开关电性连接于第一充放电电容的第一端与第二节点之间，第三开关电性连接于第二充放电电容的第一端与第三节点之间，第四开关电性连接于第二充放电电容的第一端与第二节点之间，第一充放电电容的第二端及第二充放电电容的第二端分别与外部电路相连，所述第三节点的电压大于第二节点的电压。2.根据权利要求1所述的低驱动电流采样电路，其特征在于，所述采样电路于第一时序下，第一开关管和第四开关管导通，第二开关管和第三开关管关断，第一采样电容和第二采样电容分别对第二节点和第一节点进行采样，第一开关和第四开关导通，第二开关和第三开关关断，第三节点对第一充放电电容进行充电，第二充放电电容对第二节点的放电电流流入第一采样电容；所述采样电路于第二时序下，第二开关管和第三开关管导通，第一开关管和第四开关管关断，第一采样电容和第二采样电容分别对第一节点和第二节点进行采样，第二开关和第三开关导通，第一开关和第四开关关断，第三节点对第二充放电电容进行充电，第一充放电电容对第二节点的放电电流流入第二采样电容。3.根据权利要求1所述的低驱动电流采样电路，其特征在于，所述第一开关管和第三开关管为pmos管，第二开关管和第四开关管为nmos管，其中：所述第一开关管的源极与第二节点相连，漏极与第一采样电容的第一端相连，栅极驱动信号为第一驱动信号；第二开关管的源极与第一节点相连，漏极与第一采样电容的第一端相连，栅极驱动信号为第二驱动信号；第三开关管的源极与第二节点相连，漏极与第二采样电容的第一端相连，栅极驱动信号为第三驱动信号；第四开关管的源极与第一节点相连，漏极与第二采样电容的第一端相连，栅极驱动信号为第四驱动信号；所述第二驱动信号和第四驱动信号为非交叠信号，第一驱动信号为第四驱动信号的反向信号，第三驱动信号为第二驱动信号的反向信号。4.根据权利要求3所述的低驱动电流采样电路，其特征在于，所述采样电路还包括：第一电平转换单元，连接于第一驱动信号和第一开关管的栅极之间，用于将第一驱动信号进行转换后驱动第一开关管；第二电平转换单元，连接于第二驱动信号和第二开关管的栅极之间，用于将第二驱动信号进行转换后驱动第二开关管；
第三电平转换单元，连接于第三驱动信号和第三开关管的栅极之间，用于将第三驱动信号进行转换后驱动第三开关管；第四电平转换单元，连接于第四驱动信号和第四开关管的栅极之间，用于将第四驱动信号进行转换后驱动第四开关管。5.根据权利要求4所述的低驱动电流采样电路，其特征在于，所述采样电路还包括：第一缓冲器，连接于接于第一驱动信号和第一电平转换单元之间，用于对第一驱动信号进行缓冲；第二缓冲器，连接于接于第二驱动信号和第二电平转换单元之间，用于对第二驱动信号进行缓冲；第三缓冲器，连接于接于第三驱动信号和第三电平转换单元之间，用于对第三驱动信号进行缓冲；第四缓冲器，连接于接于第四驱动信号和第四电平转换单元之间，用于对第四驱动信号进行缓冲。6.根据权利要求1所述的低驱动电流采样电路，其特征在于，所述第一节点、第二节点、第三节点均为芯片的输入引脚。7.根据权利要求1所述的低驱动电流采样电路，其特征在于，所述第一节点、第二节点为芯片的输入引脚，第三节点为芯片内部电压节点。8.根据权利要求7所述的低驱动电流采样电路，其特征在于，所述采样电路还包括分压单元，所述分压单元包括第一分压电阻和第二分压电阻，第一分压电阻的第一端与输入电压相连，第二端与第三节点相连，第二分压电阻的第一端与第三节点相连，第二端与地电位相连。9.根据权利要求7所述的低驱动电流采样电路，其特征在于，所述采样电路还包括电流源，所述电流源的第一端与输入电压相连，第二端与第三节点相连。10.根据权利要求3所述的低驱动电流采样电路，其特征在于，所述第一采样电容的第二端与第二采样电容的第二端分别通过第五开关和第六开关与外部adc相连，所述第一采样电容的第二端与第二采样电容的第二端分别通过第七开关和第八开关与地电位相连；第一充放电电容的第二端及第二充放电电容的第二端分别与地电位相连。11.根据权利要求10所述的低驱动电流采样电路，其特征在于，所述第五开关和第六开关通过第五驱动信号进行控制，第七开关和第八开关通过第六驱动信号进行控制，所述采样电路还包括逻辑控制单元，逻辑控制单元包括：第一与门，用于根据第一时钟信号及第五驱动信号生成第四驱动信号；第二与门，用于根据第二时钟信号及第五驱动信号生成第二驱动信号；第一非门，用于根据第四驱动信号生成第一驱动信号；第二非门，用于根据第二驱动信号生成第三驱动信号；第三非门，用于根据第五驱动信号生成第六驱动信号；其中，所述第一时钟信号和第二时钟信号为非交叠时钟信号。

技术总结
本发明揭示了一种低驱动电流采样电路，所述采样电路包括：采样单元，包括第一采样电容、第二采样电容、第一开关管、第二开关管、第三开关管及第四开关管；补偿单元，包括第一充放电电容、第二充放电电容、第一开关、第二开关、第三开关及第四开关。本发明基于电容耦合式采样结构，在采样过程中可以通过充放电电容的放电电流为采样电容进行充电，可有效降低了输入电流，提升等效输入阻抗，降低了对前端驱动能力的需求。的需求。的需求。


技术研发人员：高剑峰 周琦 鲁文先
受保护的技术使用者：思瑞浦微电子科技（上海）有限责任公司
技术研发日：2023.07.03
技术公布日：2023/10/6