一种阵列基板、电子纸及微流控装置的制作方法

1.本技术涉及半导体领域，特别涉及一种阵列基板、电子纸及微流控装置。


背景技术：

2.目前，阵列基板由多个薄膜晶体管((thin film transistor，tft))组成，在某些场景中，部分薄膜晶体管的驱动电压较高，较高的驱动电压对tft耐压承受能力带来很大挑战，而常规tft器件结构存在高压击穿的风险，因此，提供一种耐高压的阵列基板成为目前急需解决的技术问题。


技术实现要素：

3.有鉴于此，本技术的目的在于提供一种阵列基板、电子纸及微流控装置，保证提高第一薄膜晶体管的耐压能力，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。其具体方案如下：
4.第一方面，本技术提供了一种阵列基板，所述阵列基板包括第一区域和围绕所述第一区域的第二区域；
5.所述第一区域包括至少一个第一薄膜晶体管，所述第一薄膜晶体管包括第一源极、第一漏极、第一有源层和第一栅极，所述第一有源层包括第一沟道区、第一轻掺杂区和第一重掺杂区，所述第一沟道区包括所述第一栅极在所述第一有源层的投影位置的部分所述第一有源层，在第一方向上，所述第一轻掺杂区具有第一长度；
6.所述第二区域包括至少一个第二薄膜晶体管，其中，
7.当所述第二薄膜晶体管为p型晶体管时，所述第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，所述第二有源层包括第二沟道区和第二重掺杂区，所述第二沟道区包括所述第二栅极在所述第二有源层的投影位置的部分所述第二有源层；
8.当所述第二薄膜晶体管为n型晶体管时，所述第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，所述第二有源层包括第二沟道区、第二重掺杂区和第二轻掺杂区，在所述第一方向上，所述第二轻掺杂区具有第二长度；且所述第一长度大于所述第二长度。
9.第二方面，本技术实施例还提供了一种电子纸，包括所述的阵列基板。
10.第三方面，本技术实施例还提供了一种微流控装置，包括所述的阵列基板。
11.本技术实施例提供了一种阵列基板、电子纸及微流控装置，阵列基板包括第一区域和围绕第一区域的第二区域，在第一区域具有至少一个第一薄膜晶体管，第一薄膜晶体管包括第一源极、第一漏极、第一有源层和第一栅极，其中，第一有源层包括第一沟道区、第一轻掺杂区和第一重掺杂区，第一沟道区包括第一栅极在第一有源层的投影位置的部分第一有源层，在第一方向上，第一轻掺杂区具有第一长度，即，第一薄膜晶体管为p型晶体管或n型晶体管时，具有第一轻掺杂区。
12.在第二区域具有至少一个第二薄膜晶体管，当第二薄膜晶体管为p型晶体管时，第
二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，第二有源层包括第二沟道区和第二重掺杂区，第二沟道区包括第二栅极在第二有源层的投影位置的部分第二有源层。也就是说，p型晶体管时，相比于第二薄膜晶体管，第一薄膜晶体管具有第一轻掺杂区，第一轻掺杂区可以等效为一个电阻，作为耗尽区，增加第一轻掺杂区能够使耗尽区承担部分电压，减少第一沟道区的分压，实现第一沟道区的高耐压，从而提高第一薄膜晶体管的耐压能力，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
13.当第二薄膜晶体管为n型晶体管时，第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，第二有源层包括第二沟道区、第二重掺杂区和第二轻掺杂区，在第一方向上，第二轻掺杂区具有第二长度，且第一长度大于第二长度。也就是说，第一薄膜晶体管中的第一轻掺杂区的长度，大于第二薄膜晶体管中的第二轻掺杂区的长度，使得第一轻掺杂区的电阻大于第二轻掺杂区的电阻，加长第一轻掺杂区的长度能够使其承担更多电压，减少第一沟道区的分压，实现第一沟道区的高耐压，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
附图说明
14.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
15.图1示出了本技术实施例提供的一种阵列基板的结构示意图；
16.图2示出了本技术实施例提供的又一种阵列基板的结构示意图；
17.图3示出了本技术实施例提供的一种像素单元的结构示意图；
18.图4示出了本技术实施例提供的一种第一薄膜晶体管的结构示意图；
19.图5示出了本技术实施例提供的又一种第一薄膜晶体管的结构示意图；
20.图6示出了本技术实施例提供的一种p型的第二薄膜晶体管的结构示意图；
21.图7示出了本技术实施例提供的又一种p型的第二薄膜晶体管的结构示意图；
22.图8示出了本技术实施例提供的一种n型的第二薄膜晶体管的结构示意图；
23.图9示出了本技术实施例提供的又一种n型的第二薄膜晶体管的结构示意图；
24.图10示出了本技术实施例提供的又一种第一薄膜晶体管的结构示意图；
25.图11示出了本技术实施例提供的又一种第一薄膜晶体管的结构示意图；
26.图12示出了本技术实施例提供的一种电子纸的结构示意图；
27.图13示出了本技术实施例提供的一种微流控装置的结构示意图；
28.图14示出了为本技术实施例提供的一种微流控装置的剖面示意图。
具体实施方式
29.为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本技术的具体实施方式做详细的说明。
30.在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是本技术还可以
采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似推广，因此本技术不受下面公开的具体实施例的限制。
31.其次，本技术结合示意图进行详细描述，在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
32.正如背景技术中的描述，在某些场景中，比如电子纸场景下，电子纸由于电泳膜驱动特性，驱动背板中驱动tft的驱动电压比较高，常规产品驱动电压一般为
±
15v，而驱动彩色化的电泳膜所需要的驱动电压可达到20v以上，导致tft的漏极电压vds较高，超出tft的漏源击穿电压，tft器件将会被击穿，影响器件正常使用。在微流控装置中，驱动液体在微通道流通的tft也需要较高的驱动电压，存在高压击穿的风险。
33.基于以上技术问题，本技术实施例提供了一种阵列基板、电子纸及微流控装置，阵列基板包括第一区域和围绕第一区域的第二区域，在第一区域具有至少一个第一薄膜晶体管，第一薄膜晶体管包括第一源极、第一漏极、第一有源层和第一栅极，其中，第一有源层包括第一沟道区、第一轻掺杂区和第一重掺杂区，第一沟道区包括第一栅极在第一有源层的投影位置的部分第一有源层，在第一方向上，第一轻掺杂区具有第一长度，即，第一薄膜晶体管为p型晶体管或n型晶体管时，具有第一轻掺杂区。
34.在第二区域具有至少一个第二薄膜晶体管，当第二薄膜晶体管为p型晶体管时，第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，第二有源层包括第二沟道区和第二重掺杂区，第二沟道区包括第二栅极在第二有源层的投影位置的部分第二有源层。也就是说，p型晶体管时，相比于第二薄膜晶体管，第一薄膜晶体管具有第一轻掺杂区，第一轻掺杂区可以等效为一个电阻，作为耗尽区，增加第一轻掺杂区能够使耗尽区承担部分电压，减少第一沟道区的分压，实现第一沟道区的高耐压，从而提高第一薄膜晶体管的耐压能力，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
35.当第二薄膜晶体管为n型晶体管时，第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，第二有源层包括第二沟道区、第二重掺杂区和第二轻掺杂区，在第一方向上，第二轻掺杂区具有第二长度，且第一长度大于第二长度。也就是说，第一薄膜晶体管中的第一轻掺杂区的长度，大于第二薄膜晶体管中的第二轻掺杂区的长度，使得第一轻掺杂区的电阻大于第二轻掺杂区的电阻，加长第一轻掺杂区的长度能够使其承担更多电压，减少第一沟道区的分压，实现第一沟道区的高耐压，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
36.为了便于理解，下面结合附图对本技术实施例提供的一种阵列基板、电子纸及微流控装置进行详细的说明。
37.参考图1所示，为本技术实施例提供的一种阵列基板的结构示意图，阵列基板可以包括第一区域100和第二区域200，第二区域200可以围绕第一区域100，在第一区域100可以具有至少一个薄膜晶体管，记为第一薄膜晶体管110，第一薄膜晶体管110可以为n型晶体管，也可以为p型晶体管，在第二区域200也可以具有至少一个薄膜晶体管，记为第二薄膜晶体管201，第二薄膜晶体管201可以为n型晶体管，也可以为p型晶体管。
38.在本技术实施例中，阵列基板可以用于电子纸(electronic paper，epaper)领域，
电子纸是将电子墨水涂布在一层塑料薄膜上，贴覆在薄膜晶体管电路上，经由集成电路(integrated circuit，ic)控制形成像素图形的一种显示屏，也可以称其为“电子墨水屏”。
39.具体地，参考图2所示，为本技术实施例提供的又一种阵列基板的结构示意图，第一区域100可以为显示区，第二区域200可以为非显示区，非显示区可以围绕显示区，在显示区可以包括至少一个像素单元510，每个像素单元510可以包括第一薄膜晶体管110，第一薄膜晶体管110的源极可以连接数据线，数据线用于提供数据信号，第一薄膜晶体管110的栅极可以连接控制信号线，用于控制第一薄膜晶体管110的导通和截止。
40.具体地，非显示区可以包括至少一个第二薄膜晶体管201，通常，为了实现窄边框的效果会采用goa电路。即，goa是一种阵列基板行驱动技术(gate driver on array，goa)，是指在玻璃基板上集成薄膜晶体管组成的栅极驱动电路，，且goa电路可以设置在显示区左右两侧的非显示区中。
41.具体地，阵列基板还可以包括ic电路300，与第一区域100和第二区域200相连，用于控制第一薄膜晶体管110和第二薄膜晶体管201的导通和截止，具体的，在第一薄膜晶体管110或第二薄膜晶体管201为n型晶体管时，ic电路300输出的高电平信号可以控制晶体管导通，输出为低电平信号时可以控制晶体管截止，反之，在第一薄膜晶体管110或第二薄膜晶体管201为p型晶体管时，低电平信号可以控制晶体管导通，高电平信号可以控制晶体管截止。像素单元510还可以包括第一电容cst和第二电容ce，第一电容cst可以为存储电容，用于存储电荷，以在断电时给第二电容ce供电，保持显示画面继续显示。
42.具体地，参考图3所示，为本技术实施例提供的一种像素单元的结构示意图，像素单元510还可以包括升压电路210，升压电路210中可以包括第二薄膜晶体管201，第二薄膜晶体管201与第一薄膜晶体管110电连接，从而能够使得在ic电路供给较低电压的情况下，第一薄膜晶体管110输出到电子纸电极的电压能够满足驱动需求。需要说明的是，第二薄膜晶体管201为常规晶体管结构，以保证其正常性能，第一薄膜晶体管110作为驱动tft，通过增加或加长第一轻掺杂区的长度，从而保证第一薄膜晶体管110的耐压性能。可以理解的是，升压电路210中可以包括多个第二薄膜晶体管和多个电容。
43.参考图4所示，为本技术实施例提供的一种第一薄膜晶体管的结构示意图，在第一区域内，第一薄膜晶体管110可以包括第一源极111、第一漏极112、第一有源层113和第一栅极114，其中，第一有源层113可以包括第一沟道区1131、第一轻掺杂区1133和第一重掺杂区1132。
44.具体地，第一沟道区1131可以为第一栅极114在第一有源层113的投影位置的部分第一有源层，第一有源层113的两端位置作为两个第一重掺杂区1132，第一重掺杂区1132可以与第一源极111和第一漏极112电连接，第一轻掺杂区1133位于第一沟道区1131和第一重掺杂区1132之间。
45.具体地，在第一方向上，第一轻掺杂区1133具有长度，可以记为第一长度，第一方向可以位于第一有源层113所在平面内，即与阵列基板的堆叠方向相垂直。第一薄膜晶体管110可以为n型，此时n型的第一薄膜晶体管110具有第一轻掺杂区1133，第一薄膜晶体管110也可以为p型，此时p型的第一薄膜晶体管110也具有第一轻掺杂区1133。其中，第一源极111和第一重掺杂区1132之间可以通过第一连接结构124连接，第一漏极112和第一重掺杂区1132之间可以通过第二连接结构125连接，阵列基板还可以包括栅介质层(gi)115和隔离层
(ild)117。
46.具体地，参考图5所示，为本技术实施例提供的又一种第一薄膜晶体管的结构示意图，阵列基板还可以包括位于第一有源层113远离第一源极111和第一漏极112一侧的基板120和缓冲层(buffer)121，基板120可以为玻璃基板等，阵列基板还可以包括位于电容层(imd)116远离栅介质层(gi)115一侧的第一金属层122、第二金属层123、隔离层(ild)117、平坦层(pln)118和第一电极119，第一金属层122与第一栅极114位于同一层，第一金属层122和第二金属层123可组成第一电容cst，第一电极119与第一漏极112之间通过过孔126连接。参考图6所示，为本技术实施例提供的一种p型的第二薄膜晶体管的结构示意图，在第二区域内，第二薄膜晶体管201为p型晶体管时，第二薄膜晶体管201包括第二源极211、第二漏极212、第二有源层213和第二栅极214，其中，第二有源层213包括第二沟道区2131和第二重掺杂区2132，第二沟道区2131为第二栅极214在第二有源层213的投影位置的部分第二有源层。
47.也就是说，第二薄膜晶体管201不具有轻掺杂区，而第一薄膜晶体管110具有第一轻掺杂区1133，第一轻掺杂区1133可以等效为一个电阻，作为耗尽区，在相同的驱动电压下，增加第一轻掺杂区1133能够使耗尽区承担部分电压，相比于第二沟道区2131，能够减少第一沟道区1131的分压，实现第一沟道区1131的高耐压，从而提高第一薄膜晶体管110的耐压能力，还能降低第一沟道区1131的关态漏电流，降低功耗，并且第二薄膜晶体管201不具有轻掺杂区，为常规晶体管结构，不会影响第二薄膜晶体管201性能，保障第二薄膜晶体管201在第二区域可以正常工作。
48.参考图7所示，为本技术实施例提供的又一种p型的第二薄膜晶体管的结构示意图，阵列基板还可以包括第一连接结构124、第二连接结构125、过孔126、基板120、缓冲层(buffer)121、栅介质层115、电容层(imd)116、第一金属层122、第二金属层123、隔离层(ild)117、平坦层(pln)118和第一电极119。
49.参考图8所示，为本技术实施例提供的一种n型的第二薄膜晶体管的结构示意图，在第二区域内，第二薄膜晶体管201为n型晶体管时，第二薄膜晶体管201可以包括第二源极211、第二漏极212、第二有源层213和第二栅极214。
50.其中，第二有源层213包括第二沟道区2131、第二重掺杂区2132和第二轻掺杂区2133，第二轻掺杂区2133位于第二沟道区2131和第二重掺杂区2132之间，在第一方向上，第二轻掺杂区2133具有长度，记为第二长度。此时，在晶体管类型为n型时，第一薄膜晶体管110和第二薄膜晶体管201均具有轻掺杂区，分别为第一轻掺杂区1133和第二轻掺杂区2133。
51.参考图9所示，为本技术实施例提供的又一种n型的第二薄膜晶体管的结构示意图，阵列基板还可以包括第一连接结构124、第二连接结构125、过孔126、基板120、缓冲层(buffer)121、栅介质层115、电容层(imd)116、第一金属层122、第二金属层123、隔离层(ild)117、平坦层(pln)118和第一电极119。
52.具体的，可以设置第一轻掺杂区1133的第一长度大于第二轻掺杂区2133的第二长度，这样，使得第一轻掺杂区1133的电阻大于第二轻掺杂区2133的电阻，在相同的驱动电压下，通过加长第一轻掺杂区1133的长度能够使第一轻掺杂区1133承担更多电压，第一沟道区1131的分压低于第二沟道区2131的分压，实现第一沟道区1131的高耐压，从而提高第一
薄膜晶体管110的耐压能力。此外，由于第一沟道区1131的分压降低，能够降低第一沟道区1131的关态漏电流，降低器件功耗，第二薄膜晶体管201仍为常规晶体管结构，不会影响第二薄膜晶体管201性能。
53.在本技术实施例中，在第一薄膜晶体管110和第二薄膜晶体管201均为n型晶体管时，在第一方向上，第一长度为第一轻掺杂区1133的长度，第一长度可以大于或等于2.5微米，且小于或等于4微米，第二长度为第二轻掺杂区2133的长度，可以大于等于1.5微米，且小于等于2微米，这与常规晶体管中的轻掺杂区的尺寸一致。设置第一长度位于2.5-4微米范围内，既能保证大于第二长度，还可以避免第一长度过长导致第一沟道区1131的分压过小，第一薄膜晶体管110无法正常工作。
54.在本技术实施例中，在第一薄膜晶体管110和第二薄膜晶体管201均为p型晶体管时，第一薄膜晶体管110中具有第一轻掺杂区1133，第二薄膜晶体管201中不具有轻掺杂区，在第一方向上，第一长度可以大于或等于1微米，且小于或等于4微米。这样，通过在第一薄膜晶体管110中增加一定长度的第一轻掺杂区1133，既能提高第一薄膜晶体管110的耐压能力，还能保证第一薄膜晶体管110正常工作。
55.综上所述，在晶体管类型均为n型时，可以设置第一薄膜晶体管的第一轻掺杂区的长度大于第二薄膜晶体管中第二轻掺杂区的长度，在晶体管类型均为p型时，可以在第一薄膜晶体管中增加第一轻掺杂区，而第二薄膜晶体管中无轻掺杂区，从而提高薄膜晶体管的耐压能力。在第一薄膜晶体管110为n型，且第二薄膜晶体管201为p型时，第一薄膜晶体管110的第一轻掺杂区具有第一长度，相较于常规的n型晶体管，第一长度较大，而第二薄膜晶体管201无轻掺杂区，能够提高第一薄膜晶体管110的耐压能力。在第一薄膜晶体管110为p型，且第二薄膜晶体管201为n型时，p型的第一薄膜晶体管110具有第一轻掺杂区，相较于常规的p型晶体管而言增加了第一轻掺杂区，第一薄膜晶体管的第一轻掺杂区长度大于第二薄膜晶体管的第二轻掺杂长度，提高薄膜晶体管的耐压能力。此外，还可以通过串联多个薄膜晶体管来增加或加长轻掺杂区的长度，进而增加薄膜晶体管的耐压能力。
56.具体地，参考图10所示，为本技术实施例提供的又一种第一薄膜晶体管的结构示意图，第一薄膜晶体管110可以包括第一薄膜晶体管部310和第二薄膜晶体管部410，第一薄膜晶体管部310可以包含第一子栅极311、第一子轻掺杂区312、第一子沟道区313以及第一子重掺杂区314，第一子轻掺杂区312位于第一子沟道区313和第一子重掺杂区314之间。
57.第二薄膜晶体管部410可以包含第二子栅极411、第二子沟道区412、第二子重掺杂区413以及第二子轻掺杂区414，第二子轻掺杂区414位于第二子沟道区412和第二子重掺杂区413之间，第一栅极114可以包含第一子栅极311以及第二子栅极411，第一重掺杂区1132可以包含第一子重掺杂区314以及第二子重掺杂区413。
58.具体地，在第一方向上，第一有源层113可以依次包含第一子重掺杂区314、第一子轻掺杂区312，第一子沟道区313，第三子轻掺杂区415，第二子沟道区412，第二子轻掺杂区414以及第二子重掺杂区413，第一子重掺杂区314可以与第一源极111电连接，第二子重掺杂区413可以与第一漏极112电连接。
59.其中，第一轻掺杂区1133可以包含第一子轻掺杂区312、第二子轻掺杂区414和第三子轻掺杂区415，第三子轻掺杂区415位于第一子沟道区313和第二子沟道区412之间。无论第一薄膜晶体管110为n型晶体管还是p型晶体管，在将第一晶体管部310和第二晶体管部
410串联设置时，需要在二者之间增加第三子轻掺杂区415，这样，第一轻掺杂区1133的长度相比于单个薄膜晶体管而言会增长，无需对第一子轻掺杂区312和第二子轻掺杂区414进行加长，也能够提高第一薄膜晶体管110的耐压性能。
60.参考图11所示，为本技术实施例提供的又一种第一薄膜晶体管的结构示意图，阵列基板还可以包括第一连接结构124、第二连接结构125、过孔126、基板120、缓冲层(buffer)121、栅介质层115、电容层116、第一金属层122、第二金属层123、隔离层(ild)117、平坦层(pln)118和第一电极119。
61.具体地，在第一方向上，第三子轻掺杂区415可以具有第三长度，第三长度可以大于2.5微米，在实际工艺操作过程中，第一子栅极311和第二子栅极411位于同一层，二者之间的间距能够达到2.5微米以上，设置第三子轻掺杂区415的长度大于2.5微米，从而符合工艺操作。
62.在本技术实施例中，第一子轻掺杂区312可以具有第四长度，第二子轻掺杂区414可以具有第五长度，第四长度可以大于第二长度，第五长度可以大于第二长度，第四长度和第五长度可以均大于第二长度。也就是说，相比于第二轻掺杂区2133，可以仅对第一薄膜晶体管部310中的第一子轻掺杂区312进行加长，也可以仅对第二薄膜晶体管部410中的第二子轻掺杂区414进行加长，也可以对第一子轻掺杂区312和第二子轻掺杂区414都进行加长，从而进一步增加第一轻掺杂区1133的长度，提高第一薄膜晶体管110的耐压能力。
63.具体地，在第一薄膜晶体管110为n型晶体管时，第四长度和第五长度中的至少其中之一可以大于或等于2.5微米，且小于或等于4微米，即，在仅对第一子轻掺杂区312进行加长时，第四长度可以在2.5-4微米范围内，在仅对第二子轻掺杂区414进行加长时，第五长度可以在2.5-4微米范围内，若第一子轻掺杂区312和第二子轻掺杂区414均加长，则第四长度和第五长度均位于2.5-4微米范围内，从而，既提高了第一薄膜晶体管110的耐压能力，又能避免过度加长第一轻掺杂区1133的长度，降低工艺成本。
64.具体地，在第一薄膜晶体管110为p型晶体管时，第四长度和第五长度中的至少其中之一大于或等于1微米，且小于或等于4微米。这样，第四长度或者第五长度可以位于1-4微米范围内，既提高了第一薄膜晶体管110的耐压能力，又能避免过度加长第一轻掺杂区1133的长度，降低工艺成本。
65.本技术实施例提供了一种阵列基板，阵列基板包括第一区域和围绕第一区域的第二区域，在第一区域具有至少一个第一薄膜晶体管，第一薄膜晶体管包括第一源极、第一漏极、第一有源层和第一栅极，其中，第一有源层包括第一沟道区、第一轻掺杂区和第一重掺杂区，第一沟道区包括第一栅极在第一有源层的投影位置的部分第一有源层，在第一方向上，第一轻掺杂区具有第一长度，即，第一薄膜晶体管为p型晶体管或n型晶体管时，具有第一轻掺杂区。
66.在第二区域具有至少一个第二薄膜晶体管，当第二薄膜晶体管为p型晶体管时，第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，第二有源层包括第二沟道区和第二重掺杂区，第二沟道区包括第二栅极在第二有源层的投影位置的部分第二有源层。也就是说，p型晶体管时，相比于第二薄膜晶体管，第一薄膜晶体管具有第一轻掺杂区，第一轻掺杂区可以等效为一个电阻，作为耗尽区，增加第一轻掺杂区能够使耗尽区承担部分电压，减少第一沟道区的分压，实现第一沟道区的高耐压，从而提高第一薄膜晶体管的耐
压能力，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
67.当第二薄膜晶体管为n型晶体管时，第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，第二有源层包括第二沟道区、第二重掺杂区和第二轻掺杂区，在第一方向上，第二轻掺杂区具有第二长度，且第一长度大于第二长度。也就是说，第一薄膜晶体管中的第一轻掺杂区的长度，大于第二薄膜晶体管中的第二轻掺杂区的长度，使得第一轻掺杂区的电阻大于第二轻掺杂区的电阻，加长第一轻掺杂区的长度能够使其承担更多电压，减少第一沟道区的分压，实现第一沟道区的高耐压，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
68.基于以上实施例提供的一种阵列基板，本技术实施例还提供了一种电子纸，参考图12所示，为本技术实施例提供的一种电子纸的结构示意图，电子纸包括阵列基板，电子纸还可以包括位于第一电极119远离平坦层118一侧的电泳显示层128和第二电极129。
69.具体地，电泳显示层128具有多个微囊体，微囊体由正电荷粒子和负电荷粒子组成。第一电极119和第二电极129之间可以形成电场，控制电泳显示层128进行显示，当微囊体两端被施加一个负电场的时候，带有正电荷的白色粒子在电场的作用下移动到电场负极，与此同时，带有负电荷的粒子移动到微囊体的底部“隐藏”起来，这时表面会显示白色。当相邻的微囊体两侧被施加一个正电场时，黑色粒子会在电场的作用下移动到微囊体的顶部，这时表面就显现为黑色。
70.本技术实施例提供了一种电子纸，电子纸由于电泳膜驱动特性，驱动背板中驱动tft的驱动电压比较高，而常规tft无法满足高驱动电压的需求，容易被击穿。通过增加或加长第一轻掺杂区能够使第一轻掺杂区承担部分电压，减少第一沟道区的分压，实现第一沟道区的高耐压，从而提高第一薄膜晶体管的耐压能力，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
71.基于以上实施例提供的一种阵列基板，本技术实施例还提供了一种微流控装置，参考图13所示，为本技术实施例提供的一种微流控装置的结构示意图，微流控装置包括阵列基板，第二区域可以包括静电释放(electro-static discharge，esd)单元，用于释放阵列基板中的静电，降低对薄膜晶体管的影响，esd单元可以包括多个第二薄膜晶体管，即esd单元中的薄膜晶体管为常规晶体管，以保证esd单元可以正常工作。
72.参考图14所示，为本技术实施例提供的一种微流控装置的剖面示意图，微流控装置还可以包括第一疏水层130、封装层131、第二疏水层132、第三电极133和盖板134，液滴可以位于第一疏水层130和第二疏水层132之间。
73.具体地，第一电极119可以作为驱动电极，驱动电极、第一疏水层130和液滴可以构成一个等效的平板电容，这样，当驱动电极施加上电压时，就可以有效地避免驱动电极和液滴之间的电荷交换，从而防止了液滴发生电解现象。第一疏水层130使液滴有一个较大的初始接触角，在驱动电极加上电压后，相当于向等效的平板电容充电，此时，作为平板电容上极板的液滴的接触面处迅速感应出大量负电荷，使得液滴与第一疏水层130接触面处的表面张力减弱，从而使得液滴接触角变小，液滴由疏水状态变为亲水状态。通过对不同电极加电状态的控制，可利用表面张力实现对液滴的移动、分离、混合和运输等操作。
74.本技术实施例提供了一种微流控装置，通过增加或加长第一轻掺杂区能够使第一
轻掺杂区承担部分电压，减少第一沟道区的分压，实现第一沟道区的高耐压，从而提高第一薄膜晶体管的耐压能力，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。
75.本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。
76.以上所述仅是本技术的优选实施方式，虽然本技术已以较佳实施例披露如上，然而并非用以限定本技术。任何熟悉本领域的技术人员，在不脱离本技术技术方案范围情况下，都可利用上述揭示的方法和技术内容对本技术技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本技术技术方案的内容，依据本技术的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本技术技术方案保护的范围内。

技术特征：
1.一种阵列基板，其特征在于，所述阵列基板包括第一区域和围绕所述第一区域的第二区域；所述第一区域包括至少一个第一薄膜晶体管，所述第一薄膜晶体管包括第一源极、第一漏极、第一有源层和第一栅极，所述第一有源层包括第一沟道区、第一轻掺杂区和第一重掺杂区，所述第一沟道区包括所述第一栅极在所述第一有源层的投影位置的部分所述第一有源层，在第一方向上，所述第一轻掺杂区具有第一长度；所述第二区域包括至少一个第二薄膜晶体管，其中，当所述第二薄膜晶体管为p型晶体管时，所述第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，所述第二有源层包括第二沟道区和第二重掺杂区，所述第二沟道区包括所述第二栅极在所述第二有源层的投影位置的部分所述第二有源层；当所述第二薄膜晶体管为n型晶体管时，所述第二薄膜晶体管包括第二源极、第二漏极、第二有源层和第二栅极，所述第二有源层包括第二沟道区、第二重掺杂区和第二轻掺杂区，在所述第一方向上，所述第二轻掺杂区具有第二长度；且所述第一长度大于所述第二长度。2.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管均为所述n型晶体管，在所述第一方向上，所述第一长度大于或等于2.5微米，且小于或等于4微米；所述第二长度大于等于1.5微米，且小于等于2微米。3.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管均为p型晶体管，在所述第一方向上，所述第一长度大于或等于1微米，且小于或等于4微米。4.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管包含第一薄膜晶体管部和第二薄膜晶体管部，所述第一薄膜晶体管部包含第一子栅极、第一子轻掺杂区、第一子沟道区以及第一子重掺杂区，所述第二薄膜晶体管部包含第二子栅极、第二子沟道区、第二子重掺杂区以及第二子轻掺杂区；其中，所述第一轻掺杂区包含所述第一子轻掺杂区、所述第二子轻掺杂区以及所述第一子沟道和所述第二子沟道之间的第三子轻掺杂区，所述第一栅极包含所述第一子栅极以及所述第二子栅极，所述第一重掺杂区包含所述第一子重掺杂区以及所述第二子重掺杂区；在第一方向上，所述第一有源层依次包含所述第一子重掺杂区、所述第一子轻掺杂区，所述第一子沟道区，所述第三子轻掺杂区，所述第二子沟道区，所述第二子轻掺杂区以及所述第二子重掺杂区。5.根据权利要求4所述的阵列基板，其特征在于，在所述第一方向上，所述第三子轻掺杂区具有第三长度，所述第三长度大于2.5微米。6.根据权利要求4所述的阵列基板，其特征在于，所述第一子轻掺杂区具有第四长度，所述第二子轻掺杂区具有第五长度，所述第四长度和所述第五长度中的至少其中之一大于所述第二长度。7.根据权利要求6所述的阵列基板，其特征在于，在所述第一薄膜晶体管为所述n型晶体管时，所述第四长度和所述第五长度中的至少其中之一大于或等于2.5微米，且小于或等于4微米；
在所述第一薄膜晶体管为所述p型晶体管时，所述第四长度和所述第五长度中的至少其中之一大于或等于1微米，且小于或等于4微米。8.根据权利要求1所述的阵列基板，其特征在于，所述第一区域为显示区，所述第二区域为非显示区；所述显示区包括至少一个像素单元，所述像素单元包括电连接的所述第一薄膜晶体管和所述第二薄膜晶体管；所述非显示区包括至少一个所述第二薄膜晶体管。9.一种电子纸，其特征在于，包括如权利要求1-8任意一项所述的阵列基板。10.根据权利要求9所述的电子纸，其特征在于，所述电子纸还包括：位于所述第一电极远离所述绝缘层一侧的电泳显示层和第二电极。11.一种微流控装置，其特征在于，包括权利要求1-8任意一项所述的阵列基板。12.根据权利要求11所述的微流控装置，其特征在于，所述微流控装置还包括：位于所述第一电极远离所述绝缘层一侧的疏水层和液滴层。

技术总结
本申请提供一种阵列基板、电子纸及微流控装置，阵列基板包括第一区域和围绕第一区域的第二区域，在第一区域具有第一薄膜晶体管，在第二区域具有第二薄膜晶体管，第一薄膜晶体管具有第一轻掺杂区，当第二薄膜晶体管为P型晶体管时，不具有轻掺杂区，当第二薄膜晶体管为N型晶体管时，第二薄膜晶体管具有第二轻掺杂区，且第一轻掺杂区的长度大于第二轻掺杂区的长度，从而实现第一沟道区的高耐压，提高第一薄膜晶体管的耐压能力，还能降低第一沟道区的关态漏电流，降低功耗，并且不会影响位于第二区域内的第二薄膜晶体管性能。区域内的第二薄膜晶体管性能。区域内的第二薄膜晶体管性能。


技术研发人员：王林志 席克瑞 卢浩天 林柏全 秦锋
受保护的技术使用者：上海天马微电子有限公司
技术研发日：2023.06.28
技术公布日：2023/10/5