用于选择三维存储器阵列中的块的横向晶体管及其形成方法与流程

用于选择三维存储器阵列中的块的横向晶体管及其形成方法
1.相关申请
2.本技术要求2021年2月16日提交的美国非临时申请第17/176,829号和2021年5月28日提交的美国非临时申请第17/333,437号的优先权权益，该等申请的全部内容出于所有目的特此以引用的方式并入。
技术领域
3.本公开大体上涉及半导体器件领域，并且具体来说，涉及一种采用横向晶体管来选择块的三维存储器器件及其制造方法。


背景技术：

4.每个单元具有一个位的三维竖直nand串在t.endoh等人的名称为“novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell”，iedm proc.(2001)33-36的文章中公开。


技术实现要素：

5.根据本公开的实施方案，一种三维存储器器件包括：绝缘层和导电层的交替堆叠，所述交替堆叠具有楼梯区、存储器阵列区和位于所述楼梯区与所述存储器阵列区之间的接入晶体管区；存储器开口填充结构，所述存储器开口填充结构包括延伸穿过所述存储器阵列区中的所述交替堆叠的相应竖直半导体沟道和存储器元件的相应竖直堆叠；通孔接触结构，所述通孔接触结构在所述楼梯区中的每个阶梯处接触所述导电层的阶梯式表面；以及接入晶体管的竖直堆叠，所述竖直堆叠位于所述接入晶体管区中。
6.根据本公开的实施方案，一种形成半导体结构的方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；形成穿过所述交替堆叠的存储器元件；形成沿着第一水平方向横向延伸穿过所述交替堆叠的背侧沟槽，其中所述交替堆叠被划分成指状部区，所述指状部区通过所述背侧沟槽和邻接所述指状部区的端部的楼梯区沿着垂直于所述第一水平方向的第二水平方向彼此横向间隔开；用位于存储器阵列区内的第一导电层、位于所述楼梯区内的第二导电层和位于所述楼梯区与所述存储器阵列区之间的接入晶体管区中的有源半导体区替换所述牺牲材料层；形成穿过所述有源半导体区的竖直延伸的栅极通孔腔体；以及在所述通孔腔体中的每个通孔腔体中形成栅极电介质和竖直栅极电极。
附图说明
7.图1a是根据本公开的实施方案的在半导体衬底上形成半导体器件、较低层级介电材料层、较低层级金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。图1b是图1a的示例性结构的部分的放大图。
8.图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的竖直剖面图。
9.图3a是根据本公开的实施方案的在形成阶梯式表面和后阶梯式介电材料部分之后的示例性结构的竖直剖面图。
10.图3b是示例性结构沿着图3a的水平平面b-b'的水平剖面图。
11.图3c是示例性结构的上部区沿着图3b的z字形竖直剖面平面c-c'的竖直剖面平面。
12.图4a是根据本公开的实施方案的在形成支撑柱结构之后的示例性结构的竖直剖面图。
13.图4b是示例性结构沿着图4a的水平平面b-b'的水平剖面图。
14.图4c是示例性结构的上部区沿着图4b的z字形竖直剖面平面c-c'的竖直剖面平面。
15.图5a是根据本公开的实施方案的在形成存储器开口之后的示例性结构的竖直剖面图。
16.图5b是示例性结构沿着图5a的水平平面b-b'的水平剖面图。
17.图5c是示例性结构的上部区沿着图5b的z字形竖直剖面平面c-c'的竖直剖面平面。
18.图6a至图6g是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
19.图7a是根据本公开的实施方案的在形成存储器开口填充结构之后的示例性结构的竖直剖面图。
20.图7b是示例性结构沿着图7a的水平平面b-b'的水平剖面图。
21.图7c是示例性结构的上部区沿着图7b的z字形竖直剖面平面c-c'的竖直剖面平面。
22.图8a是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。
23.图8b是示例性结构沿着图8a的水平平面b-b'的水平剖面图。
24.图8c是示例性结构的上部区沿着图8b的z字形竖直剖面平面c-c'的竖直剖面平面。
25.图9a至图9e示出了根据本公开的实施方案的在形成源极层级材料层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
26.图10a是根据本公开的实施方案的在形成掩模材料之后的示例性结构的竖直剖面图。
27.图10b是示例性结构沿着图10a的水平平面b-b'的水平剖面图。
28.图10c是示例性结构的上部区沿着图10b的z字形竖直剖面平面c-c'的竖直剖面平面。
29.图11a是根据本公开的实施方案的在形成背侧凹陷之后的示例性结构的竖直剖面图。
30.图11b是示例性结构沿着图11a的水平平面b-b'的水平剖面图。
31.图11c是示例性结构的上部区沿着图11b的z字形竖直剖面平面c-c'的竖直剖面平面。
32.图12a是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。
33.图12b是示例性结构沿着图12a的水平平面b-b'的水平剖面图。
34.图12c是示例性结构的上部区沿着图12b的z字形竖直剖面平面c-c'的竖直剖面平面。
35.图13a至图13e是根据本公开的实施方案的形成示例性结构的接入晶体管的有源区的步骤期间示例性结构的接入晶体管沿着图12a的水平平面b-b'的水平剖面图。
36.图14a是根据本公开的实施方案的在形成有源区之后的示例性结构的竖直剖面图。
37.图14b是示例性结构沿着图14a的水平平面b-b'的水平剖面图。
38.图14c是示例性结构的上部区沿着图14b的z字形竖直剖面平面c-c'的竖直剖面平面。
39.图15a是根据本公开的实施方案的在形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。
40.图15b是示例性结构沿着图15a的水平平面b-b'的水平剖面图。
41.图15c是示例性结构的上部区沿着图15b的z字形竖直剖面平面c-c'的竖直剖面平面。
42.图16a是根据本公开的实施方案的在形成栅极通孔腔之后的示例性结构的竖直剖面图。
43.图16b是示例性结构沿着图16a的水平平面b-b'的水平剖面图。
44.图16c是示例性结构的上部区沿着图16b的z字形竖直剖面平面c-c'的竖直剖面平面。
45.图17a是根据本公开的实施方案的在形成栅极电介质和栅极电极之后的示例性结构的竖直剖面图。
46.图17b是示例性结构沿着图17a的水平平面b-b'的水平剖面图。
47.图17c是示例性结构的上部区沿着图17b的z字形竖直剖面平面c-c'的竖直剖面平面。
48.图18a是根据本公开的实施方案的在沉积镍层之后的示例性结构的替代实施方案的竖直剖面图。
49.图18b是示例性结构的替代实施方案沿着图18a的水平平面b-b'的水平剖面图。
50.图18c是示例性结构的替代实施方案的上部区沿着图18b的z字形竖直剖面平面c-c'的竖直剖面平面。
51.图19a是根据本公开的实施方案的在金属诱导结晶工艺之后的示例性结构的替代实施方案的竖直剖面图。
52.图19b是示例性结构的替代实施方案沿着图19a的水平平面b-b'的水平剖面图。
53.图19c是示例性结构的替代实施方案的上部区沿着图19b的z字形竖直剖面平面c-c'的竖直剖面平面。
54.图20a是根据本公开的实施方案的在沉积吸气剂材料层之后的示例性结构的替代实施方案的竖直剖面图。
55.图20b是示例性结构的替代实施方案沿着图20a的水平平面b-b'的水平剖面图。
56.图20c是示例性结构的替代实施方案的上部区沿着图20b的z字形竖直剖面平面c-c'的竖直剖面平面。
57.图21a是根据本公开的实施方案的在形成栅极电介质和栅极电极之后的示例性结构的替代实施方案的竖直剖面图。
58.图21b是示例性结构的替代实施方案沿着图21a的水平平面b-b'的水平剖面图。
59.图21c是示例性结构的替代实施方案的上部区沿着图21b的z字形竖直剖面平面c-c'的竖直剖面平面。
60.图22a和图22b分别是在形成互连器之后的示例性结构的透视图和顶视图。
61.图23a至图23h是根据本公开的替代实施方案的在形成示例性结构的接入晶体管的有源区的步骤期间示例性结构中的接入晶体管区的替代水平剖面图。
具体实施方式
62.常规上，三维存储器器件中的存储块(例如，指状部区)选择是通过在每个存储块中的每个字线上放置字线接触通孔结构来进行的。每个存储块中的字线终止于细长楼梯区，该细长楼梯区在字线方向上延伸，并且在每个存储块中的楼梯区中的相应阶梯处暴露每个字线。本公开的实施方案涉及采用接入晶体管来选择存储块的三维存储器器件及其制造方法，它们的各种方面在下文中进行描述。接入晶体管位于存储器阵列区与楼梯区之间，处于字线中的每个字线的层级处。接入晶体管充当存储块/指状部选择器(即，充当“字线栅极”)。通过使用字线栅极结构，一个字线接触通孔结构可用于同一存储器平面中的所有存储块/指状部的每个字线。因此，楼梯区域可在字线方向上减小存储块数目的倒数。
63.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
64.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
65.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层
可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
66.一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包括一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包括一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包括多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包括多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
67.参考图1a，示出根据本公开的实施方案的示例性结构。示例性结构包括衬底8，诸如硅晶片或另一合适的衬底，和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。衬底半导体层9包括半导体材料，并且可包括硅晶片中的掺杂阱和/或沉积在硅晶片上的半导体(例如，硅)层。
68.如本文所用，“半导体材料”是指具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/cm至1.0
×
105s/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-6
s/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0
×
105s/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
69.可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以cmos配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
70.在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766和至少一个第二电介质材料层768。
71.介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构向和从半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点提供电气布线。较低层级金属互连结构780形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底部表面下方并且任选地接触氮化硅层的底部表面的较低层级金属线结构。
72.例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极接触的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，该等着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级接触通孔结构的着落垫。
73.半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。
74.可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每个较低层级金属互连结构都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶部表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶部表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。
75.至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二电介质材料层768可以包括具有不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
76.较低层级金属互连结构780可以电连接到半导体器件710(例如，cmos器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的
图案可被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。
77.半导体材料层可沉积于至少一个第二介电材料层768的图案化凹陷部上方或内，并且进行光刻图案化以在存储器阵列区100中提供图案化半导体材料层，该存储器阵列区为随后形成三维存储器阵列的区。图案化半导体材料层10可包括p掺杂半导体材料或n掺杂半导体材料。图案化半导体材料层中的电掺杂剂的原子浓度可在1.0
×
10
14
/cm3至1.0
×
10
18
/cm3，诸如1.0
×
10
15
/cm3至1.0
×
10
17
/cm3的范围内，但是也可采用更小和更大的原子浓度。在一个实施方案中，图案化半导体材料层10可具有在100nm至2000nm的范围内的厚度，但是也可采用更小和更大的厚度。
78.如图1b所示，任选的导电板层6可设置在半导体材料层10下方，并且为流入或流出半导体材料层的电流提供高导电性传导路径。任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，tin)和/或金属(例如，w)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
79.在一个实施方案中，过程中半导体材料层10包括图1b中所示的若干子层。过程中半导体材料层可包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，从底部到顶部，过程中半导体材料层10可包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105和较高源极层级半导体层116。附加的源极层级绝缘层117和任选的源极选择层级导电层118可形成在过程中半导体材料层10上。
80.较低源极层级半导体层112和较高源极层级半导体层116可包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
81.源极层级牺牲层104包括对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
82.较低牺牲衬垫103和较高牺牲衬垫105包括可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包括氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每
一者可以包括厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
83.源极层级绝缘层117可以包括介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。任选的源极选择层级导电层118可包括可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
84.半导体材料层10可形成在存储器阵列区100中，随后在该存储器阵列区中形成存储器元件的三维阵列。可邻近于存储器阵列区100设置其中随后形成有接入晶体管的接入晶体管区300。外围区400可设置为邻近于接入晶体管区300。
85.在一个替代实施方案中，包括用于外围电路的至少一个半导体器件700的外围器件区700可在靠近阵列配置的cmos中靠近存储器阵列区100定位。在另一个替代实施方案中，外围器件区700可位于单独衬底上，所述单独衬底随后接合到存储器阵列区100。
86.参见图2，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。交替堆叠可包括作为第一材料层的绝缘层32和作为第二材料层的间隔物材料层。在一个实施方案中，间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。
87.在一个实施方案中，第一材料层和第二材料层可分别是绝缘层32和牺牲材料层42。在一个实施方案中，每个绝缘层32可包括绝缘材料，并且每个牺牲材料层42可包括牺牲材料。在图案化半导体材料层10上方形成交替的多个绝缘层32和牺牲材料层42。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
88.如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
89.交替堆叠(32,42)可包括由第一材料构成的绝缘层32和由不同于第一材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。j可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)和其硅酸盐、介电金属氮氧化物和其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
90.牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材
料。如本文所用，如果移除工艺以至少为第二材料的移除速率的两倍的速率移除第一材料，则第一材料的移除“对于”第二材料是“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为材料相对于第二材料的移除工艺的“选择性”。
91.牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直nand器件的控制栅极电极。在一个实施方案中，牺牲材料层42可以是包括氮化硅的材料层。
92.在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(cvd)来沉积绝缘层32的材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(teos)作为cvd工艺的前体材料。可形成牺牲材料层42的第二材料，例如cvd或原子层沉积(ald)。
93.绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。绝缘层32和牺牲材料层42对的重复次数可以在2至1,024的范围内，并且通常为8至256，但是也可以采用更大的重复次数。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
94.随后在交替堆叠(32,42)上方形成任选的绝缘帽盖层70。绝缘帽盖层70包括介电材料，该介电材料可以是可用于绝缘层32的任何介电材料。在一个实施方案中，绝缘帽盖层70包括与绝缘层32相同的介电材料。绝缘帽盖层70的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。
95.参考图3a至图3c，可图案化交替堆叠(32,42)以从外围区400移除交替堆叠(32,42)的部分。阶梯式表面形成在接入晶体管区300的接近外围区400并且与存储器阵列区100横向间隔开的外围区域处。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32,42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
96.根据本公开的一个方面，阶梯式表面可形成为使得阶梯式表面的竖直阶梯s沿着第一水平方向(例如，字线方向)hd1横向延伸，并且牺牲材料层42的横向范围沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2改变。换句话讲，竖直阶梯s沿着位线方向hd2上下阶跃。在一个实施方案中，沿着字线方向hd1不存在向上或向下的阶跃(step)。阶梯式表面的竖直阶梯s的位置在图3b中以虚线示出。竖直阶梯s可沿着第二水平方向hd2以均一的横向间隔彼此横向间隔开。
97.阶梯式表面可形成为使得每个牺牲材料层包括未被牺牲材料层42中的任何其它上覆牺牲材料层覆盖的相应矩形表面。因此，除交替堆叠(32,42)内的最顶部牺牲材料层42之外，每个牺牲材料层42沿着位线方向hd2横向延伸得比阶梯式表面的区域内的交替堆叠(32,42)内的任何上覆牺牲材料层42更远。交替堆叠(32,42)的阶梯式表面沿着位线hd2从交替堆叠(32,42)内的最底部层连续地延伸到交替堆叠(32,42)内的最顶部层。
98.可通过在其中沉积介电材料而在阶梯式表面上方和交替堆叠(32,42)周围形成后向阶梯式介电材料部分65(即，绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶
梯式腔体中。可例如通过化学机械平面化(cmp)从绝缘帽盖层70的顶部表面上方移除沉积的介电材料的多余部分。
99.填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如b、p和/或f。
100.参考图5a至图5c，光致抗蚀剂层(未示出)可施加在示例性结构上方，并且可进行光刻图案化以在接入晶体管区300内形成离散开口阵列。可通过各向异性蚀刻工艺通过交替堆叠(32,42)和后向阶梯式介电材料部分65转移光致抗蚀剂层中的开口的图案。可形成竖直延伸到交替堆叠(32,42)下面的下面材料层(诸如至少一个第二介电材料层768)的顶部部分的支撑开口。随后可以例如通过灰化去除光致抗蚀剂层。可通过保形沉积工艺，诸如化学气相沉积工艺将诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃的介电材料保形地沉积于支撑开口中。可通过平面化工艺，诸如化学机械抛光工艺从绝缘帽盖层70和后向阶梯式介电材料部分65的顶部表面上方移除介电材料的多余部分。填充支撑开口的介电材料的剩余部分包括支撑柱结构20。
101.在存储器阵列区100中形成存储器开口49的集群。存储器开口49可在与支撑开口相同的蚀刻步骤期间形成，或可在形成支撑柱结构20之后使用单独的掩蔽和蚀刻步骤来形成。
102.图6a至图6g示出存储器开口49的结构变化，该存储器开口是图5a至图5c的示例性结构中的存储器开口49中的一个存储器开口。参考图6a，存储器开口49延伸穿过第一层结构和第二层结构。
103.参考图6b，可在存储器开口49中顺序地沉积包括阻挡介电层52、存储器材料层54、隧穿介电层56和半导体沟道层60l的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。
104.随后，可形成存储器材料层54。虽然采用存储器材料层54是单个连续层的实施方案来描述本公开，但是本文明确预期存储器材料层54被竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分、电抑制导电材料部分或铁电材料部分)替换的实施方案。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
105.在一个实施方案中，每个竖直存储器元件堆叠包括在编程时在其中保持电荷的竖直电荷存储材料部分堆叠，或在编程时在其中保持电极化的竖直铁电存储器元件堆叠。在
使用竖直铁电存储器元件堆叠的情况下，存储器材料层54可以包括连续铁电材料层或多个分立的竖直分离的铁电材料部分。铁电材料可以包括掺杂有例如硅、铝或锆的正交晶相氧化铪。
106.在一个实施方案中，存储器材料层54可以是包括介电电荷捕获材料(其可以是例如氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地，存储器材料层54可包括导电材料，诸如掺杂多晶硅或金属材料的连续层或图案化分立部分，该导电材料图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，存储器材料层54包括氮化硅层。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
107.隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆(fowler-nordheim)隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、它们的合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储器位的存储器膜50。
108.任选的牺牲覆盖材料层601包括可随后对于隧穿介电层56的材料选择性地移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可以包括半导体材料诸如非晶硅，或者可以包括碳基材料诸如无定形碳或类金刚石碳(dlc)。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成。牺牲覆盖材料层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
109.参见图6c，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的牺牲覆盖材料层601、隧穿介电层56、存储器材料层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶部表面上方的牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在它们的剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。牺牲覆盖材料层601的每个剩余部分可以具有管状构型。
110.参考图6d，半导体沟道层60l可直接沉积在半导体材料层10的半导体表面上，并且直接沉积在隧穿介电层56上。半导体沟道层60l包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60l包括非晶硅或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道层60l。半导体沟道层60l的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大
的厚度。半导体沟道层60l可以部分地填充每个存储器开口中的存储器腔体49'，或者可以完全地填充每个存储器开口中的腔体。
111.参考图6e，在每个存储器开口中的存储器腔体49'未被半导体沟道层60l完全地填充的情况下，可以将介电核心层62l沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电核心层62l包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(lpcvd)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62l。
112.参考图6f，可以例如通过凹陷蚀刻工艺来移除介电核心层62l的水平部分，使得介电核心层62l的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶部表面的水平平面下方的相应顶部表面。介电核心层62l的每个剩余部分构成介电核心62。
113.参考图6g和图7a至图7c，掺杂半导体材料可以沉积在介电核心62上方的每个凹陷区内。沉积的半导体材料可以具有与半导体材料层10的导电类型相反的导电类型的掺杂。沉积的半导体材料中的掺杂剂浓度可以在5.0
×
10
18
/cm3至2.0
×
10
21
/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。
114.沉积的掺杂半导体材料的多余部分和半导体沟道层60l的水平部分可例如通过化学机械平面化(cmp)或凹陷蚀刻工艺从包括绝缘帽盖层70的顶部表面的水平平面上方移除。具有第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。半导体沟道层60l的每个剩余部分构成竖直半导体沟道60。
115.隧穿介电层56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷或铁电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。此外，如果使用铁电存储器材料层54，则可以省略隧穿介电材料层56。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
116.存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为存储器材料层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。通常，可以在衬底8上形成绝缘层32和牺牲材料层42的交替堆叠，并且可以形成穿过交替堆叠(32,42)的包括存储器元件的存储器串的三维阵列。存储器元件中的每个存储器元件(例如，存储器材料层54的部分)由牺牲材料层42中的相应一个牺牲材料层横向围绕。
117.参考图8a至图8c，光致抗蚀剂层(未示出)可施加在示例性结构上方，并且可以进行光刻图案化以形成在存储器开口填充结构58的集群之间沿着第一水平方向横向延伸的狭缝形开口。如图8b所示，接入晶体管区域300可包括邻接存储器阵列区100的近阵列区域naz、邻近于后向阶梯式介电材料部分65的接触区域ctz，和位于近阵列区域naz与接触区域ctz之间并且随后用以提供用于接入晶体管的半导体沟道的沟道区域chz。在一个实施方案中，光致抗蚀剂层中的开口可具有相应的矩形水平横截面形状，并且可横向地延伸跨越存
储器阵列区100并且跨越接入晶体管区300的近阵列区域naz和沟道区域chz。光致抗蚀剂层中的开口可延伸到接入晶体管区域300内的接触区域ctz的外围区段中。
118.可执行各向异性蚀刻工艺以通过交替堆叠(32,42)转移光致抗蚀剂层中的图案。可在存储器开口填充结构58的集群之间形成沿着第一水平方向hd1横向延伸的背侧沟槽79。沿着第二水平方向hd2测量的每个背侧沟槽79的宽度可在100nm至2000nm的范围内，但是也可以采用更小和更大的宽度。交替堆叠(32,42)被划分成通过背侧沟槽79彼此横向间隔开的指状部区fr和邻接指状部区fr的端部的底部区br。每个指状部区fr对应于一个存储块。每个指状部区fr可横向延伸穿过存储器阵列区100并且穿过接入晶体管区300的近阵列区域naz和沟道区域chz，并且楼梯区sr可位于接入晶体管区300的接触区域ctz处，该接触区包括交替堆叠(32,42)的阶梯式表面的区域。因此，交替堆叠(32,42)包括通过多个背侧沟槽79彼此横向间隔开的指状部区fr和邻接指状部区fr中的每个指状部区的楼梯区sr。指状部区fr沿着第一水平方向hd1横向延伸，并且沿着第二水平方向hd2(其垂直于第一水平方向hd1)横向间隔开，并且楼梯区sr沿着第二水平方向hd2横向延伸。
119.参考图9a，背侧沟槽间隔物71可形成在每个背侧沟槽79的侧壁上。例如，保形间隔物材料层可沉积在背侧沟槽79中和第一接触层级介电层280上方，并且可进行各向异性蚀刻以形成背侧沟槽间隔物71。背侧沟槽间隔物71包括与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物71可包括氮化硅。
120.参考图9b，可在各向同性蚀刻工艺中将蚀刻剂引入背侧沟槽中，该蚀刻剂对于交替堆叠(32,42)、绝缘帽盖层70、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料。例如，如果源极层级牺牲层104包括未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物71包括氮化硅，并且较高和较低牺牲衬垫(105,103)包括氧化硅，则可以使用湿法蚀刻工艺(其使用热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah))来对于背侧沟槽间隔物71以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。
121.湿法蚀刻化学物质诸如热tmy和tmah对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热tmy和tmah提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体来说，在形成源极腔体109和/或背侧沟槽间隔物71时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使较低源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每个存储器开口填充结构都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每个存储器开口填充结构包括物理暴露于源极腔体109的侧壁。
122.参考图9c，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源
极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
123.参考图9d，可在源极腔体109周围的物理暴露的半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露的半导体表面包括竖直半导体沟道60的外部侧壁的底部部分和该至少一个源极层级半导体层的水平表面(诸如较高源极层级半导体层116的底部表面和/或较低源极层级半导体层112的顶部表面)。例如，物理暴露的半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
124.在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可以同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂剂气体可包括掺杂剂原子(诸如膦、胂、锑或二硼烷)的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理暴露的半导体表面生长具有第二导电类型掺杂的掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0
×
10
20
/cm3至2.0
×
10
21
/cm3诸如2.0
×
10
20
/cm3至8.0
×
10
20
/cm3的范围内。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
125.选择性半导体沉积工艺的持续时间可被选择以使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物71的内部侧壁的底端部分。在一个实施方案中，可以通过从源极腔体109周围的半导体表面选择性地沉积具有第二导电类型掺杂的掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。
126.参考图9e，可使用各向同性蚀刻工艺来对于绝缘层32、绝缘帽盖层70和源极接触层114选择性地移除背侧沟槽间隔物71。例如，如果背侧沟槽间隔物71包括氮化硅，则可执行使用热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物71。在一个实施方案中，可将移除背侧沟槽间隔物71的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层32、绝缘帽盖层70和源极接触层114选择性地蚀刻牺牲材料层42。
127.可以执行氧化工艺以将半导体材料的物理暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体
氧化物间隔物124。如果需要，可氧化在背侧沟槽79中暴露的氮化硅牺牲材料层42的暴露边缘以将其转换为氧化硅。
128.参考图10a至图10c，第一掩模材料80可沉积于背侧沟槽79中并且接着与示例性结构的顶部表面一起平面化。第一掩模材料80可包括可相对于绝缘层32和牺牲材料层42选择性地移除的任何牺牲材料。例如，第一掩模材料可包括半导体材料，诸如非晶硅。任选地，掩模材料80的顶部表面可以被氧化以在掩模材料80上形成氧化硅帽盖。
129.参考图11a至图11c，第一光致抗蚀剂层(未示出)可施加在第一掩模材料80、绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可进行光刻图案化以在背侧沟槽79的位于接入晶体管区300的沟道区域chz中的部分的中心区段上方形成开口。
130.可执行各向异性蚀刻工艺以通过背侧沟槽79中的第一掩模材料80来转移光致抗蚀剂层中的开口的图案。可在第一光致抗蚀剂层中的开口下方移除第一掩模材料80的未遮掩部分。背侧沟槽79暴露于存储器阵列区100内及接入晶体管区300的近阵列区域naz及接触区域ctz内的第一掩模材料80从其移除的体积内。第一掩模材料80的剩余部分包括第一掩模柱结构81。第一掩模柱结构81可覆盖接入晶体管区300内的沟道区域chz中的背侧沟槽79的纵向侧壁(其沿着第一水平方向hd1延伸)。任选地，第一掩模柱结构81的暴露表面可以被氧化以形成氧化物(例如，氧化硅)帽盖和第一掩模柱结构的侧壁。如果暴露于背侧沟槽79中的牺牲材料层42的侧壁先前被氧化，则可通过选择性蚀刻从背侧沟槽79移除(即，凹陷)所得的暴露氧化硅。
131.可将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入存储器阵列区100内和接入晶体管区300的近阵列区域naz和接触区域ctz内的背侧沟槽79中。通过在从中移除牺牲材料层42的体积中进行选择性各向同性蚀刻而在存储器阵列区100内和接入晶体管区300的近阵列区域naz和接触区域ctz内形成背侧凹陷部43。牺牲材料层42的第二材料的移除对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料和存储器开口填充结构58的最外层(诸如阻挡介电层52)可具有选择性。
132.移除牺牲材料层42的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。存储器开口填充结构58、支撑柱结构20和后向阶梯式介电材料部分65提供结构支撑，而背侧凹陷部43存在于先前由牺牲材料层42占据的体积内。
133.每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。在一个实施方案中，每个背侧凹陷部43可限定用于收纳单片三维nand串阵列的相应字线的空间。背侧凹陷部43包括形成在指状部区fr中的相应一个指状部区内的第一背侧凹陷部和形成在接触区域ctz的楼梯区sr中并且延伸到指状部区fr的外围区段中的第二背侧凹陷部。
134.多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于半导体材料层10的顶部表面延伸。背侧凹陷部43可由下面的绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
135.参考图12a至图12c，可以任选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括用作随后要在背侧凹陷部43中形成的控制栅极的控制栅极电介质的介电材料。阻挡介电层可包括介电金属氧化物，诸如氧化铝。
136.金属阻挡层可沉积在背侧凹陷部43中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如tin、tan、wn或它们的堆叠，或者可以包括导电金属碳化物材料诸如tic、tac、wc或它们的堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(cvd)或原子层沉积(ald)进行沉积。金属阻挡层的厚度可以在2nm至8nm，诸如3nm至6nm的范围内，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如tin组成。
137.金属填充材料沉积于多个背侧凹陷部43中、牺牲材料层42的剩余部分的侧壁上、绝缘层32的物理暴露表面上和绝缘帽盖层70的顶部表面上，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如wf6进行沉积。在一个实施方案中，金属填充材料层可以是包括残余层级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器开口填充结构58间隔开，该金属阻挡层是阻挡氟原子通过其扩散的扩散阻挡层。
138.多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层可形成在每个背侧沟槽79的侧壁上和绝缘帽盖层70上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层的一部分和金属填充材料层的一部分。连续金属材料层包括位于背侧沟槽79中或绝缘帽盖层70上方的金属阻挡层的连续部分和金属填充材料层的连续部分。
139.例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合将连续导电材料层的沉积的金属材料从每个背侧沟槽79的侧壁和从绝缘帽盖层70上方回蚀。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42的在沟道区域chz外部的部分被导电层46替换。
140.导电层46包括形成在指状部区fr中的相应一个指状部区中的第一导电层46和形成在楼梯区sr中并且邻接指状部区fr中的接触区域ctz的外围区段的第二导电层46。牺牲材料层42的位于指状部区fr的位于存储器阵列区100内的部分内的部分被第一导电层46替换。牺牲材料层42的位于楼梯区sr内的部分被第二导电层46替换。
141.每个第一导电层46可用作位于相同层级的多个控制栅极电极和与位于相同层级的多个控制栅极电极电互连(即，电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。一个或多个最顶部和最底部第一导电层46可充当存储器串的选择栅极电极而非控制栅极电极。
142.图13a至图13e示出形成位于接入晶体管区300中的接入晶体管的半导体有源区
(例如，源极区、漏极区和沟道区)的步骤。参考图13a，第二掩模材料可沉积在背侧沟槽79中。例如，第二掩模材料可以是半导体材料，诸如非晶硅。第二光致抗蚀剂层(未示出)可施加在第二掩模材料、绝缘帽盖层70和后向阶梯式介电材料部分65上，且可进行光刻图案化以在背侧沟槽79的部分的区段上方形成开口，该区段包括接入晶体管区300的近阵列区域naz和接触区域ctz的至少一部分。
143.可以执行各向异性蚀刻工艺以通过背侧沟槽79中的第二掩模材料来转移光致抗蚀剂层中的开口的图案。可在第二光致抗蚀剂层中的开口下方移除第二掩模材料的未遮掩部分。背侧沟槽79中的腔体可形成在从其移除第二掩模材料的体积内。第二掩模材料的剩余部分包括第二掩模柱结构82。第二掩模柱结构82的第一子集可覆盖存储器阵列区100内的背侧沟槽79的纵向侧壁(其沿着第二水平方向hd1延伸)。第二掩模柱结构82的任选第二子集可覆盖接入晶体管区300中的沟道区域chz内的牺牲材料层42的侧壁的部分。牺牲材料层42的至少位于近阵列区域naz和接触区域ctz中的部分暴露于背侧沟槽79中的腔体中。
144.参考图13b，可执行选择性各向同性蚀刻工艺以相对于绝缘层32和导电层46的材料选择性地各向同性地蚀刻牺牲材料层42的材料。第二掩模柱结构82可用作选择性各向同性蚀刻工艺的蚀刻掩模。将各向同性蚀刻剂引入未填充有第二掩模柱结构82的背侧沟槽的体积中。在说明性示例中，如果绝缘层32包括氧化硅并且如果导电层包括金属材料，则可执行采用热磷酸的湿式蚀刻工艺以各向同性地蚀刻牺牲材料层42的氮化硅材料。
145.各向同性蚀刻工艺的持续时间可被选择以使得各向同性蚀刻工艺的横向蚀刻距离大于剩余牺牲材料层42沿着第一和第二水平方向的尺寸。因此，在图13b中移除牺牲材料层42的整个剩余部分，而不管第二掩模柱结构82的任选第二子集的存在。另选地，可在图13a的步骤处省略第二掩模柱结构82的任选第二子集以简化蚀刻步骤。在沟道区域chz中在先前由牺牲材料层42占据的空间中形成晶体管区腔体171。可例如通过灰化来移除图案化光致抗蚀剂层。
146.参考图13c，具有第一导电类型的掺杂的半导体材料(也称为半导体沟道材料)可保形地沉积在晶体管区腔体171的体积中。半导体沟道材料可包括非晶硅、多晶硅、硅锗合金或任何其它半导体材料。在一个实施方案中，半导体沟道材料中的第一导电类型(例如，p型)的掺杂剂(例如，硼)的原子浓度可在1.0
×
10
14
/cm3至1.0
×
10
18
/cm3的范围内，尽管也可以采用更小和更大的原子浓度。
147.可执行各向异性蚀刻工艺以从晶体管区腔体171外部，即从背侧沟槽79内部和从绝缘帽盖层70的顶部表面上方移除半导体材料的部分。填充晶体管区腔体171中的相应一个晶体管区腔体的半导体材料的每个剩余部分构成平面半导体材料部分175。因此，牺牲材料层42的在沟道区域chz和相邻体积中的部分被具有第一导电类型的掺杂的平面半导体材料部分替换。每个平面半导体材料部分175可具有与先前位于相同层级处的相应牺牲材料层42相同的厚度。
148.参考图13d，可执行选择性各向同性蚀刻工艺以对于绝缘层32和导电层46的材料选择性地各向同性地蚀刻平面半导体材料部分175的材料。第二掩模柱结构82可用作选择性各向同性蚀刻工艺的蚀刻掩模。将各向同性蚀刻剂引入未填充有第二掩模柱结构82的背侧沟槽的体积中。
149.在说明性示例中，如果绝缘层32包括氧化硅并且如果导电层包括金属材料，则可
执行采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿式蚀刻工艺以各向同性地蚀刻平面半导体材料部分175的材料。可在接入晶体管区300的近阵列区域naz和接触区域ctz内横向蚀刻平面半导体材料部分175的近侧区段，而不蚀刻位于沟道区域chz中的平面半导体材料部分175的远侧区段，因为该等远侧区段由第二掩模柱结构82的第二子集遮掩。如果在图13a的步骤中省略第二掩模柱结构82的第二子集，则该第二子集可以在图13c和图13d的步骤之间形成。
150.各向同性蚀刻工艺的持续时间可被选择以使得各向同性蚀刻工艺的横向蚀刻距离大于每个平面半导体材料部分175沿着第二水平方向hd2的宽度的一半。源极腔体143和漏极腔体147形成在从其移除平面半导体材料部分175的材料的体积内。每个源极腔体143和每个漏极腔体147可以具有与位于相同层级的相应平面半导体材料部分175的剩余部分相同的厚度。
151.一般来说，可使用第二掩模柱结构82作为蚀刻掩模来各向同性地蚀刻平面半导体材料部分175的半导体材料。源极腔体143和漏极腔体147可通过横向凹陷平面半导体材料部分175中的每个平面半导体材料部分的端部区来形成。从其移除平面半导体材料部分175的半导体材料的部分的体积包括源极腔体143和漏极腔体147。源极腔体143可以围绕沟道区域chz和近阵列区域naz之间的边界形成。漏极腔体147可以围绕沟道区域chz与接触区域ctz之间的边界形成。平面半导体材料部分175的剩余区包括沟道区75。源极腔体143和漏极腔体147中的每一者可以由导电层46的两个凹表面和沟道区75的两个凹表面的相应集合横向界定。
152.参考图13e，具有第二导电类型的掺杂的掺杂半导体材料可沉积在源极腔体143和漏极腔体147中。第二导电类型与第一导电类型相反。优选地，第一导电类型是p型，并且第二导电类型是n型。掺杂半导体材料可包括非晶硅、多晶硅或任何其它半导体材料。第二导电类型的掺杂剂的原子浓度可在5.0
×
10
18
/cm3至2.0
×
10
21
/cm3的范围内，但是也可采用更小和更大的原子浓度。
153.沉积的半导体材料的厚度(在背侧沟槽内测量)可大于源极腔体143和漏极腔体147的高度的一半，并且可小于每个背侧沟槽79沿着第二水平方向hd2的宽度的一半。可执行各向异性蚀刻工艺以从源极腔体143和漏极腔体147外部，即从背侧沟槽79内部和从绝缘帽盖层70的顶部表面上方移除半导体材料的部分。填充源极腔体143的半导体材料的每个剩余部分构成源极区73，并且填充漏极腔体147的半导体材料的每个剩余部分构成漏极区77。
154.沟道区75、源极区73和漏极区77的每个连续组合包括半导体有源区(73,75,77)。换句话讲，半导体有源区(73,75,77)包括沟道区75、源极区73和漏极区77的连续集合。因此，牺牲材料层42的位于接入晶体管区300内的部分被有源半导体区(73,75,77)替换。每个有源半导体区(73,75,77)包括相应沟道区75、相应源极区73和相应漏极区77的连续组合。
155.在一个实施方案中，每个有源半导体区(73,75,77)内的源极区73和沟道区75之间的每个界面包括源极区73的竖直笔直且横向凸表面，该竖直笔直且横向凸表面接触沟道区75的第一竖直笔直且横向凹表面。每个有源半导体区(73,75,77)内的漏极区77和沟道区75之间的每个界面包括漏极区77的竖直笔直且横向凸表面，该竖直笔直且横向凸表面接触沟道区75的第二竖直笔直且横向凹表面。如本文所用，如果表面的竖直剖面轮廓是笔直的，则
该表面是竖直笔直的。如果表面的水平剖面轮廓是凹的，则该表面是横向凸的。如果表面的水平剖面轮廓是凸的，则该表面是横向凹的。在一个实施方案中，接触指状部区fr中的第一导电层46中的相应一个第一导电层的每个第一半导体表面(诸如源极区73的表面)包括相应的竖直笔直且横向凸表面，并且接触楼梯区sr中的第二导电层46中的相应一个第二导电层的每个第二半导体表面(诸如漏极区77的表面)包括相应的竖直笔直且横向凸表面。
156.参考图14a至图14c，通过选择性蚀刻从背侧沟槽79移除第二掩模柱结构82。
157.参考图15a至图15c，可保形地沉积并且可各向异性地蚀刻绝缘材料层以在背侧沟槽79的外围区处形成绝缘间隔物74。至少一种导电材料可以沉积在背侧沟槽79的剩余体积中。至少一种导电材料可以包括导电衬垫和导电填充材料部分。导电衬垫可包括导电金属衬垫，诸如tin、tan、wn、tic、tac、wc、其合金或其堆叠。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括w、cu、al、co、ru、ni、它们的合金或它们的堆叠。可通过平面化工艺诸如化学机械抛光工艺来移除覆盖在包括绝缘帽盖层70的顶部表面的水平平面上面的至少一种导电材料的部分。至少一种导电材料的每个剩余部分构成背侧接触通孔结构76。背侧接触通孔结构76可以是电接触源极接触层114的源极电极或源极局部互连器。
158.参考图16a至图16c，光致抗蚀剂层(未示出)可以施加在示例性结构上，并且可进行光刻图案化以在沟道区75的区上形成开口。每个开口沿着第二水平方向hd2的宽度可小于相应下面沟道区75的宽度，使得光致抗蚀剂层中的每一开口的纵向边缘从接触绝缘间隔物74的相应下面沟道区75的纵向边缘横向偏移。任选地，开口可在第一水平方向hd1上延伸到源极区73和漏极区77中。在另一任选实施方案中，开口可在第一水平方向hd1上延伸穿过源极区73和漏极区77并且进入相应指状部区fr和楼梯区sr。
159.可执行各向异性蚀刻工艺以通过绝缘帽盖层70、绝缘层32和有源半导体区(73,75,77)来转移光致抗蚀剂层中的开口的图案。从绝缘帽盖层70的顶部表面竖直延伸到下面的材料层(诸如至少一个第二介电材料层768)的上部部分的栅极通孔腔体29可形成在通过各向异性蚀刻工艺从其移除绝缘帽盖层70、绝缘层32和有源半导体区(73,75,77)的材料的体积中。每个栅极通孔腔体29可沿着第一水平方向hd1伸长，并且可具有平行于第一水平方向hd1的一对纵向侧壁。每个沟道区75在相邻背侧沟槽79之间被划分成多个沟道区75。
160.虽然采用单个栅极通孔腔体29竖直延伸穿过每个有源半导体区(73,75,77)的实施方案来描述本公开，但本文明确预期沿着第二水平方向hd2横向间隔开的多个栅极通孔腔体29竖直延伸穿过相邻背侧沟槽79之间的每个有源半导体区(73,75,77)的实施方案。
161.每个栅极通孔腔体29可切入位于相应指状部区fr内的源极区73的竖直堆叠内的每个源极区73的外围部分。每个栅极通孔腔体29可切入位于相应指状部区fr内的漏极区77的竖直堆叠内的每个漏极区77的外围部分。因此，每个有源半导体区(73,75,77)包括沟道区75的至少一对侧壁、源极区73的至少一个侧壁和漏极区77的至少一个侧壁，该等侧壁物理地暴露于栅极通孔腔体29中的相应一个栅极通孔腔体。栅极通孔腔体29中的每个栅极通孔腔体形成穿过位于相应指状部区fr内的半导体有源区(73,75,77)的相应子集。在一个实施方案中，每个半导体有源区(73,75,77)可包括具有平行于第一水平方向hd1的纵向侧壁的至少两个沟道区75。在一个实施方案中，每个沟道区75沿着第二水平方向hd2的宽度可被选择以使得由随后要在栅极通孔腔体29中形成的栅极电极施加的栅极电压可接通或断开
通过相应沟道区75的电流。
162.参考图17a至图17c，可通过保形沉积栅极介电材料和/或通过氧化物理暴露于栅极通孔腔体29的半导体有源区(73,75,77)的表面部分而在每个栅极通孔腔体29周围形成栅极电介质22。栅极电介质22可包括介电金属氧化物材料或氧化硅。
163.可通过保形沉积工艺在栅极通孔腔体29的剩余体积中沉积导电材料。可通过平面化工艺诸如化学机械抛光工艺从包括第二绝缘帽盖层70的顶部表面的水平平面上方移除牺牲填充材料的多余部分。导电材料的每个剩余部分包括栅极电极25。栅极电极25可包括金属材料和/或重掺杂半导体材料。
164.提供一种场效应晶体管的二维阵列。每个场效应晶体管包括有源半导体区(73,75,77)、栅极电极25和将栅极电极25与沟道区75分离的栅极电介质22。场效应晶体管的二维阵列充当字线/选择栅极接入晶体管，并且将存储器阵列区100中的第一导电层(例如，字线和/或选择栅电极)46中的每个第一导电层与位于接入晶体管区300的楼梯区sr中的第二导电层46中的相应一个第二导电层电连接或电禁止。
165.在一个实施方案中，栅极电极25竖直延伸穿过有源半导体区(73,75,77)的相应竖直堆叠，沿着第二水平方向hd2横向间隔开，并且由相应栅极电介质22横向围绕。在一个实施方案中，栅极电极25中的每个栅极电极至少从包括第二导电层46的最顶部第二导电层的顶部表面的水平平面竖直延伸并且至少竖直延伸到包括第二导电层46的最底部第二导电层的底部表面的水平平面。
166.在一个实施方案中，每个栅极电极25具有平行于第一水平方向hd1的一对平面侧壁。每个沟道区75包括沿着第二水平方向hd2具有均一宽度的区段。沟道区75中的每个沟道区在相应相邻的一对源极区73和漏极区77之间沿着第一水平方向hd1具有不均一的沟道长度。由于沟道区75与源极区73和漏极区77中的每一者之间的界面的曲率，不均一的沟道长度可以沿着第二水平方向hd2变化。
167.在一个实施方案中，栅极电介质22中的每个栅极电介质接触至少一个沟道区75(诸如一对沟道区75)、至少一个源极区73和至少一个漏极区77的侧壁，并且由半导体有源区(73,75,77)中的至少一个半导体有源区横向围绕。在栅极电介质22延伸穿过作为连续材料层的多个半导体有源区(73,75,77)的情况下，栅极电介质22可接触多个半导体有源区(73,75,77)内的每个半导体有源区(73,75,77)的侧壁。
168.在一个实施方案中，第一导电层46和第二导电层46可包括金属材料诸如w、ti、ta、mo、ru和/或co，并且可不含镍，并且第一半导体表面和第二半导体表面可不含镍。
169.接着通过形成穿过后向阶梯式电介质层65的通孔开口，随后用导电材料填充该等通孔开口而形成与导电层46接触的字线接触通孔结构86。可以通过cmp从示例性结构上方移除导电材料。
170.参考图18a至图18c，通过在栅极通孔腔体29的侧壁上保形地沉积镍层122，可从图16a至图16c的示例性结构得到示例性结构的替代实施方案。镍层122的厚度可在1nm至30nm，诸如3nm至10nm的范围内，但是也可采用更小和更大的厚度。接着通过cmp从示例性结构的顶部表面移除镍层122。
171.参考图19a至图19c，可以执行热退火工艺以升高示例性结构的温度，这诱导来自镍层122的镍原子朝向导电层46扩散通过半导体有源区(73,75,77)。热退火工艺的升高的
温度可以在400摄氏度至600摄氏度的范围内。热退火工艺在半导体有源区(73,75,77)内引起金属诱导结晶过程，其中半导体有源区(73,75,77)中的半导体材料的结晶晶粒的平均尺寸由于半导体材料的晶粒的催化生长而增加。沟道区75、源极区73和漏极区77中的平均晶粒尺寸的增加具有减小半导体有源区(73,75,77)的半导体材料的电阻率的效果。一般来说，可通过使来自镍层122的镍原子横向扩散通过半导体有源区(73,75,77)来执行金属诱导结晶过程。在一个实施方案中，邻近于镍层的有源区(73,77,75)的至少一部分被再结晶成较大晶粒的多晶硅或单晶硅。可执行镍或镍硅化物选择性蚀刻，诸如各向同性湿式蚀刻工艺以移除镍层122的剩余部分。在替代实施方案中，可使用提供金属诱导结晶的其它金属，诸如钴或铂来代替镍。
172.参考图20a至图20c，吸气剂材料层124可保形地沉积在栅极腔体29的侧壁上。吸气剂材料层124包括比半导体有源区(73,75,77)内的半导体材料更强有力地吸引镍原子以形成稳定化合物的半导体材料。例如，半导体有源区(73,75,77)可包括掺杂硅，并且吸气剂材料层124可包括锗或硅锗，和/或可以基本上由锗或硅锗组成。吸气剂材料层124的厚度可在1nm至30nm，诸如3nm至10nm的范围内，但是也可采用更小和更大的厚度。吸气剂材料层124的一部分可留在示例性结构的顶部上，或者可通过cmp从示例性结构的顶部移除。
173.可以通过在升高的温度下对示例性结构进行退火来执行吸气工艺，其中镍原子朝向吸气剂材料层124扩散通过半导体有源区(73,75,77)。吸气剂材料层124可转换成含镍化合物层，诸如镍锗化物或镍锗化物-硅化物层。随后可以通过执行选择性各向同性蚀刻工艺，诸如湿法蚀刻工艺来移除吸气剂材料层124，该湿法蚀刻工艺对于绝缘层32、半导体有源区(73,75,77)和导电层46的材料选择性地移除含镍化合物材料。
174.参考图21a至图21c，可执行图17a至图17c的处理步骤以在每个栅极腔体29内形成栅极电介质22和栅极电极25。在一个实施方案中，第一导电层46和第二导电层46可不含镍，并且第一半导体表面和第二半导体表面可包括浓度在1ppm至1％范围内的镍原子。
175.图22a和图22b示出在形成互连器之后的图17a至图17c或图21a至图21c的示例性结构。具体来说，栅极互连器125形成为与相同存储块(即，指状部fr)中的每个栅极电极25电接触，并且字线互连器形成为与每个相应字线接触通孔结构86电接触。在接入晶体管的禁止(即，“断开”)模式操作期间，将零伏施加到栅极电极25(即，栅极电极接地)以禁止特定存储块/指状部区fr。因此，在禁止模式期间，电流不从楼梯区流到存储器阵列区。在接入晶体管的“接通”模式操作期间，将接通电压(例如，在5v与10v之间的正电压)施加到栅极电极25以允许电流通过接入晶体管从楼梯区流到特定存储块/指状部区的存储器阵列区以接通/选择特定存储块/指状部区。接着形成与漏极区63电接触的位线(未示出)。位线可在存储器阵列区100中在第二水平方向hd2上延伸。
176.图23a至图23h示出根据本公开的任选实施方案的方法中的步骤。在该实施方案中，牺牲材料层42被位于存储器阵列区100内的第一导电层46a、位于楼梯区sr内的第二导电层46b和位于楼梯区sr与存储器阵列区100之间的接入晶体管区300中的有源半导体区(73,75,77)替换。在该替代实施方案中，整个牺牲材料层42被连续导电层替换，随后在接入晶体管区中的连续导电层中形成腔体，随后在该腔体中形成有源半导体区(73,75,77)。
177.图23a示出图8a至图8c的示例性结构的接入晶体管区300的水平剖面图，其中牺牲材料层42从存储器阵列区100连续延伸穿过接入晶体管区300的近阵列区域naz和沟道区域
chz到达位于接入晶体管区300的接触区域ctz中的楼梯区sr(如图8b所示)。
178.参考图23b，在形成任何掩模柱结构之前，通过背侧沟槽79用连续导电层46c替换牺牲材料层42。具体来说，通过背侧沟槽79进行各向同性蚀刻来移除整个牺牲材料层42以形成背侧凹陷部43，如上文关于图11a至图11c所描述。连续导电层46c接着通过背侧凹陷部43形成在背侧凹陷部43中，如上关于图12a至图12c所描述。
179.参考图23c，在背侧沟槽79的部分内形成掩模柱结构282，如上文关于图13a所描述。掩模柱结构282横向覆盖连续导电层46c的在存储器阵列区100中和楼梯区sr中的部分，并且不横向覆盖连续导电层46c的在接入晶体管区300中的部分。具体来说，掩模柱结构282横向覆盖连续导电层46c的在位于接入晶体管区300的接触区域ctz中的楼梯区sr(图8b中所示)中的部分，但不横向覆盖连续导电层46c的至少在接入晶体管区300中的沟道区域chz中的部分。视近阵列区域的横向延伸而定，掩模柱结构282可或可不横向覆盖连续导电层46c的在接入晶体管区300的近阵列区域naz中的部分。随后，连续导电层46c的位于接入晶体管区300中的部分被有源半导体区(73,75,77)替换，如将参考图23d至图23g所描述。
180.参考图23d，通过将各向同性蚀刻剂引入到未填充有掩模柱结构282的背侧沟槽79的体积中来各向同性地蚀刻连续导电层46c的位于接入晶体管区300中的部分。具体来说，连续导电层46c的位于接入晶体管区300的沟道区域chz中的部分被各向同性地蚀刻以在连续导电层46c的位于接入晶体管区300中(诸如位于区接入晶体管区域300的沟道区域chz中)的部分中形成晶体管腔体271。由于各向同性蚀刻剂的横向蚀刻作用，晶体管区腔体271可至少延伸到接入晶体管区300的近阵列区域naz和接触区域ctz的部分中。因此，晶体管区腔体271沿着第一水平方向hd1(例如，字线方向)比邻近于沟道区域chz的背侧沟槽79的未填充有掩模柱结构282的体积更宽。
181.各向同性蚀刻将连续导电层46c分离成位于存储器阵列区100内的第一导电层46a和位于楼梯区sr内的第二导电层46b。此外，第一导电层46a可任选地部分延伸到接入晶体管区300的近阵列区域naz中，并且第二导电层46b也至少部分地位于接入晶体管区300的接触区域ctz中。
182.参考图23e，第二导电类型半导体材料层273通过未填充有掩模柱结构282的背侧沟槽79的体积形成在晶体管区腔体271中。半导体材料可包括非晶硅、多晶硅或任何其它半导体材料。第二导电类型的掺杂剂的原子浓度可在5.0
×
10
18
/cm3至2.0
×
10
21
/cm3的范围内，但是也可采用更小和更大的原子浓度。优选地，掺杂剂是n型掺杂剂。
183.参考图23f，第二导电类型半导体材料层273的中间部分通过未填充有掩模柱结构282的背侧沟槽79的体积被部分地回蚀。部分回蚀可包括定时各向同性蚀刻，其将各向同性蚀刻剂提供到未填充有掩模柱结构282的背侧沟槽79的体积中，以蚀刻层273的邻近于未填充的背侧沟槽79体积定位的中间部分，但不蚀刻层273的邻近于掩模柱结构282定位的横向边缘部分。
184.部分回蚀在每个竖直器件层级中沿着第一水平方向hd1形成由相应的沟道腔体275分离的第二导电类型半导体源极区73和漏极区77。源极和漏极区(73,77)包括半导体材料层273的未蚀刻的横向边缘部分。源极区73可位于近阵列区域naz中，漏极区77可位于接入晶体管区300的接触区域ctz中，并且沟道腔体275可位于接入晶体管区300的沟道区域chz中。
185.参考图23g，第一导电类型半导体沟道区75通过未填充有掩模柱结构282的背侧沟道79的体积而形成在相应沟道腔体275中。在一个实施方案中，沟道区中的第一导电类型(例如，p型)的掺杂剂(例如，硼)的原子浓度可在1.0
×
10
14
/cm3至1.0
×
10
18
/cm3的范围内，但是也可采用更小和更大的原子浓度。在接入晶体管区300的沟道区域chz中形成沟道区75完成了每个竖直器件层级中的有源半导体区(73,75,77)。
186.参考图23h，类似于上述步骤，通过选择性蚀刻从背侧沟槽79移除掩模柱结构282。接着在相应背侧沟槽79中形成绝缘间隔物74和背侧接触通孔结构76，如上文所描述。
187.根据图23a至图23h中所示的替代实施方案的方法比上文关于图13a至图13e所描述的方法简单，因为仅使用一个掩模柱结构282形成步骤。此外，图23h中所示的沟道区75的宽度w更容易控制。具体来说，沟道区75沿着第一水平方向hd1的宽度w由掩模柱结构282之间的开口的宽度和相应的第二导电类型半导体材料层273的部分回蚀来控制。此外，源极和漏极区(73,77)的内部部分的中间的凸形形状提供了对沟道区75宽度w的改进的控制。
188.参考所有图式并且根据本公开的附加的各种实施方案，三维存储器器件包括：绝缘层32和导电层46的交替堆叠，该交替堆叠具有阶梯区sr、存储器阵列区100和位于楼梯区sr与存储器阵列区100之间的接入晶体管区300(例如，至少区300的沟道区域chz)；存储器开口填充结构58，该等存储器开口填充结构包括延伸穿过存储器阵列区100中的交替堆叠的相应竖直半导体沟道60和存储器元件54的相应竖直堆叠；字线通孔接触结构86，该等字线通孔接触结构在楼梯区sr中的每个阶梯处接触导电层46的阶梯式表面；以及接入晶体管(22,25,73,75,77)的竖直堆叠，该竖直堆叠位于楼梯区sr与存储器阵列区100之间的接入晶体管区300中。
189.在一个实施方案中，每个导电层46包括一个阶梯s并且仅与用于多个存储块(例如，指状部区fr)的一个字线通孔接触结构86接触。导电层在第一水平方向hd1延伸，并且阶梯s仅沿着垂直于第一水平方向hd1的第二水平方向hd2上下阶跃。
190.在一个实施方案中，多个背侧沟槽76延伸穿过交替堆叠(32,46)，其中多个背侧沟槽将交替堆叠分离成在存储器阵列区100中但不在楼梯区sr中的多个指状部区fr，并且指状部区中的每个指状部区包括相应存储块中的一个存储块。
191.在一个实施方案中，每个接入晶体管包括栅极电极25、栅极电介质22和有源区，该有源区包括源极区73、漏极区77和位于源极区和漏极区之间的半导体沟道区75。每个接入晶体管的有源区位于与相应导电层46相同层级(即，从衬底8的顶部表面测量的竖直层级)处。栅极电极25竖直延伸穿过接入晶体管的竖直堆叠的有源半导体区，使得每个栅极电极在接入晶体管的竖直堆叠中的所有接入晶体管之间共享。
192.参考图23h，每个有源区(即，有源半导体区)(73,75,77)内的源极区73和沟道区75之间的每个界面包括源极区73的第一竖直笔直且横向凹表面73a，该第一竖直笔直且横向凹表面接触沟道区75的第一竖直笔直且横向凸表面75a。每个有源半导体区内的漏极区77和沟道区75之间的每个界面包括漏极区77的第一竖直笔直且横向凹表面77a，该第一竖直笔直且横向凹表面接触沟道区75的第二竖直笔直且横向凸表面75b。
193.在一个实施方案中，多个沟槽79在第一水平方向hd1上延伸穿过交替堆叠(32,46)并且沿着垂直于第一水平方向的第二水平方向hd2间隔开。源极区73沿着第二水平方向hd2延伸穿过两个相邻沟槽79之间的多个指状部区fr中的相应一个指状部区。漏极区77沿着第
二水平方向hd2延伸穿过两个相邻沟槽79之间的多个指状部区fr中的相应一个指状部区，并且沿着第一水平方向hd1与同一有源区(73,75,77)的相应源极区73分离。沟道区75沿着第二水平方向hd2延伸穿过两个相邻沟槽79之间的多个指状部区fr中的相应一个指状部区，并且位于同一有源区(73,75,77)的相应源极区73和漏极区77之间。
194.在图23h中所示的一个实施方案中，相应指状部区fr还包括：源极区73的第一竖直笔直且横向凹表面73a中的两个表面，该等两个表面接触沟道区75的两个第一竖直笔直且横向凸表面75a；以及漏极区77的第一竖直笔直且横向凹表面77a中的两个表面，该等两个表面接触沟道区75的两个第二竖直笔直且横向凸表面75b。
195.在图23h中所示的一个实施方案中，相应指状部区fr还包括：源极区73的两个第二竖直笔直且横向凸表面73b，该等两个表面接触第一导电层46a中的相应一个第一导电层的两个第一竖直笔直且横向凹表面46f；以及漏极区77的两个第二竖直笔直且横向凸表面77b，该等两个表面接触第二导电层46b中的相应一个第二导电层的两个第二竖直笔直且横向凹表面46s。
196.虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

技术特征：
1.一种三维存储器器件，所述三维存储器器件包括：绝缘层和导电层的交替堆叠，所述交替堆叠具有楼梯区、存储器阵列区和位于所述楼梯区与所述存储器阵列区之间的接入晶体管区；存储器开口填充结构，所述存储器开口填充结构包括延伸穿过所述存储器阵列区中的所述交替堆叠的相应竖直半导体沟道和存储器元件的相应竖直堆叠；通孔接触结构，所述通孔接触结构在所述楼梯区中的每个阶梯处接触所述导电层的阶梯式表面；以及接入晶体管的竖直堆叠，所述竖直堆叠位于接入晶体管区中。2.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括延伸穿过所述交替堆叠的多个沟槽，其中所述多个沟槽将所述交替堆叠分离成在所述存储器阵列区中但不在所述楼梯区中的多个指状部区，并且所述指状部区中的每个指状部区包括相应存储块中的一个存储块。3.根据权利要求2所述的三维存储器器件，其中：每个导电层包括一个阶梯并且仅与用于多个存储块的一个通孔接触结构接触；所述导电层在第一水平方向上延伸；并且所述阶梯仅沿着垂直于所述第一水平方向的第二水平方向上下阶跃。4.根据权利要求2所述的三维存储器器件，其中：所述接入晶体管中的每个接入晶体管包括栅极电极、栅极电介质和有源区，所述有源区包括源极区、漏极区和位于所述源极区与所述漏极区之间的沟道区；并且每个接入晶体管的所述有源区位于与相应导电层相同的层级处。5.根据权利要求4所述的三维存储器器件，其中所述栅极电极竖直延伸穿过接入晶体管的所述竖直堆叠的所述有源半导体区，使得每个栅极电极在接入晶体管的所述竖直堆叠中的所有接入晶体管之间共享。6.根据权利要求4所述的三维存储器器件，其中：每个有源半导体区内的所述源极区与所述沟道区之间的每个界面包括所述源极区的第一竖直笔直且横向凹表面，所述第一竖直笔直且横向凹表面接触所述沟道区的第一竖直笔直且横向凸表面；并且每个有源半导体区内的所述漏极区与所述沟道区之间的每个界面包括所述漏极区的第一竖直笔直且横向凹表面，所述第一竖直笔直且横向凹表面接触所述沟道区的第二竖直笔直且横向凸表面。7.根据权利要求6所述的三维存储器器件，其中：所述多个沟槽在第一水平方向上延伸穿过所述交替堆叠，并且沿着垂直于所述第一水平方向的第二水平方向间隔开；所述源极区沿着所述第二水平方向延伸穿过两个相邻沟槽之间的所述多个指状部区中的相应一个指状部区；所述漏极区沿着所述第二水平方向延伸穿过两个相邻沟槽之间的所述多个指状部区中的相应一个指状部区，并且沿着所述第一水平方向与同一有源区的所述相应源极区分离；并且所述沟道区沿着所述第二水平方向延伸穿过两个相邻沟槽之间的所述多个指状部区
中的相应一个指状部区，并且位于同一有源区的所述相应源极区与所述漏极区之间。8.根据权利要求7所述的三维存储器器件，其中所述相应指状部区还包括：所述源极区的所述第一竖直笔直且横向凹表面中的两个表面，所述两个表面接触所述沟道区的两个第一竖直笔直且横向凸表面；以及所述漏极区的所述第一竖直笔直且横向凹表面中的两个表面，所述两个表面接触所述沟道区的两个第二竖直笔直且横向凸表面。9.根据权利要求8所述的三维存储器器件，其中所述相应指状部区还包括：所述源极区的两个第二竖直笔直且横向凸表面，所述两个表面接触所述第一导电层中相应一个第一导电层的两个第一竖直笔直且横向凹表面；以及所述漏极区的两个第二竖直笔直且横向凸表面，所述两个表面接触所述第二导电层中相应一个第二导电层的两个第二竖直笔直且横向凹表面。10.根据权利要求7所述的三维存储器器件，其中：所述栅极电极中的每个栅极电极具有平行于所述第一水平方向的一对平面侧壁；所述沟道区中的每个沟道区包括沿着第二水平方向具有均一宽度的区段；所述沟道区中的每个沟道区在相应相邻的一对源极区与漏极区之间沿着所述第一水平方向具有不均一的沟道长度，所述不均一的沟道长度沿着所述第二水平方向变化；并且所述栅极电介质中的每个栅极电介质接触至少一个沟道区、至少一个源极区和至少一个漏极区的侧壁，并且被所述有源区中的至少一个有源区横向围绕。11.一种形成半导体结构的方法，所述方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；形成穿过所述交替堆叠的存储器元件；形成背侧沟槽，所述背侧沟槽沿着第一水平方向横向延伸穿过所述交替堆叠，其中所述交替堆叠被划分成指状部区，所述指状部区通过所述背侧沟槽和邻接所述指状部区的端部的楼梯区沿着垂直于所述第一水平方向的第二水平方向彼此横向间隔开；用位于存储器阵列区内的第一导电层、位于所述楼梯区内的第二导电层和位于所述楼梯区与所述存储器阵列区之间的接入晶体管区中的有源半导体区来替换牺牲材料层；形成穿过所述有源半导体区的竖直延伸的栅极通孔腔体；以及在所述通孔腔体中的每个通孔腔体中形成栅极电介质和竖直栅极电极。12.根据权利要求11所述的方法，其中替换所述牺牲材料层包括：通过所述背侧沟槽用连续导电层替换所述牺牲材料层；在所述背侧沟槽的部分内形成掩模柱结构，其中所述掩模柱结构横向覆盖所述连续导电层的在所述存储器阵列区中和所述楼梯区中的部分，并且不横向覆盖所述连续导电层的在所述接入晶体管区中的部分；以及用所述有源半导体区替换所述连续导电层的位于所述接入晶体管区中的部分。13.权利要求12的方法，其中用所述有源半导体区替换所述连续导电层的位于所述接入晶体管区中的所述部分包括通过将各向同性蚀刻剂引入未填充有所述掩模柱结构的所述背侧沟槽的体积中来各向同性地蚀刻所述连续导电层的所述部分，以在所述连续导电层的位于所述接入晶体管区中的所述部分中形成晶体管区腔体，并且将所述连续导电层分离成位于与存储器阵列区一起定位的所述第一导电层和位于所述楼梯区内的所述第二导电
层。14.根据权利要求13所述的方法，所述方法还包括：通过未填充有所述掩模柱结构的所述背侧沟槽的所述体积在所述晶体管区腔体中形成第二导电类型半导体材料层；通过未填充有所述掩模柱结构的所述背侧沟槽的所述体积部分地回蚀所述第二导电类型半导体材料层的中间部分，以形成由相应沟道腔体分离的第二导电类型半导体源极区和漏极区；以及通过未填充有所述掩模柱结构的所述背侧沟槽的所述体积在所述相应沟道腔体中形成第一导电类型半导体沟道区以形成所述有源半导体区。15.根据权利要求14所述的方法，所述方法还包括：从所述背侧沟槽移除所述掩模柱结构；以及在所述相应背侧沟槽中形成背侧接触通孔结构。16.根据权利要求14所述的方法，其中：所述源极区中的每个源极区沿着所述第二水平方向延伸穿过两个相邻背侧沟槽之间的所述多个指状部区中的相应一个指状部区；所述漏极区中的每个漏极区沿着所述第二水平方向延伸穿过两个相邻背侧沟槽之间的所述多个指状部区中的相应一个指状部区，并且沿着所述第一水平方向与同一有源半导体区的所述相应源极区分离；并且所述沟道区沿着所述第二水平方向延伸穿过两个相邻背侧沟槽之间的所述多个指状部区中的相应一个指状部区，并且位于同一有源半导体区的所述相应源极区与所述漏极区之间。17.根据权利要求16所述的方法，其中所述相应指状部区还包括：所述源极区的两个第一竖直笔直且横向凹表面，所述两个表面接触所述沟道区的两个第一竖直笔直且横向凸表面；以及所述漏极区的两个第一竖直笔直且横向凹表面，所述两个表面接触所述沟道区的两个第二竖直笔直且横向凸表面。18.根据权利要求17所述的方法，其中所述相应指状部区还包括：所述源极区的两个第二竖直笔直且横向凸表面，所述两个表面接触所述第一导电层中相应一个第一导电层的两个第一竖直笔直且横向凹表面；以及所述漏极区的两个第二竖直笔直且横向凸表面，所述两个表面接触所述第二导电层中相应一个第二导电层的两个第二竖直笔直且横向凹表面。19.根据权利要求11所述的方法，所述方法还包括：形成穿过所述交替堆叠的存储器开口；以及在所述存储器开口中形成存储器开口填充结构。20.根据权利要求19所述的方法，其中所述存储器开口填充结构中的每个存储器开口填充结构包括竖直半导体沟道和存储器元件的竖直堆叠。

技术总结
一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠；存储器开口填充结构，该存储器开口填充结构包括延伸穿过存储器阵列区中的该交替堆叠的相应竖直半导体沟道和存储器元件的相应竖直堆叠；通孔接触结构，该通孔接触结构在楼梯区中的每个阶梯处接触该导电层的阶梯式表面；以及接入晶体管的竖直堆叠，该竖直堆叠位于该楼梯区与该存储器阵列区之间。列区之间。列区之间。


技术研发人员：矢田信介
受保护的技术使用者：桑迪士克科技有限责任公司
技术研发日：2021.11.09
技术公布日：2023/10/5