具有混合阶梯结构的三维存储器器件及其形成方法与流程

具有混合阶梯结构的三维存储器器件及其形成方法
1.相关申请
2.本技术要求2021年4月7日提交的美国非临时申请17/224,370号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
3.本公开整体涉及半导体器件领域，并且具体地涉及包括混合阶梯结构的三维存储器器件及其形成方法。


背景技术：

4.包括每个单元具有一个位的三维竖直nand串的三维半导体器件在t.endoh等人的名称为“novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell(具有堆叠的包围栅极晶体管(s-sgt)结构化单元的新型超高密度存储器)”，iedm proc.(2001)33-36的文章中公开。


技术实现要素：

5.根据本公开的实施方案，提供了一种三维存储器器件，该三维存储器器件包括：第一绝缘层和第一导电层的定位在衬底上方的第一交替堆叠，其中该第一交替堆叠沿第一水平方向侧向延伸并且通过线沟槽沿与该第一水平方向垂直的第二水平方向侧向间隔开，并且其中该第一交替堆叠中的每个第一交替堆叠包括相应第一阶梯区域，在该第一阶梯区域中，该第一导电层沿该第一水平方向的侧向范围随着距离该衬底的竖直距离而减小；沟槽填充结构，该沟槽填充结构定位在第一交替堆叠的相应相邻对之间并接触相应相邻对并且填充线沟槽中的相应一个线沟槽；存储器堆叠结构的阵列，该存储器堆叠结构的阵列竖直延伸穿过第一交替堆叠中的相应一个第一交替堆叠，其中存储器堆叠结构中的每个存储器堆叠结构包括定位在第一导电层的层级处的存储器元件的相应竖直堆叠；第一后向阶梯式介电材料部分，该第一后向阶梯式介电材料部分覆盖在该第一交替堆叠中的相应一个第一交替堆叠的第一阶梯区域上面，其中该第一后向阶梯式介电材料部分中的一个第一后向阶梯式介电材料部分在与该第一水平方向垂直的竖直平面内具有竖直截面轮廓，在该竖直截面轮廓中：该第一后向阶梯式介电材料部分中的该一个第一后向阶梯式介电材料部分的第一边界从包括第一后向阶梯式介电材料部分中的该一个第一后向阶梯式介电材料部分的最底部表面的第一水平面连续延伸到包括该第一交替堆叠的最顶部表面的第二水平面；并且该第一后向阶梯式介电材料部分中的该一个第一后向阶梯式介电材料部分的第二边界从该第一水平面连续延伸到位于该沟槽填充结构中的相应一个沟槽填充结构的侧壁上的第一点，该第一点定位在位于该第一水平面与该第二水平面之间的高度处。
6.根据本公开的另一方面，本发明提供了一种形成三维存储器器件的方法。该方法包括：在衬底上方形成单元层堆叠的竖直交替序列，其中该单元层堆叠中的每个单元层堆叠包括第一绝缘层和第一间隔物材料层，其中该第一间隔物材料层形成为第一导电层，或
者随后被该第一导电层替换；通过图案化该单元层堆叠的子集在该竖直交替序列的上部区域内形成阶梯式表面的2
×
n阵列，其中n个阶梯式表面在每一行被布置成在该2
×
n阵列内沿第一水平方向延伸，并且两个阶梯式表面在每一列被布置成在该2
×
n阵列内沿第二水平方向延伸，并且其中n为大于1的整数；通过执行一组处理序列至少一次使除了一列阶梯式表面外的每列阶梯式表面竖直延伸，其中该一组处理序列包括：形成经图案化的蚀刻掩模层并且采用相应各向异性蚀刻工艺蚀刻该2
×
n阵列的未掩模子集，其中在该一组处理步骤内采用的一个或多个经图案化的蚀刻掩模层具有相应连续开口，该相应连续开口包括作为该阶梯式表面的2
×
n阵列的子集的阶梯式表面的相应2
×
n阵列的整个区域，并且其中每个m是小于n的整数；以及形成穿过该竖直交替序列的存储器元件的竖直堆叠。
附图说明
7.图1a是根据本公开的实施方案的包括多个三维存储器阵列区域的示例性半导体管芯的平面图。
8.图1b是图1a的区域m1的示意性透视俯视图。
9.图1c是沿图1b的竖直平面c-c'的示例性半导体管芯的区域的示意性竖直截面视图。
10.图1d是沿图1b的竖直平面d-d'的示例性半导体管芯的区域的示意性竖直截面视图。
11.图1e是沿图1b的竖直平面e-e'的示例性半导体管芯的区域的示意性竖直截面视图。
12.图2是根据本公开的实施方案的在形成任选的半导体器件、可选的下部层级介电层、任选的下部金属互连结构、半导体材料层以及第一连续绝缘层和第一连续牺牲材料层的第一竖直交替序列之后的用于形成半导体管芯的示例性结构的竖直截面视图。
13.图3a是根据本公开的实施方案的在形成阵列间区域中的硬掩模层和可修整蚀刻掩模层后的示例性结构的竖直截面视图。
14.图3b是图3a的示例性结构的自顶向下视图。竖直平面a-a'对应于图3a的竖直截面视图的平面。
15.图4a是根据本公开的实施方案的在形成阵列间区域中的第一阶梯式表面后沿第一水平方向的示例性结构的竖直截面视图。
16.图4b是沿图4a的竖直平面b-b'的沿第二水平方向侧向延伸的示例性结构的竖直截面视图。
17.图5a是根据本公开的实施方案的在形成第一凹陷部蚀刻掩模层后沿第一水平方向的示例性结构的竖直截面视图。
18.图5b是沿图5a的竖直平面b-b'的示例性结构的竖直截面视图。
19.图6a是根据本公开的实施方案的在第一区域凹陷部蚀刻工艺后沿第一水平方向的示例性结构的竖直截面视图。
20.图6b是沿图6a的竖直平面b-b'的示例性结构的竖直截面视图。
21.图7a是根据本公开的实施方案的在形成第二凹陷部蚀刻掩模层后沿第一水平方向的示例性结构的竖直截面视图。
22.图7b是沿图7a的竖直平面b-b'的示例性结构的竖直截面视图。
23.图8a是根据本公开的实施方案的在第二区域凹陷部蚀刻工艺后沿第一水平方向的示例性结构的竖直截面视图。
24.图8b是沿图8a的竖直平面b-b'的示例性结构的竖直截面视图。
25.图9a是根据本公开的实施方案的在形成第一后向阶梯式介电材料部分后沿第一水平方向的示例性结构的竖直截面视图。
26.图9b是沿图9a的竖直平面b-b'的示例性结构的竖直截面视图。
27.图9c是沿图9a的竖直平面c-c'的示例性结构的竖直截面视图。
28.图9d是沿着图9a的竖直平面d-d'的示例性结构的竖直截面视图。
29.图9e是沿着图9a的竖直平面e-e'的示例性结构的竖直截面视图。
30.图10是根据本公开的实施方案的在形成第一层开口和牺牲第一层开口填充部分后的示例性结构的竖直截面视图。
31.图11是根据本公开的实施方案的在形成第二连续绝缘层和第二连续牺牲材料层的第二竖直交替序列之后的示例性结构的竖直截面视图。
32.图12a是根据本公开的实施方案的在形成阵列间区域中的第二阶梯式表面后沿第二水平方向的示例性结构的竖直截面视图。
33.图12b是图12a的示例性结构的自顶向下视图。竖直平面a-a'对应于图12a的竖直截面视图的平面。
34.图13a是根据本公开的实施方案的在形成第二后向阶梯式介电材料部分后沿第一水平方向的示例性结构的竖直截面视图。
35.图13b是沿图13a的竖直平面b-b'的示例性结构的竖直截面视图。
36.图13c是沿图13a的竖直平面c-c'的示例性结构的竖直截面视图。
37.图13d是沿着图13a的竖直平面d-d'的示例性结构的竖直截面视图。
38.图13e是沿着图13a的竖直平面e-e'的示例性结构的竖直截面视图。
39.图13f是沿着图13a的竖直平面f-f'的示例性结构的竖直截面视图。
40.图13g是沿着图13a的竖直平面g-g'的示例性结构的竖直截面视图。
41.图13h是沿着图13a的竖直平面h-h'的示例性结构的竖直截面视图。
42.图14是图13a至图13h的处理步骤处的示例性结构的另一竖直截面视图。
43.图15是根据本公开的实施方案的在形成穿过第二竖直交替序列的第二层开口后的示例性结构的竖直截面视图。
44.图16是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口后的示例性结构的竖直截面视图。
45.图17a至图17d示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
46.图18是根据本公开的实施方案的在形成接触层级介电层、背侧沟槽和源极区之后的示例性结构的示意性竖直截面视图。
47.图19a是图18的示例性结构的另一竖直截面视图。
48.图19b是沿图19a的竖直平面b-b'的示例性结构的竖直截面视图。
49.图20是根据本公开的实施方案的在形成背侧凹陷部后的示例性结构的示意性竖
直截面视图。
50.图21是根据本公开的实施方案的在形成导电层和沟槽填充结构后的示例性结构的示意性竖直截面视图。
51.图22是根据本公开的实施方案的在形成层接触通孔结构后的示例性结构的示意性竖直截面视图。
52.图23a是根据本公开的实施方案的图22的示例性结构的竖直截面视图。
53.图23b是沿图23a的竖直平面b-b'的示例性结构的竖直截面视图。
54.图23c是沿图23a的竖直平面c-c'的示例性结构的竖直截面视图。
55.图23d是沿着图23a的竖直平面d-d'的示例性结构的竖直截面视图。
56.图23e是沿着图23a的竖直平面e-e'的示例性结构的竖直截面视图。
57.图23f是沿着图23a的竖直平面f-f'的示例性结构的竖直截面视图。
58.图23g是沿着图23a的竖直平面g-g'的示例性结构的竖直截面视图。
59.图23h是沿着图23a的竖直平面h-h'的示例性结构的竖直截面视图。
60.图24a是根据本公开的第二实施方案的在第一区域凹陷部蚀刻工艺后沿第一水平方向的示例性结构的替代性配置的竖直截面视图。
61.图24b是沿图24a的竖直平面b-b'的示例性结构的竖直截面视图。
62.图25a是根据本公开的第二实施方案的在第二区域凹陷部蚀刻工艺后沿第一水平方向的示例性结构的替代性配置的竖直截面视图。
63.图25b是沿图25a的竖直平面b-b'的示例性结构的竖直截面视图。
64.图26a是根据本公开的第二实施方案的在形成层接触通孔结构后的示例性结构的替代性配置的竖直截面视图。
65.图26b是沿图26a的竖直平面b-b'的示例性结构的竖直截面视图。
66.图26c是沿图26a的竖直平面c-c'的示例性结构的竖直截面视图。
67.图26d是沿着图26a的竖直平面d-d'的示例性结构的竖直截面视图。
68.图26e是沿着图26a的竖直平面e-e'的示例性结构的竖直截面视图。
69.图26f是沿着图26a的竖直平面f-f'的示例性结构的竖直截面视图。
70.图26g是沿着图26a的竖直平面g-g'的示例性结构的竖直截面视图。
71.图26h是沿着图26a的竖直平面h-h'的示例性结构的竖直截面视图。
具体实施方式
72.如上文所讨论的，本公开的实施方案涉及一种包括混合阶梯结构的三维存储器器件及其形成方法，现在详细地描述其各个方面。如本文所用，“混合”阶梯结构是指绝缘层和导电层的相邻对的两组阶梯式表面在形成过程期间既不完全彼此连接也不彼此完全分开，而是在上部区域中连接并且在下部区域中断开连接。
73.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
74.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
75.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构中厚度小于第一连续结构的厚度的区域。例如，层可以定位在第一连续结构的顶表面和底表面之间或在第一连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
76.如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
77.如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
78.如本文所用，“半导体材料”是指具有在1.0
×
10-5
s/m至1.0
×
105s/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-5
s/m至1.0s/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/m至1.0
×
107s/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-5
s/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，提供大于1.0
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105s/m的电导率)的半导体材料。“掺杂半导体材料”可以为重掺杂半导体材料，或者可以为包括呈提供在1.0
×
10-5
s/m至1.0
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107s/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电
导率测量都在标准条件下进行。
79.单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如名称为“三维结构存储器(three-dimensional structure memory)”的美国专利5,915,167号中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动电路。
80.本公开的各种三维存储器器件包括单体三维nand串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维nand串定位在位于衬底上方的单体三维nand串阵列中。三维nand串阵列的第一设备层级中的至少一个存储器单元位于三维nand串阵列的第二设备层级中的另一个存储器单元上方。
81.一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个裸片的封装或芯片能够同时执行与其中裸片的总数一样多数量的外部命令。每个管芯包括一个或多个平面。可在同一裸片内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器裸片中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
82.参考图1a至图1e，示出了根据本公开的实施方案的示例性半导体管芯1000。示例性半导体管芯1000包括多个三维存储器阵列区域和多个阵列间区域。示例性半导体管芯1000可包括多个平面，这些平面中的每个平面包括由相应阵列间区域200侧向间隔开的两个存储器阵列区域100，诸如第一存储器阵列区域100a和第二存储器阵列区域100b。一般来讲，半导体管芯1000可包括单个平面或多个平面。可基于对半导体管芯1000的性能要求来选择半导体管芯1000中的平面总数。平面内的一对存储器阵列区域100可沿第一水平方向hd1(该第一水平方向可以为字线方向)横向间隔开。第二水平方向hd2(该第二水平方向可以为位线方向)可垂直于第一水平方向hd1。
83.每个存储器阵列区域100包括第一绝缘层132和第一导电层146(该第一导电层用作第一字线)的第一层交替堆叠，以及第二绝缘层232和第二导电层246(该第二导电层用作第二字线)的第二层交替堆叠。每个第二层交替堆叠(232,246)覆盖在相应第一层交替堆叠(132,146)上面，并且每个第一层交替堆叠(132,146)在相应第二层交替堆叠(232,246)下面。第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合可通过沿第一水平方向hd1侧向延伸的沟槽填充结构76而与相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的相邻组合侧向间隔开。
84.示例性结构可包括任选的半导体材料层110，该任选的半导体材料层包括单晶或多晶半导体材料，诸如单晶硅或多晶硅。在一个实施方案中，半导体材料层110可以为衬底。任选地，可以在半导体材料层110下方提供下面的介电材料层。在这种情况下，下面的介电材料层被称为下部层级介电材料层760。
85.第一绝缘层132和第一导电层146的第一层交替堆叠定位在沟槽填充结构76的每个相邻对之间的衬底(该衬底可包括半导体材料层110或在半导体材料层110下面的另一结构，诸如硅晶圆)上方。第一层后向阶梯式介电材料部分165覆盖并且接触第一层交替堆叠(132,146)的第一阶梯式表面。第二绝缘层232和第二导电层246的第二层交替堆叠覆盖在第一层交替堆叠(132,146)上面，并且覆盖在沟槽填充结构76的每个相邻对之间的包括第一层后向阶梯式介电材料部分165的平坦顶部表面的水平面上面。第二层后向阶梯式介电材料部分265覆盖并且接触第二层交替堆叠(232,246)的第二阶梯式表面。第一阶梯式表面和第二阶梯式表面的竖直阶梯s沿第二水平方向hd2(例如，位线方向)横向延伸。
86.存储器开口填充结构58可定位在沟槽填充结构76的每个相邻对之间的每个存储器阵列区域100(每个存储器阵列区域包括第一存储器阵列区域100a和第二存储器阵列区域100b)内。存储器开口填充结构58可定位在存储器开口内，这些存储器开口竖直延伸穿过定位在沟槽填充结构76的相应相邻对之间的第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每一层。
87.每个存储器开口填充结构58包括相应存储器堆叠结构，该相应存储器堆叠结构包括相应存储器膜和相应竖直半导体沟道。存储器开口和存储器开口填充结构58形成在其中存在第一层交替堆叠中的每一层和第二层交替堆叠中的每一层的区域中。对于其中第一层交替堆叠(132,146)和第二层交替堆叠(232,246)的连续组合连续地横向延伸的每个区域，第一存储器堆叠结构可位于相应第一存储器阵列区域100a内，并且第二存储器堆叠结构可位于相应第二存储器阵列区域100b内。第二存储器阵列区域100b可通过相应阵列间区域200连接到第一存储器阵列区域100a，在相应阵列间区域中定位有第一层后向阶梯式介电材料部分165和第二层后向阶梯式介电材料部分265。
88.第一层后向阶梯式介电材料部分165可位于沟槽填充结构76的每个相邻对之间。每个第一层后向阶梯式介电材料部分165在相应第一层交替堆叠(132,146)的第一阶梯式表面上面。每个第一层后向阶梯式介电材料部分165可具有沿第一水平方向hd1侧向延伸并且接触相应沟槽填充结构76的侧壁。第一阶梯式表面包括沿着第一水平方向hd1横向间隔开并且彼此竖直偏移的第一层交替堆叠(132,146)的竖直阶梯。
89.第二层后向阶梯式介电材料部分265可位于沟槽填充结构76的每个相邻对之间。每个第二层后向阶梯式介电材料部分265在相应第二层交替堆叠(232,246)的第二阶梯式表面上面。每个第二层后向阶梯式介电材料部分265可具有沿第二水平方向hd1侧向延伸并且接触相应沟槽填充结构76的侧壁。第二阶梯式表面包括沿着第一水平方向hd1横向间隔开并且彼此竖直偏移的第二层交替堆叠(232,246)的竖直阶梯。在一个实施方案中，每个第二层后向阶梯式介电材料部分265覆盖在第一层后向阶梯式介电材料部分165中的相应一个第一层后向阶梯式介电材料部分上面并且接触该相应一个第一层后向阶梯式介电材料部分。
90.背侧沟槽可沿第一水平方向hd1横向延伸。每个背侧沟槽可填充有沟槽填充结构
76，该沟槽填充结构可包括背侧接触通孔结构和侧向围绕背侧接触通孔结构的绝缘间隔物的组合。可替代地，每个沟槽填充结构76可由绝缘填充结构组成。第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个连续组合可定位在沟槽填充结构76的相邻对之间。
91.对于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个连续组合，相应第一沟槽填充结构76沿第一水平方向hd1(例如，字线方向)侧向延伸并且接触第一层交替堆叠(132,146)的第一侧壁和第二层交替堆叠(232,246)的第一侧壁，并且第二沟槽填充结构76沿第一水平方向hd1侧向延伸并且接触第一层交替堆叠(132,146)的第二侧壁和第二层交替堆叠(232,246)的第二侧壁。第一沟槽填充结构76可接触第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每个层，并且可接触第一层后向阶梯式介电材料部分165的侧壁。第二沟槽填充结构76可接触第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每个层，并且可与第一层后向阶梯式介电材料部分165侧向间隔开。
92.可在每个第二层交替堆叠(232,246)上方提供接触层级介电层280。在一个实施方案中，第一接触通孔结构86a竖直延伸穿过第二后向阶梯式介电材料部分265和第一层后向阶梯式介电材料部分165，并且接触第一导电层146中的相应一个第一导电层。第二接触通孔结构86b竖直延伸穿过第二层后向阶梯式介电材料部分265，并且接触第二导电层246中的相应一个第二导电层。
93.对于第一层交替堆叠(132,146)和上覆的第二层交替堆叠(232,246)的每个连续组合，第二层后向阶梯式介电材料部分265在第二层交替堆叠(232,246)的第二阶梯式表面上面，并且第二接触通孔结构86b竖直地延伸穿过第二层后向阶梯式介电材料部分265，并且接触第二导电层246中的相应一者。
94.对于第一层交替堆叠(132,146)和上覆的第二层交替堆叠(232,246)的每个连续组合，第一存储器开口填充结构58可位于第一存储器阵列区域100a内，其中存在第一层交替堆叠的每一层和第二层交替堆叠的每一层。第二存储器开口填充结构58可以定位在第二存储器阵列区域100b内，该第二存储器阵列区域通过第一层后向阶梯式介电材料部分165和第二层后向阶梯式介电材料部分265沿第一水平方向hd1从第一存储器阵列区域100a横向偏移。第一层交替堆叠(132,146)的每一层和第二层交替堆叠(232,246)的每一层存在于第二存储器阵列区域100b内。第一导电层146的至少一部分和第二导电层246的至少一部分通过位于阵列间区域200内的条状连接区域从第一存储器阵列区域100a连续延伸到第二存储器阵列区域100b，该条状连接区域在第二层交替堆叠(232,246)的层级处定位在沟槽填充结构76与第二层后向阶梯式介电材料部分265之间，并且在第一层交替堆叠(132,146)的层级处定位在沟槽填充结构76与第一层后向阶梯式介电材料部分165之间。
95.第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合可定位在沟槽填充结构76的相应相邻对之间。因此，对于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合，可提供附加第一层交替堆叠(132,146)和附加第二层交替堆叠(232,246)的相邻组合。与第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合相邻的结构可包括：附加第一绝缘层132和附加第一导电层146的定位在衬底上方的附加第一层交替堆叠；覆盖在附加第一层交替堆叠(132,146)的附加第一阶梯式表面上面的附加第一层后向阶梯式介电材料部分165；附加第二绝缘层232和附加第二导电
层246的附加第二层交替堆叠；定位在附加存储器阵列区域100b内并且竖直延伸穿过附加第一层交替堆叠(132,146)和附加第二层交替堆叠(232,246)内的每一层的附加存储器开口填充结构58；覆盖在附加第二层交替堆叠(232,246)的附加第二阶梯式表面上面的附加第二层后向阶梯式介电材料部分265；以及沟槽填充结构76，该背侧沟槽填充结构沿第一水平方向hd1侧向延伸，并且接触第一层交替堆叠(132,146)的侧壁、第二层交替堆叠(232,246)的侧壁、附加第一层交替堆叠(132,146)的侧壁和附加第二层交替堆叠(232,246)的侧壁。附加第二层交替堆叠(232,246)覆盖在附加第一层交替堆叠(132,146)上面，并且覆盖在包括第一层后向阶梯式介电材料部分165的平坦顶表面的水平平面上面。
96.包括第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的组合的第一阶梯式表面和第二阶梯式表面的阶梯可沿第一水平方向hd1或者沿与第一水平方向hd1相反的方向从衬底上升。在一个实施方案中，对于相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的组合的每隔一对，阶梯的上升方向可以改变。换句话讲，上升的方向在沿第二水平方向分开的相邻交替堆叠中交错。例如，在用从1开始的正整数n顺序地编号相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个组合时，相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个第(4n+1)组合和每个第(4n+2)组合可具有沿第一水平方向hd1上升的阶梯，并且相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个第(4n+3)组合和每个第(4n+4)组合可具有沿与第一水平方向hd1相反的方向上升的阶梯。在该实施方案中，第一阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1增加，第二阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1增加，附加第一阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1减小，以及附加第二阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1减小。
97.在另选实施方案中，对于相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的组合的每隔一对，阶梯的上升方向不改变。换句话讲，上升的方向在沿第二水平方向分开的相邻交替堆叠中相同(即非交错)。
98.阵列间区域200包括位于沟槽填充结构76的每个侧向相邻对之间的第一绝缘层132、第一导电层146、第二绝缘层232和第二导电层246的条带。该条带沿第二水平方向hd2的宽度比交替堆叠(132,146,232,246)的定位在存储器阵列区域100中的部分的宽度更窄，并且可被定位成与相应第一层后向阶梯式介电材料部分165和相应第二层后向阶梯式介电材料部分265相邻。第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每一层都包括定位在阵列间区域200内并且从第一存储器阵列区域100a连续侧向延伸到第二存储器阵列区域100b的相应条形部分。因此，第一绝缘层132、第一导电层146、第二绝缘层232以及第二导电层246的每个条带可以从第一存储器阵列区域100a连续延伸到第二存储器阵列区域100b。
99.侧向隔离的竖直互连结构(484,486)可通过阵列间区域200形成。每个横向隔离的竖直互连结构(484,486)可包括穿通存储器层级导电通孔结构486和管状绝缘间隔物484，该管状绝缘间隔物横向地围绕导电通孔结构486。每个穿通存储器层级导电通孔结构486可接触定位在下部层级介电材料层760中的下部层级金属互连结构780，如图1e所示。下部层级金属互连结构780可嵌入在下部层级介电材料层760中，该下部层级介电材料层位于第一层交替堆叠(132,146)与可设置在下部层级介电材料层760下方的衬底(未示出)之间。横向
隔离的竖直互连结构(484,486)竖直延伸通过第一层交替堆叠(132,146)和第二层交替堆叠(232,246)的条带部分，并且接触下部层级金属互连结构780中的相应一者。
100.漏极接触通孔结构(未示出)可延伸穿过接触层级介电层280，并且可接触相应存储器开口填充结构58(诸如相应存储器开口填充结构58内的漏极区)的上部部分。位线(未示出)可沿第二水平方向hd2侧向延伸，并且可接触漏极接触通孔结构的相应子集的顶部表面。可采用嵌入在上覆介电材料层(未示出)中的附加金属互连结构以在定位在半导体管芯1000中的三维存储器器件的各种节点之间提供电连接。根据本公开的方面，在沿第二水平方向用正整数依次对沟槽填充结构76进行编号之后，每个奇数的沟槽填充结构76接触相应一对第一后向阶梯式介电材料部分165(和相应一对第二后向阶梯式介电材料部分265)，并且每个偶数的沟槽填充结构76不接触第一后向阶梯式介电材料部分165中的任何第一后向阶梯式介电材料部分(或第二后向阶梯式介电材料部分265中的任何第二后向阶梯式介电材料部分)。
101.每个沟槽填充结构76包括接触交替堆叠(132,146,232,246)的相邻对的侧壁的绝缘材料部分。在一个实施方案中，每个绝缘材料部分可包括侧向包围诸如背侧接触通孔结构(未明确示出)等接触通孔结构的绝缘间隔物或不侧向包围接触通孔结构的介电壁结构。在一个实施方案中，第一交替堆叠(132,146)的每个侧壁可与沟槽填充结构76中的相应一个沟槽填充结构的绝缘材料部分的侧壁接触。
102.可采用处理步骤的序列来制造图1a至图1e的示例性半导体管芯1000。参考图2，根据本公开的实施方案，在沿第一水平方向hd1(例如，字线方向)的竖直截面视图中示出了用于形成图1a至图1e的结构的示例性结构。在形成至少设置在衬底8的上部部分内的衬底半导体层9上的半导体器件720、下部层级介电层760、嵌入在下部层级介电层760中的下部层级金属互连结构780(由包括下部层级金属互连结构的物理实现在内的虚线区域示意性地表示)、半导体材料层110以及第一连续绝缘层132l和第一连续牺牲材料层142l的第一竖直交替序列之后提供图2所示的结构。衬底半导体层9可包括衬底8(诸如硅晶圆)的顶部部分(例如，掺杂阱)或定位在衬底(诸如绝缘体上硅衬底或半导体衬底)上方的半导体层。半导体器件720可包括在衬底8的顶表面上方形成的场效应晶体管。下部层级介电层760可以是嵌入下部层级金属互连结构780的互连层级介电材料层。
103.如本文所用，竖直交替序列是指第一元素的多个实例和第二元素的多个实例的序列，该序列被布置成使得第二元素的实例定位在第一元素的实例的每个竖直相邻对之间，并且第一元素的实例定位在第二元素的实例的每个竖直相邻对之间。
104.第一连续绝缘层132l可由第一材料构成，并且第一连续牺牲材料层142l可由与第一材料不同的第二材料构成。第一连续绝缘层132l中的每一者是在衬底8的整个区域上方连续延伸的绝缘层，并且可整体具有均匀的厚度。第一连续牺牲材料层142l中的每一者包括牺牲材料层，该牺牲材料层包含介电材料并且在衬底8的整个区域上方连续延伸，并且可整体具有均匀的厚度。可用于第一连续绝缘层132l的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一连续绝缘层132l的第一材料可以是氧化硅。
105.第一连续牺牲材料层142l的第二材料是介电材料，其是可对于第一连续绝缘材料层132l的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
106.随后可用导电电极替换第一连续牺牲材料层142l的第二材料，导电电极可用作例如竖直nand器件的控制栅极电极。在一个实施方案中，第一连续牺牲材料层142l可以是包含氮化硅的材料层。
107.通常，单元层堆叠的竖直交替序列定位在衬底上方。单元层堆叠中的每个单元层堆叠包括第一绝缘层(诸如第一连续绝缘层132l)和第一间隔物材料层(诸如第一连续牺牲材料层142l)。通常，第一间隔物材料层形成为第一导电层，或者随后被该第一导电层替换。虽然本公开采用其中第一间隔物材料层形成为随后被第一导电层替换的第一连续牺牲材料层142l的实施方案来描述，但是本文明确设想了其中第一间隔物材料层形成为第一导电层的实施方案。在这样的实施方案中，用导电材料替换第一间隔物材料层的材料的步骤可被省略。
108.参考图3a和图3b，第一硬掩模层120可沉积在第一连续绝缘层132l和第一连续牺牲材料层142l的第一竖直交替序列的上方。第一硬掩模层120包含硬掩膜材料，该硬掩模材料与第一连续绝缘层132l和第一连续牺牲材料层142l的第一竖直交替序列的材料不同。例如，第一硬掩模层120可包括诸如tin、tan或wn等金属材料、诸如无定形氧化铝等介电金属氧化物材料、诸如硅等半导体材料、和/或诸如无定形碳或类金刚石碳(dlc)等碳基材料。
109.第一硬掩模层120可被图案化以限定随后要形成阶梯式表面的区域。第一开口121是通过随后要形成第一阶梯式表面的每个区域内的第一硬掩模层120形成的。一行n个矩形开口可在定位在形成于随后处理步骤中的背侧沟槽79的相邻对的区域之间的每个区域内形成。背侧沟槽79的区域可与图1a至图1e所示的沟槽填充结构76的区域相同。数字n可在2至10的范围内，诸如3至6。
110.根据本公开的方面，一对成行的n个第一开口121可被布置成穿过第一硬掩模层120的第一开口121的矩形2
×
n阵列。第一开口121的每个矩形2
×
n阵列形成2n个第一开口121的簇。2n个第一开口121的簇可沿第一水平方向hd1交替地侧向偏移。换句话说，在沿第二水平方向hd2从阵列间区域200的一端到该阵列间区域的另一端用以1开头的正整数依次对2n个第一开口的每个簇进行编号之后，2n个第一开口121的每个奇数簇可向第一存储器阵列区域100a侧向偏移，而2n个第一开口121的每个偶数簇可向第二存储器阵列区域100b侧向偏移。穿过第一硬掩模层120的每个第一开口121可以为矩形，并且可具有平行于第一水平方向hd1的一对侧面和平行于第二水平方向hd2的一对侧面。位于第一开口121的每个矩形2
×
n阵列内的每行n个第一开口121可沿第二水平方向hd2通过随后要通过示例性结构形成的相应背侧沟槽79的区域与位于第一开口121的同一矩形2
×
n阵列内的另一行n个第一开口121侧向间隔开。第一开口121的每个2
×
n阵列可通过随后要通过示例性结构形成的相应背侧沟槽79的区域与第一开口121的相邻2
×
n阵列侧向间隔开。
111.根据本公开的方面，第一可修整蚀刻掩模层122可施涂在第一硬掩模层120上方并且可被光刻图案化以形成沿第二水平方向hd2侧向延伸的线形图案。第一可修整蚀刻掩模
层122包括可修整蚀刻掩模材料，该可修整蚀刻掩模材料可例如采用凹陷部蚀刻或灰化工艺以受控的凹陷速率各向同性地凹陷。例如，第一可修整蚀刻掩模层122可包括诸如光刻等有机材料。在一个实施方案中，第一可修整蚀刻掩模层122的每个图案化部分可具有覆盖在第一硬掩模层120中的相应第一开口的外围区域上面的相应第一纵向边缘和覆盖在第一硬掩模层120上面的相应第二纵向边缘。在一个实施方案中，第一硬掩模层120中的每个第一开口121的直的边缘可位于第一可修整蚀刻掩模层122的相应图案化部分下面，并且可定位在距离第一可修整蚀刻掩模层122的相应图案化部分的两个直的纵向边缘大约相同的侧向距离处。
112.参考图4a和图4b，可通过迭代地执行一组层图案化处理步骤持续小于第一竖直交替序列内的第一连续牺牲材料层142l的总数的次数在第一硬掩模层120中的第一开口121的区域内形成一组第一阶梯式表面。可在第一硬掩模层中的每个第一开口121内形成一组第一阶梯式表面。在一个实施方案中，执行该组层图案化处理步骤的次数可在第一连续牺牲材料层142l的总数(可与第一绝缘层132l的总数和/或第一绝缘层132l和第一间隔物材料层的单元层堆叠的总数相同)的约20％至60％的范围内。如果竖直交替序列(132l,142l)中的第一连续牺牲材料层142l的总数为m1，则重复该组层图案化处理步骤的总次数(即，重复次数)可在数量m1的20％至60％的范围内，诸如25％至50％。在用于描述本发明的说明性示例中，重复该组层图案化处理步骤的总次数为m1/3。
113.该组层图案化处理步骤包括各向异性蚀刻工艺和掩模修整工艺，该各向异性蚀刻工艺对一对第一连续绝缘层132l和第一连续牺牲材料层142l的未掩模部分进行蚀刻，在该掩模修整工艺中，第一可修整蚀刻掩模层122被各向同性地修整以提供移位相应修整距离的移位侧壁。图4a和图4b示出了在最后的掩模修整工艺后执行的最终各向异性蚀刻工艺后的示例性结构。
114.第一阶梯式腔体123可在第一硬掩模层120中的矩形开口的每个区域内形成。每个第一阶梯式腔体123可包括陡壁区域，在该陡壁区域中，第一竖直交替序列的锥形侧壁从第一竖直交替序列(132l,142l)的最底部图案化层竖直延伸到第一竖直交替序列(132l,142l)的最顶部层。每个第一阶梯式腔体123具有相应第一阶梯式表面作为阶梯式底表面。每个第一阶梯式腔体123具有沿第一水平方向hd1侧向延伸的一对阶梯式侧壁。第一阶梯式腔体123的每个阶梯式侧壁在底部边缘处邻接第一阶梯式表面，并且延伸到第一竖直交替序列(132l,142l)的最顶部层的顶部表面以形成阶梯区域。
115.一对阶梯区域可沿第二水平方向hd2布置成沿第一水平方向hd1具有交替的侧向偏移以便为阶梯区域提供交错构型。换句话讲，在沿第二水平方向hd2用从1开始的正整数以数字方式依次标记一对阶梯区域之后，相比于第二存储器阵列区域100b，每个奇数编号的一对阶梯区域(诸如第一对psr1阶梯区域)可更接近第一存储器阵列区域100a，并且相比于第一存储器阵列区域100a，每个偶数编号的一对阶梯区域(诸如第二对psr2阶梯区域)可更接近第二存储器阵列区域100b。
116.参考图5a和图5b，第一可修整蚀刻掩模层122可在最终各向异性蚀刻工艺后例如通过灰化移除。可例如通过各向同性蚀刻工艺(诸如湿蚀刻工艺)对于第一竖直交替序列(132l,142l)的材料选择性地移除第一硬掩模层120。
117.第一凹陷部蚀刻掩模层125可通过施涂蚀刻掩模材料并对其进行光刻图案化而形
成在示例性结构上方。在一个实施方案中，第一凹陷部蚀刻掩模层125可包括施涂在示例性结构上方的光刻胶材料并且随后通过光刻曝光和显影进行图案化。第一凹陷部蚀刻掩模层125可覆盖位于沿第一水平方向hd1布置的每行n组第一阶梯式表面内的一组第一阶梯式表面，并且可包括矩形开口，在该矩形开口中，该行n组第一阶梯式表面内的所有其他组第一阶梯式表面物理地暴露出来。在说明性示例中，如果在每簇第一阶梯式表面内存在位于相应第一阶梯式腔体123下面的三组第一阶梯式表面，则第一组第一阶梯式表面可用第一凹陷部蚀刻掩模层125覆盖，而第二组阶梯式表面和第三组阶梯式表面在第一凹陷部蚀刻掩模层125中的开口内物理地暴露出来。
118.根据本公开的方面，可通过第一凹陷部蚀刻掩模层125在第一阶梯式腔体123的每个2
×
n阵列上方形成两个分离的矩形开口。在这种情况下，每行n个第一阶梯式腔体中的一个第一阶梯式腔体123可被第一凹陷部蚀刻掩模层125覆盖。一行(n-1)个第一阶梯式腔体123可在第一阶梯式腔体123的2
×
n阵列的区域内的第一凹陷部蚀刻掩模层125中的第一开口内物理地暴露出来。另一行(n-1)个第一阶梯式腔体123可在第一阶梯式腔体123的2
×
n阵列的区域内的第一凹陷部蚀刻掩模层125中的第二开口内物理地暴露出来。第一凹陷部蚀刻掩模层125的条带存在于第一凹陷部蚀刻掩模层125中的覆盖在相应一行(n-1)个第一阶梯式腔体123上面的两个开口(可以是矩形开口)。
119.参考图6a和图6b，可执行第一区域凹陷部蚀刻工艺，以使物理暴露的第一阶梯式表面的层级竖直移位第一竖直凹陷部距离。在一个实施方案中，第一竖直凹陷部距离可与在图4a和图4b的处理步骤处形成的每个第一阶梯式腔体123的最大深度(如从包括第一竖直交替序列(132l,142l)的最顶部表面的水平面测量)相同或可与其基本上相同。因此，在未被第一凹陷部蚀刻掩模层125掩蔽的每个区域内，物理暴露的第一阶梯式表面的层级可向下移位第一竖直凹陷部距离。在说明性示例中，重复该组层图案化处理步骤的总次数可以为m1/3，并且第一竖直凹陷部距离可与相应第一连续绝缘层132l和第一连续牺牲材料层142l的m1/3个单元层堆叠的总厚度相同。在此处理步骤结束时，具有相应第一阶梯式表面的第一连续牺牲材料层142l的总数可以为2
×
m1。随后可例如通过灰化来移除第一凹陷部蚀刻掩模层125。
120.参考图7a和图7b，第二凹陷部蚀刻掩模层127可通过施涂蚀刻掩模材料并对其进行光刻图案化而形成在示例性结构上方。在一个实施方案中，第二凹陷部蚀刻掩模层127可包括施涂在示例性结构上方的光刻胶材料并且随后通过光刻曝光和显影进行图案化。根据本公开的方面，第二凹陷部蚀刻掩模层127可覆盖位于沿第一水平方向hd1布置的多组第一阶梯式表面间的两组第一阶梯式表面，并且可包括矩形开口，在该矩形开口中，该多组第一阶梯式表面间的所有其他组第一阶梯式表面物理地暴露出来。在说明性示例中，如果在每簇第一阶梯式表面内存在位于相应第一阶梯式腔体123下面的三组第一阶梯式表面(即，如果n为3)，则第一组第一阶梯式表面和第二组阶梯式表面可用第二凹陷部蚀刻掩模层127覆盖，而第三组第二阶梯式表面在第二凹陷部蚀刻掩模层127中的开口内物理地暴露出来。
121.根据本公开的方面，可通过第二凹陷部蚀刻掩模层127在第一阶梯式腔体123的每个2
×
n阵列上方形成单个矩形开口。在这种情况下，每行n个第一阶梯式腔体中的两个第一阶梯式腔体123可被第二凹陷部蚀刻掩模层127覆盖。两行(n-2)个第一阶梯式腔体123可在第一阶梯式腔体123的2
×
n阵列的区域内的第二凹陷部蚀刻掩模层127中的开口内物理地
暴露出来。因此，位于两行(n-2)个第一阶梯式腔体123之间的条状区域在第一阶梯式腔体123的2
×
n阵列的区域内的第二凹陷部蚀刻掩模层127中的开口内物理地暴露出来。
122.参考图8a和图8b，可执行第二区域凹陷部蚀刻工艺，以使物理暴露的第一阶梯式表面的层级竖直移位第二竖直凹陷部距离。在一个实施方案中，第二竖直凹陷部距离可与在图4a和图4b的处理步骤处形成的每个第一阶梯式腔体123的最大深度(如从包括第一竖直交替序列(132l,142l)的最顶部表面的水平面测量)相同或可与其基本上相同。因此，在未被第二凹陷部蚀刻掩模层127掩蔽的每个区域内，物理暴露的第一阶梯式表面的层级可向下移位第二竖直凹陷部距离。在说明性示例中，重复该组层图案化处理步骤的总次数可以为m1/3，并且第二竖直凹陷部距离可与相应第一连续绝缘层132l和第一连续牺牲材料层142l的m1/3个单元层堆叠的总厚度相同。在此处理步骤结束时，具有相应第一阶梯式表面的第一连续牺牲材料层142l的总数可以为3
×
m1。在这种情况下，位于第一竖直交替序列(132l,142l)内的最底部层可通过第二区域凹陷部蚀刻工艺来图案化。随后可例如通过灰化来移除第二凹陷部蚀刻掩模层127。
123.通常，可根据本公开的方面采用诸如两个或更多个凹陷部蚀刻掩模层(125,127)等至少一个蚀刻掩模层(125,127)。根据本公开的图8b所示的方面，至少一个凹陷部蚀刻掩模层(125,127)可包括位于第一阶梯式表面的2
×
n阵列的每个区域内的单个矩形开口，使得第一竖直交替序列(132l,142l)的位于两行n个第一阶梯式表面之间的条形部分130是在随后的区域凹陷部蚀刻工艺期间蚀刻的。另外，至少另一个凹陷部蚀刻掩模层(125,127)可包括位于第一阶梯式表面的2
×
n阵列的每个区域内的一对矩形开口，使得第一竖直交替序列(132l,142l)的位于两行n个第一阶梯式表面之间的条形部分在随后的区域凹陷部蚀刻工艺期间未被蚀刻。图4a和图4b的形成第一阶梯式表面的该组处理步骤不蚀刻第一竖直交替序列(132l,142l)的位于两行n个第一阶梯式表面之间的条形部分。
124.根据本公开的方面，采用了蚀刻工艺的组合，使得蚀刻工艺的第一子集不蚀刻第一竖直交替序列(132l,142l)的位于第一阶梯式表面的每个2
×
n阵列内的两行n个第一阶梯式表面之间的条形部分，并且蚀刻工艺的第二子集蚀刻第一竖直交替序列(132l,142l)的条形部分。此组合产生了混合蚀刻剖面，在该混合蚀刻剖面中，第一竖直交替序列(132l,142l)的位于第一阶梯式表面的每个2
×
n阵列内的两行n个第一阶梯式表面之间的条形部分130仅被部分地蚀刻以在第一阶梯式表面的每个2
×
n阵列内的两行n个第一阶梯式表面之间提供第一竖直交替序列(132l,142l)的凹陷的水平表面。
125.在移除第二凹陷部蚀刻掩模层127之后，可在第一阶梯式表面的2
×
n阵列的每个区域内形成连续的阶梯式腔体123，使得连续的阶梯式腔体包括两对阶梯表面，这两对阶梯表面与位于两对阶梯式表面的两个最深部分之间的部分凹陷的体积(例如，位于条形部分130上方的体积)互连。所得的形貌剖面有利于对凹陷部蚀刻掩模层(125,127)的光刻图案化，因为通过不完全蚀刻第一竖直交替序列(132l,142l)的位于第一阶梯式表面的每个2
×
n阵列内的两行n个第一阶梯式表面之间的条形部分130可减小凹陷部蚀刻掩模层(125,127)的高度变化并且还可减小光刻胶图案塌陷到腔体123中的可能性。可避免由于凹陷部蚀刻掩模层(125,127)的厚度过大而在凹陷部蚀刻掩模层(125,127)中出现异常的光刻图案化形状。此外，所得的形貌剖面有利于随后用介电填充材料填充连续的阶梯式腔体，因为可避免狭窄且深的腔体体积，如果第一竖直交替序列(132l,142l)的位于第一阶梯式表面
的每个2
×
n阵列内的两行n个第一阶梯式表面之间的条形部分130完全没有被蚀刻，就会产生这种情况。因此，本公开的实施方案的形貌剖面提供了以足够宽的光刻工艺窗口对凹陷部蚀刻掩模层(125,127)进行光刻图案化并且无间隙地或者在使间隙的大小最小化的同时填充在第一竖直交替序列(132l,142l)中形成的连续的阶梯式腔体。
126.集体参考图3a至图8b的处理步骤，通过对单元层堆叠(诸如第一连续绝缘层132l和第一连续牺牲材料层142l的单元层堆叠)的子集进行图案化可在竖直交替序列(诸如第一竖直交替序列(132l,142l))的上部区域内形成阶梯式表面(诸如第一阶梯式表面)的2
×
n阵列。n个阶梯式表面可在每一行被布置成在2
×
n阵列内沿第一水平方向延伸，并且两个阶梯式表面在每一列中被布置成在2
×
n阵列内沿第二水平方向hd1延伸。n为大于1的整数，诸如介于2和10之间并且包括2和10的整数和/或介于3和5之间并且包括3和5的整数。
127.除了一列阶梯式表面外的每列阶梯式表面可通过执行一组处理序列至少一次来竖直延伸。该组处理序列包括：形成经图案化的蚀刻掩模层(诸如第一经图案化的蚀刻掩模层125或第二经图案化的蚀刻掩模层127)；以及采用相应的各向异性蚀刻工艺(诸如第一区域凹陷部蚀刻工艺或第二区域凹陷部蚀刻工艺)蚀刻2
×
n阵列的未掩模子集。在该组处理步骤内采用的一个或多个经图案化的蚀刻掩模层具有相应连续开口，该相应连续开口包括作为阶梯式表面的2
×
n阵列的子集的阶梯式表面(诸如上文所述的第二经图案化的蚀刻掩模层127)的相应2
×
m阵列的整个区域。每个m为小于n的整数。可选地，在该组处理步骤内采用的至少一个附加的经图案化的蚀刻掩模层(诸如上文所述的第一经图案化的蚀刻掩模层125)在作为阶梯式表面的2
×
n阵列的子集的阶梯式表面的相应1
×
q阵列的区域内具有一对分离的开口。每个q为小于n的整数。
128.根据本公开的方面，第一阶梯区域是在包括位于阶梯式表面的2
×
n阵列内的阶梯式表面的第一1
×
n阵列的整个区域的连续区域内形成的，而第二阶梯区域是在包括位于阶梯式表面的2
×
n阵列内的阶梯式表面的第二1
×
n阵列的整个区域的连续区域内形成的。在一个实施方案中，该第一阶梯区域和该第二阶梯区域在至少一列阶梯式表面(诸如一对两个最深的第一阶梯式表面)的区域内沿第二水平方向hd2彼此互连。在一个实施方案中，该第一阶梯区域和该第二阶梯区域在至少另一列阶梯式表面(诸如一对两个最浅的第一阶梯式表面)的区域内沿第二水平方向hd2没有彼此互连。
129.在一个实施方案中，位于第一竖直交替序列(132l,142l)内的每个第一连续牺牲材料层142l包括物理地暴露于第一阶梯区域的相应表面，并且位于第一竖直交替序列(132l,142l)内的每个第一连续牺牲材料层142l包括物理地暴露于第二阶梯区域的相应附加表面。
130.根据本公开的方面，在连续的体积中形成第一连续后向阶梯式腔体，在第一阶梯式表面的2
×
n阵列的区域内从该连续的体积中移除第一竖直交替序列(132l,142l)的材料。第一连续后向阶梯式腔体覆盖在第一竖直交替序列(132l,142l)的两个阶梯区域上面。第一连续后向阶梯式腔体在与第一水平方向垂直的竖直平面内具有竖直截面轮廓，在该竖直截面轮廓中，第一连续后向阶梯式腔体的第一边界(例如，侧壁)b1从包括第一连续后向阶梯式腔体的最底部表面的第一水平面hp1连续延伸到包括第一竖直交替序列(132l,142l)的最顶部表面的第二水平面hp2，并且第一连续后向阶梯式腔体的第二边界(例如，侧壁)b2从第一水平面hp1连续延伸到包括第一竖直交替序列(132l,142l)的凹陷部部分(即，
条形部分130)的顶部表面的水平面，该水平面定位在位于第一水平面hp1与第二水平面hp2之间的高度处。
131.在一个实施方案中，竖直截面轮廓中的第二边界b2延伸到水平线hl(例如，条形部分130的顶部)。在一个实施方案中，水平线hl与第一水平面hp1之间的竖直距离在第一水平面hp1与第二水平面hp2之间的竖直距离的20％至80％的范围内。在一个实施方案中，竖直截面轮廓中的第二边界b2包括第一竖直交替序列(132l,142l)的至少一个锥形侧壁。
132.在一个实施方案中，第一边界b1包括通过至少一个水平阶梯彼此互连的多个锥形侧壁。至少一个水平阶梯中的一个水平阶梯定位在与竖直截面轮廓中的第二边界b2的水平线hl的高度相同的高度处。在一个实施方案中，位于衬底内的半导体材料层110的顶部表面的两个分离的部分可物理地暴露于第一连续后向阶梯式腔体。
133.参考图9a至图9e，第一介电填充材料(诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃)可沉积在每个第一连续后向阶梯式腔体中。可以将第一介电填充材料平坦化以从包括第一竖直交替序列(132l,142l)的最顶部表面的水平平面上方移除第一介电填充材料的多余部分。填充相应第一连续后向阶梯式腔体的第一介电填充材料的每个剩余部分构成第一层后向阶梯式介电材料部分165。在一个实施方案中，每个第一后向阶梯式介电材料部分165可在第一阶梯区域和第二阶梯区域的体积以及定位在第一阶梯区域与第二阶梯区域之间并且覆盖在条形部分130上面的互连体积内形成，该条形部分在包括图8b所示的水平线hl的水平面上具有顶部表面。
134.参考图10，可形成穿过第一竖直交替序列(132l,142l)进入半导体材料层110中的各种第一层开口。可在第一竖直交替序列(132l,142l)上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成从中穿过的各种开口。可通过第一各向异性蚀刻工艺将光致抗蚀剂层中的开口的图案穿过第一竖直交替序列(132l,142l)转移到半导体材料层110中，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口。各种第一层开口可包括存储器阵列区域100中形成的第一层存储器开口和阵列间区域200中形成的第一层支撑开口。第一层存储器开口的每个集群可形成为第一层存储器开口的二维阵列。第一层支撑开口是阵列间区域200中形成的开口，并且随后用于形成支撑柱结构。可穿过第一阶梯式表面的相应水平表面形成第一层支撑开口的子集。
135.可在各种第一层开口中形成牺牲第一层开口填充部分(148,128)。例如，在第一层开口中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括可随后对于第一连续绝缘层132l和第一连续牺牲材料层142l的材料选择性地移除的材料。在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-si或多晶硅)、硅锗合金、锗、iii-v族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
136.在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一连续绝缘层132l的材料更高的蚀刻速率。例如，牺牲第一层填充材料可包括硼硅酸盐玻璃或多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密teos氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一
层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
137.在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一竖直交替序列(132l,142l)的材料可以选择性地移除的硅基聚合物。
138.可从第一竖直交替序列(132l,142l)的最顶部层上方，诸如从最顶部第一连续绝缘层132l上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到最顶部第一连续绝缘层132l的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(cmp)或它们的组合。最顶部第一连续绝缘层132l的顶表面可用作蚀刻停止层或平面化停止层。
139.牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一竖直交替序列(132l,142l)上方(诸如从最顶部第一连续绝缘层132l的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与最顶部第一连续绝缘层132l的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。定位在第一竖直交替序列(132l,142l)的最底部表面和第一竖直交替序列(132l,142l)的最顶部表面之间或嵌入在第一竖直交替序列(132l,142l)内的所有结构的集合构成第一层结构。
140.参考图11，可形成第二连续绝缘层232l和第二连续牺牲材料层242l的第二竖直交替序列。第二连续绝缘层232l中的每一者是在衬底8的整个区域上方连续延伸的绝缘层，并且可整体具有均匀的厚度。第二牺牲材料层242l中的每一者包括牺牲材料层，该牺牲材料层包括介电材料并且在衬底8的整个区域上连续延伸，并且可整体具有均匀厚度。第二连续绝缘层232l可具有与第一连续绝缘层132l相同的材料组成和相同的厚度。第二牺牲材料层242l可具有与第一连续牺牲材料层142l相同的材料组成和相同的厚度。
141.一般来讲，可任选地在第一竖直交替序列(132l,142l)和第一层后向阶梯式介电材料部分165上方形成附加连续绝缘层和附加连续牺牲材料层的至少一个附加竖直交替序列。
142.参考图12a和图12b，第二硬掩模层220可沉积在第二连续绝缘层232l和第二连续牺牲材料层242l的第二竖直交替序列的上方。第二硬掩模层220包含硬掩模材料，该硬掩模材料与第二连续绝缘层232l和第二连续牺牲材料层242l的第二竖直交替序列的材料不同。例如，第二硬掩模层220可包含诸如tin、tan或wn等金属材料、诸如无定形氧化铝等介电金属氧化物材料、诸如硅等半导体材料、和/或诸如无定形碳或类金刚石碳(dlc)等碳基材料。
143.第二硬掩模层220可被图案化以限定覆盖在第一后向阶梯式介电材料部分165上面的区域和随后要形成阶梯式表面的区域中的开口。第二开口221是通过随后要形成第二阶梯式表面的每个区域内的第二硬掩模层220形成的。一行p个矩形开口可在定位在形成于随后处理步骤中的背侧沟槽79的相邻对的区域之间的每个区域内形成。背侧沟槽79的区域
可与图2a至图2e所示的沟槽填充结构76的区域相同。数字n可在2至20的范围内，诸如3至6。数字p可与数字n相同，也可不同。
144.根据本公开的方面，一对成行的p个第二开口221可被布置成穿过第二硬掩模层220的第二开口221的矩形2
×
p阵列。第二开口221的每个矩形2
×
p阵列形成2p个第二开口221的簇。2p个第二开口221的簇可沿第二水平方向hd1交替地侧向偏移。换句话说，在沿第二水平方向hd2从阵列间区域200的一端到阵列间区域的另一端用以2开头的正整数依次对2p个第二开口的每个簇进行编号之后，2p个第二开口221的每个奇数簇可向第二存储器阵列区域200a侧向偏移，而2p个第二开口221的每个偶数簇可向第二存储器阵列区域200b侧向偏移。
145.穿过第二硬掩模层220的每个第二开口221可以为矩形，并且可具有平行于第二水平方向hd1的一对侧面和平行于第二水平方向hd2的一对侧面。在每行p个第二开口221的情况下，(p-1)个第二开口可具有相同的大小并且可沿第一水平方向相对于最接近的下面的第一后向阶梯式介电材料部分165侧向偏移。在每行p个第二开口221的情况下，一个第二开口可覆盖在沿第一水平方向hd1布置的一行n个第一阶梯式表面上面，并且可在一行n个第一阶梯式表面的区域外部进一步侧向延伸以形成一组第二阶梯式表面。因此，每行p个第二开口221可包括大约相同大小的(p-1)个第二开口和覆盖在相应下面一行的n个第一阶梯式表面上面的较大的第二开口221。
146.位于第二开口221的每个矩形2
×
p阵列内的每行p个第二开口221可沿第二水平方向hd2通过随后要通过示例性结构形成的相应背侧沟槽79的区域与位于第二开口221的同一矩形2
×
p阵列内的另一行p个第二开口221侧向间隔开。第二开口221的每个2
×
p阵列可通过随后要通过示例性结构形成的相应背侧沟槽79的区域与第二开口221的相邻2
×
p阵列侧向间隔开。
147.根据本公开的方面，第二可修整蚀刻掩模层222可施涂在第二硬掩模层220上方，并且可被光刻图案化以形成沿第二水平方向hd2侧向延伸的线形图案。第二可修整蚀刻掩模层222包括可修整蚀刻掩模材料，该可修整蚀刻掩模材料可例如采用灰化工艺以受控的凹陷速率各向同性地凹陷。例如，第二可修整蚀刻掩模层222可包括有机材料。在一个实施方案中，第二可修整蚀刻掩模层222的每个图案化部分可具有覆盖在第二硬掩模层220中的相应第二开口的外围区域上面的相应第二纵向边缘和覆盖在第二硬掩模层220上面的相应第二纵向边缘。在一个实施方案中，第二硬掩模层220中的每个第二开口221的直的边缘可位于第二可修整蚀刻掩模层222的相应图案化部分下面，并且可定位在距离第二可修整蚀刻掩模层222的相应图案化部分的两个直的纵向边缘大约相同的侧向距离处。可修整蚀刻掩模层222不覆盖覆盖在第一后向阶梯式介电材料部分上面的区域。
148.可通过迭代地执行一组层图案化处理步骤持续小于第二竖直交替序列内的第二连续牺牲材料层242l的总数的次数在第二硬掩模层220中的第二开口221的区域内形成一组第二阶梯式表面。可在第二硬掩模层220中的每个第二开口221内形成一组第二阶梯式表面。在一个实施方案中，执行该组层图案化处理步骤的次数可在第二连续牺牲材料层242l的总数(可与第二绝缘层232的总数和/或第二绝缘层232和第二间隔物材料层的单元层堆叠的总数相同)的约20％至60％的范围内。如果竖直交替序列(132l,242l)中的第二连续牺牲材料层242l的总数为m2，则重复该组层图案化处理步骤的总次数(即，重复次数)可在数
量m2的20％至60％的范围内，诸如25％至50％。在用于描述本发明的说明性示例中，重复该组层图案化处理步骤的总次数为m2/3。
149.该组层图案化处理步骤包括各向异性蚀刻工艺和掩模修整工艺，该各向异性蚀刻工艺对一对第二连续绝缘层232l和第二连续牺牲材料层242l的未掩模部分进行蚀刻，在该掩模修整工艺中，第二可修整蚀刻掩模层222被各向同性地修整以提供移位相应修整距离的移位侧壁。图12a和图12b示出了在执行最后的掩模修整工艺后执行的最终各向异性蚀刻工艺后的示例性结构。
150.第二阶梯式腔体223可在第二硬掩模层220中的矩形开口的每个区域内形成。每个第二阶梯式腔体223可包括陡壁区域，在该陡壁区域中，第二竖直交替序列的锥形侧壁从第二竖直交替序列(232l,242l)的经图案化的最底部层竖直延伸到第二竖直交替序列(232l,242l)的最顶部层。每个第二阶梯式腔体223具有相应第二阶梯式表面作为阶梯式底表面。每个第二阶梯式腔体223具有沿第一水平方向hd1侧向延伸的一对阶梯式侧壁。第二阶梯式腔体223的每个阶梯式侧壁在底部边缘处邻接第二阶梯式表面，并且延伸到第二竖直交替序列(232l,242l)的最顶部层的顶部表面以形成阶梯区域。
151.一对阶梯区域可沿第二水平方向hd2布置成沿第一水平方向hd1具有交替的侧向偏移以便为阶梯区域提供交错构型。换句话讲，在沿第二水平方向hd2用从1开始的正整数以数字方式依次标记一对阶梯区域之后，相比于第二存储器阵列区域100b，每个奇数编号的一对阶梯区域(诸如第一对psr1阶梯区域)可更接近第一存储器阵列区域100a，并且相比于第一存储器阵列区域100a，每个偶数编号的一对阶梯区域(诸如第二对psr2阶梯区域)可更接近第二存储器阵列区域100b。
152.参考图13a至图13h和图14，图5a至图9e的处理步骤可以由包括相应p组第二阶梯式表面的第二阶梯区域执行。例如，第二可修整蚀刻掩模层222可在最终各向异性蚀刻工艺后例如通过灰化移除。可例如通过各向同性蚀刻工艺(诸如湿蚀刻工艺)对于第二竖直交替序列(232l,242l)的材料选择性地移除第二硬掩模层320。
153.第一第二层凹陷部蚀刻掩模层(未示出)可通过施涂蚀刻掩模材料并对其进行光刻图案化而形成在示例性结构上方。在一个实施方案中，第一第二层凹陷部蚀刻掩模层可包括施涂在示例性结构上方的光刻胶材料，并且随后通过光刻曝光和显影进行图案化。第一第二层凹陷部蚀刻掩模层可覆盖位于沿第一水平方向hd1布置的每行p组第二阶梯式表面内的一组第二阶梯式表面，并且可包括矩形开口，在该矩形开口中，该行p组第二阶梯式表面内的所有其他组第二阶梯式表面被物理地暴露。在说明性示例中，如果在每簇第二阶梯式表面内存在位于相应第二阶梯式腔体223下面的三组第二阶梯式表面(即，如果p为3)，则第一组第二阶梯式表面可用第一第二层凹陷部蚀刻掩模层覆盖，而第二组第二阶梯式表面和第三组第二阶梯式表面在第一第二层凹陷部蚀刻掩模层中的开口内被物理地暴露。第一第二层蚀刻掩模层中的开口覆盖在位于第一后向阶梯式介电材料部分165下面的每个阶梯区域。
154.根据本公开的方面，可通过第一第二层凹陷部蚀刻掩模层在第二阶梯式腔体223的每个2
×
p阵列上方形成两个分离的矩形开口。在这种情况下，每行p个第二阶梯式腔体的一个第二阶梯式腔体223可被第一第二层凹陷部蚀刻掩模层覆盖。一行(p-1)个第二阶梯式腔体223可在第二阶梯式腔体223的2
×
p阵列的区域内的第一第二层凹陷部蚀刻掩模层中
的第一开口内被物理地暴露。另一行(p-1)个第二阶梯式腔体223可在第二阶梯式腔体223的2
×
p阵列的区域内的第一第二层凹陷部蚀刻掩模层中的第二开口内被物理地暴露。第一第二层凹陷部蚀刻掩模层的条带存在于第一第二层凹陷部蚀刻掩模层中的覆盖在相应一行(p-1)个第二阶梯式腔体223上面的两个开口(可以是矩形开口)。
155.可执行第一第二层区域凹陷部蚀刻工艺，以使物理暴露的第二阶梯式表面的层级竖直移位竖直凹陷部距离。在一个实施方案中，竖直凹陷部距离可与在图12a和图12b的处理步骤处形成的每个第二阶梯式腔体223的最大深度(如从包括第二竖直交替序列(232l,242l)的最顶部表面的水平面测量)相同或可与其基本上相同。随后可例如通过灰化来移除第一第二层蚀刻掩模层。
156.第二第二层凹陷部蚀刻掩模层(未示出)可通过施涂蚀刻掩模材料并对其进行光刻图案化而形成在示例性结构上方。在一个实施方案中，第二第二层凹陷部蚀刻掩模层可包括施涂在示例性结构上方的光刻胶材料并且随后通过光刻曝光和显影进行图案化。根据本公开的方面，第二第二层凹陷部蚀刻掩模层可覆盖位于沿第一水平方向hd1布置的多组第二阶梯式表面(诸如一行p组第二阶梯式表面)间的两组第二阶梯式表面，并且可包括矩形开口，在该矩形开口中，该多组第二阶梯式表面间的所有其他组第二阶梯式表面被物理地暴露。在说明性示例中，如果在每簇第二阶梯式表面内存在位于相应第二阶梯式腔体223下面的三组第二阶梯式表面(即，如果p为3)，则第一组第二阶梯式表面和第二组第二阶梯式表面可用第二第二层凹陷部蚀刻掩模层覆盖，而第三组第二阶梯式表面在第二第二层凹陷部蚀刻掩模层中的开口内被物理地暴露。
157.根据本公开的方面，可通过第二第二层凹陷部蚀刻掩模层在第二阶梯式腔体223的每个2
×
p阵列上方形成单个矩形开口。在这种情况下，每行p个第二阶梯式腔体的两个第二阶梯式腔体223可被第二第二层凹陷部蚀刻掩模层覆盖。两行(p-2)个第二阶梯式腔体223可在第二阶梯式腔体223的2
×
p阵列的区域内的第二第二层凹陷部蚀刻掩模层中的开口内被物理地暴露。因此，位于两行(p-2)个第二阶梯式腔体223之间的条状区域在第二阶梯式腔体223的2
×
p阵列的区域内的第二第二层凹陷部蚀刻掩模层中的开口内被物理地暴露。
158.可执行第二第二层区域凹陷部蚀刻工艺，以使物理暴露的第二阶梯式表面的层级竖直移位竖直凹陷部距离。在一个实施方案中，竖直凹陷部距离可与在图12a和图12b的处理步骤处形成的每个第二阶梯式腔体223的最大深度(如从包括第二竖直交替序列(232l,242l)的最顶部表面的水平面测量)相同或可与其基本上相同。随后可例如通过灰化来移除第二第二层凹陷部蚀刻掩模层。
159.通常，图3a至图9d的处理步骤可进行任何所需的改变以在一组第二阶梯式表面的2
×
p阵列的每个区域内形成两个互连的阶梯区域。根据本公开的方面，至少一个凹陷部蚀刻掩模层可包括位于第二阶梯式表面的2
×
p阵列的每个区域内的单个矩形开口，使得第二竖直交替序列(232l,242l)的位于两行p个第二阶梯式表面之间的条形部分230是在随后的区域凹陷部蚀刻工艺期间蚀刻的。另外，至少另一个凹陷部蚀刻掩模层可包括位于第二阶梯式表面的2
×
p阵列的每个区域内的一对矩形开口，使得第二竖直交替序列(232l,242l)的位于两行p个第二阶梯式表面之间的条形部分230在随后的区域凹陷部蚀刻工艺期间未被蚀刻。图12a和图12b的形成第二阶梯式表面的该组处理步骤不蚀刻第二竖直交替序列
(232l,242l)的位于两行p个第二阶梯式表面之间的条形部分230。
160.根据本公开的方面，采用了蚀刻工艺的组合，使得蚀刻工艺的第一子集不蚀刻第二竖直交替序列(232l,242l)的位于第二阶梯式表面的每个2
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p阵列内的两行p个第二阶梯式表面之间的条形部分230，并且蚀刻工艺的第二子集蚀刻第二竖直交替序列(232l,242l)的条形部分230。此组合产生了混合蚀刻剖面，在该混合蚀刻剖面中，第二竖直交替序列(232l,242l)的位于第二阶梯式表面的每个2
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p阵列内的两行p个第二阶梯式表面之间的条形部分230仅被部分地蚀刻以在第二阶梯式表面的每个2
×
p阵列内的两行p个第二阶梯式表面之间提供第二竖直交替序列(232l,242l)的凹陷的水平表面。
161.可在第二阶梯式表面的2
×
p阵列的每个区域内形成连续的阶梯式腔体，使得连续的阶梯式腔体包括两对阶梯表面，这两对阶梯表面与位于两对阶梯式表面的两个最深部分之间的部分凹陷的体积互连。所得的形貌剖面有利于对凹陷部蚀刻掩模层的光刻图案化，因为通过不完全蚀刻第二竖直交替序列(232l,242l)的位于第二阶梯式表面的每个2
×
p阵列内的两行p个第二阶梯式表面之间的条形部分230可减小凹陷部蚀刻掩模层的高度变化。可避免由于凹陷部蚀刻掩模层的厚度过大而在凹陷部蚀刻掩模层中出现异常的光刻图案化形状。此外，所得的形貌剖面有利于随后用介电填充材料填充连续的阶梯式腔体，因为可避免狭窄且深的腔体体积，如果第二竖直交替序列(232l,242l)的位于第二阶梯式表面的每个2
×
p阵列内的两行p个第二阶梯式表面之间的条形部分完全没有被蚀刻，就会产生这种情况。因此，本公开的实施方案的形貌剖面提供了以足够宽的光刻工艺窗口对凹陷部蚀刻掩模层进行光刻图案化并且无间隙地或者在使间隙的大小最小化的同时填充在第二竖直交替序列(232l,242l)中形成的连续的阶梯式腔体。
162.第二介电填充材料(诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃)可沉积在每个第二连续后向阶梯式腔体中。可以将第二介电填充材料平坦化以从包括第二竖直交替序列(232l,242l)的最顶部表面的水平平面上方移除第二介电填充材料的多余部分。填充相应第二连续后向阶梯式腔体的第二介电填充材料的每个剩余部分构成第二层后向阶梯式介电材料部分265。在一个实施方案中，每个第二后向阶梯式介电材料部分265可在一对阶梯区域的体积以及定位在第二阶梯区域与第二阶梯区域之间并且覆盖在水平面上面的互连体积内形成，该水平面包括第二竖直交替序列(232l,242l)的凹陷部部分的水平表面。
163.通常，通过对单元层堆叠(诸如第二连续绝缘层232l和第二连续牺牲材料层242l的单元层堆叠)的子集进行图案化可在竖直交替序列(诸如第二竖直交替序列(132l,242l))的上部区域内形成阶梯式表面(诸如第二阶梯式表面)的2
×
p阵列。p个阶梯式表面可在每一行被布置成在2
×
p阵列内沿第二水平方向hd2延伸，并且两个阶梯式表面在每一列中被布置成在2
×
p阵列内沿第二水平方向hd1延伸。p为大于2的整数，诸如介于2和20之间并且包括2和20的整数和/或介于3和5之间并且包括3和5的整数。
164.除了一列阶梯式表面外的每列阶梯式表面可通过执行一组处理序列至少一次来竖直延伸。该组处理序列包括形成经图案化的蚀刻掩模层并且采用相应的各向异性蚀刻工艺蚀刻该2
×
p阵列的未掩模子集。在一组处理步骤内采用的一个或多个经图案化的蚀刻掩模层具有相应连续开口，该相应连续开口包括作为该阶梯式表面的2
×
p阵列的子集的阶梯式表面的相应2
×
r阵列的整个区域。每个r为小于p的整数。可选地，在该组处理步骤内采用
的至少一个附加的经图案化的蚀刻掩模层在作为阶梯式表面的2
×
p阵列的子集的阶梯式表面的相应2
×
s阵列的区域内具有一对分离的开口。每个s为小于p的整数。
165.根据本公开的方面，第一阶梯区域是在包括位于阶梯式表面的2
×
p阵列内的阶梯式表面的第二2
×
p阵列的整个区域的连续区域内形成的，而第二阶梯区域是在包括位于阶梯式表面的2
×
p阵列内的阶梯式表面的第二2
×
p阵列的整个区域的连续区域内形成的。在一个实施方案中，该第一阶梯区域和该第二阶梯区域在至少一列阶梯式表面(诸如一对两个最深的第二阶梯式表面)的区域内沿第二水平方向hd2彼此互连。在一个实施方案中，该第一阶梯区域和该第二阶梯区域在至少另一列阶梯式表面(诸如一对两个最浅的第二阶梯式表面)的区域内沿第二水平方向hd2没有彼此互连。
166.在一个实施方案中，位于第二竖直交替序列(232l,242l)内的每个第二连续牺牲材料层242l包括物理地暴露于第一阶梯区域的相应表面，并且位于第二竖直交替序列(232l,242l)内的每个第二连续牺牲材料层242l包括物理地暴露于第二阶梯区域的相应附加表面。
167.根据本公开的方面，在连续的体积中形成第二后向阶梯式介电材料部分265，在第二阶梯式表面的2
×
p阵列的区域内从该连续的体积中移除第二竖直交替序列(232l,242l)的材料。第二后向阶梯式介电材料部分265覆盖在第二竖直交替序列(132l,242l)的两个阶梯区域上面。第二后向阶梯式介电材料部分265在与第二水平方向hd2垂直的竖直平面内具有竖直截面轮廓，在该竖直截面轮廓中，第二后向阶梯式介电材料部分265的第一边界b1'(图13h所示)从包括第二后向阶梯式介电材料部分265的最底部表面的第二水平面hp2连续延伸到包括第二竖直交替序列(232l,242l)的最顶部表面的第三水平面hp3，并且第二后向阶梯式介电材料部分265的第二边界b2'(图13h所示)从第二水平面hp2连续延伸到包括第二竖直交替序列(232l,242l)的凹陷部部分(即，条形部分230)的顶部表面的水平面，该水平面定位在位于第二水平面hp2与第三水平面hp3之间的高度处。
168.在一个实施方案中，竖直截面轮廓中的第二边界b2'延伸到包括水平线hl'的水平面(例如，图13h所示的条形部分230的顶部表面)。在一个实施方案中，水平线hl'与第二水平面hp2之间的竖直距离在第二水平面hp2与第三水平面hp3之间的竖直距离的20％至80％的范围内。在一个实施方案中，竖直截面轮廓中的第二边界b2包括第二竖直交替序列(132l,242l)的至少一个锥形侧壁。
169.在一个实施方案中，第一边界b1'包括通过至少一个水平阶梯彼此互连的多个锥形侧壁。至少一个水平阶梯中的一个水平阶梯定位在与竖直截面轮廓中的第二边界b2'的水平线hl'的高度相同的高度处。
170.参考图15，可穿过第二竖直交替序列(232l,242l)并且在牺牲第一层开口填充部分(148,128)上方形成各种第二层开口(249,229)。可在第二竖直交替序列(232l,242l)上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成从中穿过的各种开口。可穿过第二竖直交替序列(232l,242l)转移光致抗蚀剂层中的开口的图案，以同时(即，在第二各向同性蚀刻工艺期间)形成各种第二层开口(249,229)。
171.各种第二层开口(249,229)可包括存储器阵列区域100中形成的第二层存储器开口249和阵列间区域200中形成的第二层支撑开口229。每个第二层开口(249,229)可形成在牺牲第一层开口填充部分(148,128)中的相应一者的区域内。因此，牺牲第一层开口填充部
分(148,128)的顶表面可物理地暴露于每个第二层开口(249,229)的底部。具体地，每个第二层存储器开口249可以直接形成在相应牺牲第一层存储器开口填充部分148上方，并且每个第二层支撑开口229可以直接形成在相应牺牲第一层支撑开口填充部分128上方。第二层存储器开口249的每个集群可以形成为第二层存储器开口249的二维阵列。第二层支撑开口229是阵列间区域200中形成的开口，并且随后用于形成支撑柱结构。可穿过第二阶梯式表面的相应水平表面形成第二层支撑开口的子集。
172.参考图16和图17a，可使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一连续绝缘层和第二连续绝缘层(132l,232l)以及第一连续牺牲材料层和第二连续牺牲材料层(142l,242l)的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口(也称为层间存储器开口49)。在第二层支撑开口和从中移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口(也称为层间支撑开口19)。层间存储器开口49延伸穿过第一层结构和第二层结构。一般来讲，存储器开口49可以形成在每个存储器阵列区域100内，其中存在第一竖直交替序列(132l,142l)的每一层和第二竖直交替序列(232l,242l)内的每一层。
173.参考图17b，可在层间存储器开口49中依次沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60l的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
174.随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为连续牺牲材料层(142l,242l)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，连续牺牲材料层(142l,242l)和连续绝缘层(132l,232l)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，连续牺牲材料层(142l,242l)可相对于连续绝缘层(132l,232l)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
175.隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器器件的操作模式。隧穿介电层56可以包括氧化
硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
176.半导体沟道材料层60l包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60l可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60l具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0
×
10
12
/cm3至1.0
×
10
18
/cm3诸如1.0
×
10
14
/cm3至1.0
×
10
17
/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60l包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60l具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0
×
10
12
/cm3至1.0
×
10
18
/cm3诸如1.0
×
10
14
/cm3至1.0
×
10
17
/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道材料层60l。半导体沟道材料层60l的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个层间存储器开口49的未填充有沉积的材料层(52,54,56,60l)的体积中形成腔体49’。
177.参见图17c，在每个存储器开口中的腔体49'未被半导体沟道材料层60l完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(lpcvd))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在顶部第二连续绝缘层232l上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至最顶部第二绝缘层232l的顶表面和底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
178.参见图17d，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(cmp)工艺移除覆盖在水平平面(其包括最顶部第二连续绝缘层232l的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60l、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
179.第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可在5.0
×
10
18
/cm3至2.0
×
10
21
/cm3的范围内，但是也可使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
180.半导体沟道层60l的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直nand器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向包围竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的
存储器器件的操作的保留时间，诸如超过24小时的保留时间。
181.层间存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。可穿过第一竖直交替序列和第二竖直交替序列的存储器阵列区域100形成存储器堆叠结构55，其中存在第一竖直交替序列和第二竖直交替序列的所有层。层间存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。一般来讲，存储器开口填充结构58形成在存储器开口49内。存储器开口填充结构58中的每一个存储器开口填充结构包括相应存储器膜50和相应竖直半导体沟道60。
182.在一个实施方案中，存储器堆叠结构55中的每个存储器堆叠结构包括竖直nand串，该竖直nand串包括存储器元件的相应竖直堆叠(体现为电荷存储层54的定位在连续牺牲材料层(142l,242l)的层级处的部分)以及竖直半导体沟道60，该竖直半导体沟道竖直延伸穿过与存储器元件的相应竖直堆叠相邻的连续牺牲材料层(142l,242l)。
183.参考图18、图19a和图19b，每个层间支撑开口可填充有具有与在图17b至图17d的处理步骤期间的存储器开口填充结构58中的对应部件相同的材料组成的相应组材料部分。填充层间支撑开口的每组材料部分在本文中被称为支撑柱结构20。应当注意，出于清楚的目的，支撑柱结构20在图1a至图1e中未示出。半导体材料层110、第一层结构(132l,142l,165)、第二层结构(232l,242l,265)、存储器开口填充结构58和支撑柱结构20共同构成存储器层级组件。
184.一般来讲，支撑柱结构20形成在阵列间区域200中。支撑柱结构20包括第一支撑柱结构20，该第一支撑柱结构竖直延伸通过第二竖直交替序列(232l,242l)、第一层后向阶梯式介电材料部分165，以及在第一层后向阶梯式介电材料部分165下面的第一竖直交替序列(132l,142l)的一部分。支撑柱结构20还包括第二支撑柱结构20，该第二支撑柱结构竖直地延伸通过第二层后向阶梯式介电材料部分265、在第二层后向阶梯式介电材料部分265下面的第二竖直交替序列(232l,242l)的一部分，以及第一竖直交替序列(132l,142l)内的每一层。
185.可在第二竖直交替序列(232l,242l)上方形成接触层级介电层280。接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可具有在100nm至600nm的范围内的厚度，但是也可使用更小和更大的厚度。
186.可在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成沿着第一水平方向hd1横向地延伸并沿着第二水平方向hd2横向地间隔开的线性开口。光致抗蚀剂层中的线性开口的图案可与图1b至图1e所示的沟槽填充结构76的图案相同。可在其中不存在存储器开口填充结构58或支撑柱结构20的区域内形成光致抗蚀剂层中的线性开口。
187.可通过将光致抗蚀剂层(未示出)中的图案穿过接触层级介电层280、第二层结构(232l,242l,265)和第一层结构(132l,142l,165)转移到半导体材料层110中来形成背侧沟槽79。背侧沟槽79的图案可与图1b至图1e所示的沟槽填充结构76的图案相同。可通过各向异性蚀刻工艺移除接触层级介电层280、第二层结构(232l,242l,265)、第一层结构(132l,
142l,165)和半导体材料层110的光致抗蚀剂层中的线性开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。
188.背侧沟槽79可形成为沿第二水平方向hd2具有周期性的周期性一维阵列。背侧沟槽79可以沿第二水平方向hd2从一侧到另一侧以正整数顺序地以数字方式编号。在一个实施方案中，每个奇数编号的背侧沟槽79可延伸穿过第二竖直交替序列(232l,242l)和第一竖直交替序列(132l,142l)，而不蚀刻穿过第一层后向阶梯式介电材料部分165或第二层后向阶梯式介电材料部分265。每个偶数编号的背侧沟槽79可延伸穿过第二竖直交替序列(232l,242l)和第一竖直交替序列(132l,142l)，并且切割穿过相应第一层后向阶梯式介电材料部分165和相应第二层后向阶梯式介电材料部分265并且穿过第一交替序列和第二交替序列的相应条形部分(130,230)。
189.由背侧沟槽79将每个竖直交替序列{(132l,142l),(232l,242l)}分成绝缘层(132或232)和牺牲材料层(142,242)(其对应于存储器块的体积)的多个交替堆叠。每个背侧沟槽79可沿第一水平方向hd1侧向地延伸穿过阵列间区域200和与阵列间区域200邻接的一对存储器阵列区域100。此外，每个背侧沟槽79可竖直地延伸穿过竖直交替序列{(132l,142l)，(232l,242l)}的整个厚度。定位在背侧沟槽79的相邻对之间的第一竖直交替序列(132l,142l)的每个图案化部分构成第一绝缘层132和第一牺牲材料层142的第一层交替堆叠。定位在背侧沟槽79的相邻对之间的第二竖直交替序列的每个图案化部分构成第二绝缘层232l和第二牺牲材料层242的第二层交替堆叠。可形成绝缘层(132或232)和牺牲材料层(其可为第一牺牲材料层142或第二牺牲材料层242)的多个交替堆叠。
190.每个第一层后向阶梯式介电材料部分165可由背侧沟槽79分成两个分离的第一层后向阶梯式介电材料部分165。每个第二层后向阶梯式介电材料部分265可由背侧沟槽79分成两个分离的第二层后向阶梯式介电材料部分265。第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的每个连续组合可由背侧沟槽79的相邻对横向界定。背侧沟槽79的相邻对中的一者可将第一层后向阶梯式介电材料部分165划分成两个分立介电材料部分，诸如第一层后向阶梯式介电材料部分165的第一部分和第一层后向阶梯式介电材料部分165的第二部分。另外，背侧沟槽79的相邻对中的一者可将第二层后向阶梯式介电材料部分265划分成两个分立介电材料部分，诸如第二层后向阶梯式介电材料部分265的第一部分和第二层后向阶梯式介电材料部分265的第二部分。此外，每隔一个背侧沟槽79可沿第一水平方向hd1将条形部分(130,230)划分为沿第二水平方向hd2间隔开的两个分开的部分。
191.在一个实施方案中，半导体材料层110可具有与竖直半导体沟道60相同导电类型(即第一导电类型)的掺杂，并且可通过注入第二导电类型的掺杂剂在每个背侧沟槽79下方形成具有第二导电类型的掺杂(与漏极区63的掺杂的导电类型相同)的源极区61。
192.参考图20，对于绝缘层(132,232)、接触层级介电层280和半导体材料层110选择性地移除牺牲材料层(142,242)。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包括氮化硅，绝缘层(132,232)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。
193.各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
194.在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶部表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
195.通常，可通过在形成背侧沟槽79之后对于第一连续绝缘层132l和第二连续绝缘层232l的图案化部分选择性地移除第一连续牺牲材料层142l和第二牺牲材料层242l的图案化部分来形成背侧凹陷部(143,243)。可通过执行各向同性蚀刻工艺来形成背侧凹陷部(143,243)，该各向同性蚀刻工艺供应各向同性蚀刻剂，该蚀刻剂对于第一连续绝缘层132l和第二连续绝缘层232l的图案化部分选择性地蚀刻第一连续牺牲材料层142l和第二连续牺牲材料层242l的图案化部分。
196.参考图21，可选的背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物(例如，氧化铝)、氧化硅或它们的组合。
197.可以在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
198.在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如tin、tan、wn或它们的组合，以及导电填充材料诸如w、co、ru、mo、cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
199.可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和接触层级介电
层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
200.可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电层146和第二导电层246的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽79可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。
201.每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。
202.导电层(146,246)的子集可包括用于存储器元件的字线。下面的半导体器件720中的半导体器件可包括字线开关器件(字线开关器件被配置为控制到相应字线的偏置电压)和/或位线驱动器器件，诸如感测放大器。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。
203.一般来讲，用导电层(146,246)替换第一连续牺牲材料层142l和第二连续牺牲材料层242l的图案化部分。第一绝缘层132和第一导电层146的第一层交替堆叠可形成在背侧沟槽79的每个相邻对之间。第一绝缘层132包括第一连续绝缘层132l的图案化部分，并且第一导电层146包括导电层(146,246)的第一子集并且与第一绝缘层132交错。第二绝缘层232和第二导电层246的第二层交替堆叠形成在背侧沟槽79的相邻对之间。第二绝缘层232包括第二连续绝缘层232l的图案化部分，并且第二导电层246包括与第二绝缘层246交错的导电层(146,246)的第二子集。
204.沟槽填充结构76可形成在每个背侧沟槽79中。在一个实施方案中，包含介电材料(诸如氧化硅)的绝缘衬里层可共形地沉积在每个背侧沟槽79的周边，并且可各向异性地蚀刻以在每个背侧沟槽79内形成绝缘间隔物76a。可以在背侧沟槽79的剩余体积中沉积至少一种导电材料，并且可通过平坦化工艺从接触层级介电层280的顶表面上方移除至少一种导电材料的多余部分。至少一种导电材料的与源极区61接触并且被相应绝缘间隔物76a侧向围绕的每个剩余部分构成背侧接触通孔结构76b，该背侧接触通孔结构沿第一水平方向hd1侧向延伸。绝缘间隔物76a和填充背侧沟槽79的背侧接触通孔结构76b的每个连续组合构成沟槽填充结构76。
205.另选地，至少一种介电材料诸如氧化硅可通过共形沉积工艺共形地沉积在背侧沟槽79中。填充背侧沟槽79的沉积的介电材料的每个部分构成沟槽填充结构76。在这种情况
下，每个沟槽填充结构可填充背侧沟槽79的整个体积，并且可基本上由至少一种介电材料组成。在该另选的实施方案中，可省略源极区61，并且水平源极线(例如，直接条带接触层)可接触半导体沟道60的下部部分的侧面。
206.沟槽填充结构76可按图1b至图1e所示的构型布置。在一个实施方案中，每个第一层后向阶梯式介电材料部分165和每个第二层后向阶梯式介电材料部分265可定位在沟槽填充结构76的相邻对之间。
207.参考图22以及图23a至图23h，可通过接触层级介电层280并且可选地穿过下面的材料部分将各种接触通孔结构(88,86a,86b)形成在相应的下面的导电结构上。各种接触通孔结构(88,86a,86b)可包括漏极接触通孔结构(例如，漏极电极)88，这些漏极接触通孔结构在存储器阵列区域100中穿过接触层级介电层280形成在相应漏极区63的顶部表面上。各种接触通孔结构(88,86a,86b)可包括在阵列间区域200中形成的层接触通孔结构(86a,86b)。层接触通孔结构(86a,86b)可包括接触相应第一导电层146的第一接触通孔结构86a和接触相应第二导电层246的第二接触通孔结构86b。
208.例如，光致抗蚀剂层(未示出)可施加在第二层交替堆叠(232,246)上方，并且可被光刻图案化以在存储器开口填充结构58的区域和定位在第二层交替堆叠(232,246)的第二阶梯式表面的水平表面上方的第二层后向阶梯式介电材料部分265内形成开口。可执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转移通过接触层级介电层280、第一层后向阶梯式介电材料部分165和第二层后向阶梯式介电材料部分265。
209.可在每个存储器开口填充结构58上方形成漏极接触通孔腔体。在各向异性蚀刻工艺期间，存储器开口填充结构58的顶部部分(诸如漏极区63)可用作蚀刻停止结构。在一个实施方案中，漏极接触通孔腔体可与第一接触通孔腔和第二接触通孔空腔的形成同时形成。另选地，可在形成第一接触通孔腔体和第二接触通孔腔体之前或之后，采用附加的光刻图案化工艺和附加的各向异性蚀刻工艺来形成漏极接触通孔腔体。
210.至少一种导电材料可沉积在第一接触通孔腔体、第二接触通孔腔体和漏极接触通孔腔体中的每一者中。例如，至少一种导电材料可包括金属阻挡材料(诸如tin、tan和/或wn)和金属填充材料(诸如w、cu、mo、co、ru等)。可采用平面化工艺(诸如化学机械平面化工艺)从包括接触层级介电层的顶表面的水平平面上方移除至少一种导电材料的多余部分。填充第一接触通孔腔体的至少一种导电材料的每个剩余部分包括第一接触通孔结构86a。填充第二接触通孔腔体的至少一种导电材料的每个剩余部分包括第二接触通孔结构86b。填充漏极接触通孔腔体的至少一种导电材料的每个剩余部分包括漏极接触通孔结构88。
211.第一接触通孔结构86a可通过相应第二后向阶梯式介电材料部分265并且通过相应第一层后向阶梯式介电材料部分165形成，并且直接形成在导电层的第一子集(即，第一导电层146)上。第二接触通孔结构86b可通过相应第二层后向阶梯式介电材料部分265形成，并且直接形成在导电层的第二子集(即，第二导电层246)上，该第二子集位于包括第一层后向阶梯式介电材料部分165的顶部表面的水平面上。
212.然后以提供与漏极接触通孔结构88的电接触的方式形成位线(未示出)。位线可以直接接触漏极接触通孔结构88的相应子集的顶表面，或者可以在漏极接触通孔结构88和位线之间采用中间接触通孔结构(未示出)。这完成了本公开的第一实施方案的示例性结构。
213.参考图24a和图24b，示出了根据第二实施方案的示例性结构在图6a和图6b的处理
步骤处的替代性构型。示例性结构的替代性构型可通过以下从图5a和图5b的示例性结构中得出：修改第一凹陷部蚀刻掩模层125的图案，使得位于第一凹陷部蚀刻掩模层125中的覆盖一组第一阶梯式表面的2
×
n阵列(即，被布置为2
×
n矩形阵列的2n组第一阶梯式表面)上面的矩形开口的每个相邻对被合并以提供单个矩形开口，在该单个矩形开口中，多组第一阶梯式表面的2
×
(n-1)阵列(即，被布置为2
×
(n-1)矩形阵列的2(n-1)组第一阶梯式表面)被物理地暴露。因此，第一竖直交替序列(132l,142l)的沿第一水平方向hd1侧向延伸的条形部分在第一凹陷部蚀刻掩模层125中的矩形开口内被物理地暴露，并且随后在区域凹陷部蚀刻工艺期间竖直凹陷，该区域凹陷部蚀刻工艺可与图6a和图6b的第一区域凹陷部蚀刻工艺相同。
214.参考图25a和图25b，可依次形成图7a和图7b的处理步骤以及图8a和图8b的处理步骤。
215.参考图26a至图26h，图9a至图23h的处理步骤可在处理步骤期间进行修改或不进行修改的情况下执行，该处理步骤用于对覆盖在第二阶梯式表面的相应2
×
p阵列上面的第二连续后向阶梯式腔体进行图案化。在对处理步骤进行修改的情况下，可对凹陷部蚀刻掩模层中的一个或多个凹陷部蚀刻掩模层进行修改以采用这样的图案：在第二阶梯式表面的2
×
k阵列的区域(k小于p)上方采用凹陷部蚀刻掩膜层内的单个矩形开口来代替一对矩形开口。在这种情况下，第二实施方案的水平线hl'的高度(即，条形部分230的高度)可低于(如图26h所示)第一实施方案的图23a至图23h的示例性结构(如图23h所示)中的对应水平线hl'的高度(即，条形部分230的高度)。
216.集体参考本公开的所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：第一绝缘层132和第一导电层146的定位在衬底(8,720,760,780,110)上方的第一交替堆叠，其中第一交替堆叠沿第一水平方向hd1侧向延伸并且沿与第一水平方向hd2垂直的第二水平方向hd2侧向间隔开线沟槽(诸如背侧沟槽79)，并且其中第一交替堆叠(132,146)中的每个第一交替堆叠包括相应第一阶梯区域，在该相应第一阶梯区域中，第一导电层146沿第一水平方向hd1的侧向范围随着距离衬底(8,720,760,780,110)的竖直距离而减小；沟槽填充结构76，该沟槽填充结构定位在第一交替堆叠(132,146)的相应相邻对之间并接触该相应相邻对并且填充线沟槽79中的相应一个线沟槽；存储器堆叠结构55的阵列，该存储器堆叠结构的阵列竖直延伸穿过第一交替堆叠(132,146)中的相应一个第一交替堆叠，其中存储器堆叠结构55中的每个存储器堆叠结构包括定位在第一导电层146的层级处的存储器元件的相应竖直堆叠(包括定位在第一导电层146的层级处的电荷存储层54的部分)；第一后向阶梯式介电材料部分165，该第一后向阶梯式介电材料部分覆盖在第一交替堆叠(132,146)中的相应一个第一交替堆叠的第一阶梯区域上面，其中该第一后向阶梯式介电材料部分165中的一个第一后向阶梯式介电材料部分在与该第一水平方向hd1垂直的竖直平面内具有竖直截面轮廓(诸如图23h或图26h所示的竖直截面轮廓)，在该竖直截面轮廓中：该第一后向阶梯式介电材料部分165中的该一个第一后向阶梯式介电材料部分的第一边界b1从包括第一后向阶梯式介电材料部分165中的该一个第一后向阶梯式介电材料部分的最底部表面的第一水平面hp1连续延伸到包括第一交替堆叠(132,146)的最顶部表面的第二水平面hp2；并且该第一后向阶梯式介电材料部分165中的该一个第一后向阶梯式介电材料部分的第二边界b2从该第一水平面hp1连续延伸到位于该
沟槽填充结构76中的相应一个沟槽填充结构的侧壁上的第一点，该第一点定位在定位于该第一水平面hp1与第二水平面hp2之间的高度处。
217.在一个实施方案中，竖直截面轮廓中的第二边界b2包括接触沟槽填充结构76中的相应一个沟槽填充结构的侧壁的水平线hl。在一个实施方案中，水平线hl与第一水平面hp1之间的竖直距离在第一水平面hp1与第二水平面hp2之间的竖直距离的20％至80％的范围内。
218.在一个实施方案中，第一绝缘层和第一导电层的条形部分130(例如，周边)定位在第一交替堆叠之间，其中水平线hl定位在条形部分130的顶部表面中。
219.在一个实施方案中，在沿该第二水平方向hd2用正整数依次对沟槽填充结构76进行编号之后，每个奇数的沟槽填充结构76接触相应一对第一后向阶梯式介电材料部分165并且延伸穿过相应条形部分130中的一个条形部分，并且每个偶数的沟槽填充结构不接触第一后向阶梯式介电材料部分165中的任何第一后向阶梯式介电材料部分并且不接触条形部分130中的任何条形部分。
220.在一个实施方案中，位于竖直截面轮廓中的第二边界b2包括至少一个锥形侧壁，该至少一个锥形侧壁接触位于第一交替堆叠(132,146)中的相应一个第一交替堆叠内的第一导电层146的相应子集。
221.在一个实施方案中，第一边界b1包括多个锥形侧壁，该多个锥形侧壁通过多个水平阶梯彼此互连，其中该多个水平阶梯中的一个水平阶梯定位在与竖直截面轮廓中的第二边界b2的水平线hl的高度相同的高度处。
222.在一个实施方案中，该三维存储器器件包括：第二绝缘层232和第二导电层246的位于该第一交替堆叠(132,146)中的相应一个第一交替堆叠上方的第二交替堆叠，其中：沟槽填充结构76竖直延伸穿过第二交替堆叠(232,246)，并且定位在第二交替堆叠(232,246)的相应相邻对之间并且接触该相应相邻对；并且存储器堆叠结构55的阵列竖直延伸穿过第二交替堆叠(232,246)中的相应一个第二交替堆叠。
223.在一个实施方案中，第二交替堆叠(232,246)中的每个第二交替堆叠包括相应第二阶梯区域，在该相应第二阶梯区域中，第二导电层246沿第一水平方向hd1的侧向范围随着距离衬底(8,720,760,780,110)的竖直距离而减小；并且第二后向阶梯式介电材料部分265覆盖在该第二交替堆叠(232,246)中的相应一个第二交替堆叠的第二阶梯区域上面并且接触该第一后向阶梯式介电材料部分165中的相应一个第一后向阶梯式介电材料部分的顶部表面。
224.在一个实施方案中，第二后向阶梯式介电材料部分165中的一个第二后向阶梯式介电材料部分在第一后向阶梯式介电材料部分165中的一个第一后向阶梯式介电材料部分的竖直截面轮廓的竖直平面内具有附加的竖直截面轮廓，使得在附加的竖直截面轮廓内：该第二后向阶梯式介电材料部分265中的该一个第二后向阶梯式介电材料部分的第一边界b1'从第一后向阶梯式介电材料部分165中的该一个第一后向阶梯式介电材料部分的顶部表面连续延伸到包括第二交替堆叠(232,246)的最顶部表面的第三水平面hp3；并且第二后向阶梯式介电材料部分265中的一个第二后向阶梯式介电材料部分的第二边界b2'从第一后向阶梯式介电材料部分165中的一个第一后向阶梯式介电材料部分的顶部表面连续延伸到位于沟槽填充结构76中的相应一个沟槽填充结构的侧壁上的第二点，该第二点定位在定
位于第二水平面hp2与第三水平面hp3之间的高度处。
225.在一个实施方案中，第一后向阶梯式介电材料部分165中的一个第一后向阶梯式介电材料部分的最底部表面接触位于衬底(8,720,760,780,110)内的半导体材料层110的顶部表面。
226.在一个实施方案中，第一交替堆叠(132,146)的每个侧壁与沟槽填充结构76中的相应一个沟槽填充结构的绝缘材料部分(诸如绝缘间隔物76a)的侧壁接触。
227.在一个实施方案中，沟槽填充结构76中的每个沟槽填充结构包括：接触通孔结构76b，该接触通孔结构接触定位在位于衬底(8,720,760,780,110)中的半导体材料层110内的相应的经掺杂的半导体区域(诸如源极区61)；以及绝缘间隔物76a，该绝缘间隔物侧向包围接触通孔结构76b并且从衬底(8,720,760,780,110)至少连续延伸到第二水平面hp2(并且位于第三水平面hp3上方)。
228.在一个实施方案中，存储器堆叠结构55中的每个存储器堆叠结构包括竖直nand串，该竖直nand串包括存储器元件的相应竖直堆叠以及竖直半导体沟道60，该竖直半导体沟道竖直延伸穿过与存储器元件的相应竖直堆叠相邻的第一导电层146。
229.本公开的各种实施方案可用于增加用于凹陷部蚀刻掩模层的光刻工艺窗口并且增加用于在不形成空隙的情况下或在使后向阶梯式介电材料部分(165,265)内的空隙大小最小化的同时沉积后向阶梯式介电材料部分(165,265)的介电材料的工艺窗口。
230.尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

技术特征：
1.一种三维存储器器件，所述三维存储器器件包括：第一绝缘层和第一导电层的定位在衬底上方的第一交替堆叠，其中所述第一交替堆叠沿第一水平方向侧向延伸并且通过线沟槽沿与所述第一水平方向垂直的第二水平方向侧向间隔开，并且其中所述第一交替堆叠中的每个第一交替堆叠包括相应第一阶梯区域，在所述第一阶梯区域中，所述第一导电层沿所述第一水平方向的侧向范围随着距离所述衬底的竖直距离而减小；沟槽填充结构，所述沟槽填充结构定位在所述第一交替堆叠的相应相邻对之间并接触所述相应相邻对并且填充所述线沟槽中的相应一个线沟槽；存储器堆叠结构的阵列，所述存储器堆叠结构的阵列竖直延伸穿过所述第一交替堆叠中的相应一个第一交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括定位在所述第一导电层的层级处的存储器元件的相应竖直堆叠；第一后向阶梯式介电材料部分，所述第一后向阶梯式介电材料部分覆盖在所述第一交替堆叠中的相应一个第一交替堆叠的第一阶梯区域上面，其中所述第一后向阶梯式介电材料部分中的一个第一后向阶梯式介电材料部分在与所述第一水平方向垂直的竖直平面内具有竖直截面轮廓，在所述竖直截面轮廓中：所述第一后向阶梯式介电材料部分中的所述一个第一后向阶梯式介电材料部分的第一边界从包括第一后向阶梯式介电材料部分中的所述一个第一后向阶梯式介电材料部分的最底部表面的第一水平面连续延伸到包括所述第一交替堆叠的最顶部表面的第二水平面；并且所述第一后向阶梯式介电材料部分中的所述一个第一后向阶梯式介电材料部分的第二边界从所述第一水平面连续延伸到位于所述沟槽填充结构中的相应一个沟槽填充结构的侧壁上的第一点，所述第一点定位在位于所述第一水平面与所述第二水平面之间的高度处。2.根据权利要求1所述的三维存储器器件，其中位于所述竖直截面轮廓中的所述第二边界包括水平线，所述水平线接触所述沟槽填充结构中的所述相应一个沟槽填充结构的所述侧壁，并且所述水平线与所述第一水平面之间的竖直距离在所述第一水平面与所述第二水平面之间的竖直距离的20％到80％的范围内。3.根据权利要求2所述的三维存储器器件，所述三维存储器器件还包括所述第一绝缘层和所述第一导电层的定位在所述第一交替堆叠之间的条形部分，其中所述水平线定位在所述条形部分的顶部表面中。4.根据权利要求3所述的三维存储器器件，其中在沿所述第二水平方向用正整数依次对所述沟槽填充结构进行编号之后，每个奇数的沟槽填充结构接触相应一对第一后向阶梯式介电材料部分并且延伸穿过所述相应条形部分中的一个条形部分，并且每个偶数的沟槽填充结构不接触所述第一后向阶梯式介电材料部分中的任何第一后向阶梯式介电材料部分并且不接触所述条形部分中的任何条形部分。5.根据权利要求2所述的三维存储器器件，其中位于所述竖直截面轮廓中的所述第二边界包括至少一个锥形侧壁，所述至少一个锥形侧壁接触位于所述第一交替堆叠中的相应一个第一交替堆叠内的所述第一导电层的相应子集。6.根据权利要求2所述的三维存储器器件，其中所述第一边界包括多个锥形侧壁，所述
多个锥形侧壁通过多个水平阶梯彼此互连，其中所述多个水平阶梯中的一个水平阶梯定位在与所述竖直截面轮廓中的所述第二边界的所述水平线的高度相同的高度处。7.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括第二绝缘层和第二导电层的定位在所述第一交替堆叠中的相应一个第一交替堆叠上方的第二交替堆叠，其中：所述沟槽填充结构竖直延伸穿过所述第二交替堆叠，并且定位在所述第二交替堆叠的相应相邻对之间并且接触所述相应相邻对；并且所述存储器堆叠结构的阵列竖直延伸穿过所述第二交替堆叠中的相应一个第二交替堆叠。8.根据权利要求7所述的三维存储器器件，其中：所述第二交替堆叠中的每个第二交替堆叠包括相应第二阶梯区域，在所述相应第二阶梯区域中，所述第二导电层沿所述第一水平方向的侧向范围随着距离所述衬底的竖直距离而减小；并且第二后向阶梯式介电材料部分覆盖在所述第二交替堆叠中的相应一个第二交替堆叠的第二阶梯区域上面并且接触所述第一后向阶梯式介电材料部分中的相应一个第一后向阶梯式介电材料部分的顶部表面。9.根据权利要求8所述的三维存储器器件，其中所述第二后向阶梯式介电材料部分中的一个第二后向阶梯式介电材料部分在所述第一后向阶梯式介电材料部分中的所述一个第一后向阶梯式介电材料部分的所述竖直截面轮廓的所述竖直平面内具有附加的竖直截面轮廓，使得在所述附加的竖直截面轮廓内：所述第二后向阶梯式介电材料部分中的所述一个第二后向阶梯式介电材料部分的第一边界从第一后向阶梯式介电材料部分中的所述一个第一后向阶梯式介电材料部分的顶部表面连续延伸到包括所述第二交替堆叠的最顶部表面的第三水平面；并且所述第二后向阶梯式介电材料部分中的所述一个第二后向阶梯式介电材料部分的第二边界从第一后向阶梯式介电材料部分中的所述一个第一后向阶梯式介电材料部分的所述顶部表面连续延伸到所述沟槽填充结构中的所述相应一个沟槽填充结构的所述侧壁上的第二点，所述第二点定位在位于所述第二水平面与所述第三水平面之间的高度处。10.根据权利要求1所述的三维存储器器件，其中所述第一后向阶梯式介电材料部分中的所述一个第一后向阶梯式介电材料部分的所述最底部表面接触位于所述衬底内的半导体材料层的顶部表面。11.根据权利要求1所述的三维存储器器件，其中所述第一交替堆叠的每个侧壁与所述沟槽填充结构中的相应一个沟槽填充结构的绝缘材料部分的侧壁接触。12.根据权利要求1所述的三维存储器器件，其中所述沟槽填充结构中的每个沟槽填充结构包括：接触通孔结构，所述接触通孔结构接触定位在位于所述衬底中的半导体材料层内的相应的经掺杂的半导体区域；以及绝缘间隔物，所述绝缘间隔物侧向地包围所述接触通孔结构并且从所述衬底至少连续延伸到所述第二水平面。13.根据权利要求1所述的三维存储器器件，其中所述存储器堆叠结构中的每个存储器
堆叠结构包括竖直nand串，所述竖直nand串包括所述存储器元件的相应竖直堆叠和竖直半导体沟道，所述竖直半导体沟道竖直延伸穿过与所述存储器元件的相应竖直堆叠相邻的所述第一导电层。14.一种形成三维存储器器件的方法，所述方法包括：在衬底上方形成单元层堆叠的竖直交替序列，其中所述单元层堆叠中的每个单元层堆叠包括第一绝缘层和第一间隔物材料层，其中所述第一间隔物材料层形成为第一导电层，或者随后被所述第一导电层替换；通过图案化所述单元层堆叠的子集在所述竖直交替序列的上部区域内形成阶梯式表面的2
×
n阵列，其中n个阶梯式表面在每一行被布置成在所述2
×
n阵列内沿第一水平方向延伸，并且两个阶梯式表面在每一列被布置成在所述2
×
n阵列内沿第二水平方向延伸，并且其中n为大于1的整数；通过执行一组处理序列至少一次使除了一列阶梯式表面外的每列阶梯式表面竖直延伸，其中所述一组处理序列包括：形成经图案化的蚀刻掩模层并且采用相应各向异性蚀刻工艺蚀刻所述2
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n阵列的未掩模子集，其中在一组处理步骤内采用的一个或多个经图案化的蚀刻掩模层具有相应连续开口，所述相应连续开口包括作为所述阶梯式表面的2
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n阵列的子集的阶梯式表面的相应2
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m阵列的整个区域，并且其中每个m是小于n的整数；以及形成穿过所述竖直交替序列的存储器元件的竖直堆叠。15.根据权利要求14所述的方法，其中：第一阶梯区域是在包括位于所述阶梯式表面的2
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n阵列内的阶梯式表面的第一1
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n阵列的整个区域的连续区域内形成的；并且第二阶梯区域是在包括位于所述阶梯式表面的2
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n阵列内的阶梯式表面的第二1
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n阵列的整个区域的连续区域内形成的。16.根据权利要求15所述的方法，其中：所述第一阶梯区域和所述第二阶梯区域在至少一列阶梯式表面的区域内沿所述第二水平方向彼此互连；并且所述第一阶梯区域和所述第二阶梯区域在至少另一列所述阶梯式表面的区域内沿所述第二水平方向没有彼此互连。17.根据权利要求16所述的方法，其中：位于所述竖直交替序列内的每个第一导电层包括物理地暴露于所述第一阶梯区域的相应表面；并且位于所述竖直交替序列内的每个第一导电层包括物理地暴露于所述第二阶梯区域的相应附加表面。18.根据权利要求16所述的方法，其中：在所述一组处理步骤内采用的至少一个附加的经图案化的蚀刻掩模层在作为所述阶梯式表面的2
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n阵列的子集的阶梯式表面的相应1
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q阵列的区域内具有一对分离的开口；并且每个q为小于n的整数。19.根据权利要求16所述的方法，所述方法还包括：在所述第一阶梯区域和所述第二阶梯区域的体积内形成第一后向阶梯式介电材料部
分；以及形成沿所述第一水平方向侧向延伸穿过所述第一后向阶梯式介电材料部分的线沟槽，其中所述第一后向阶梯式介电材料部分被分为一对后向阶梯式介电材料部分。20.根据权利要求19所述的方法，所述方法还包括：在所述第一导电层中的相应一个第一导电层的顶部表面上形成穿过所述一对后向阶梯式介电材料部分的层接触通孔结构。

技术总结
在衬底上方形成单元层堆叠的竖直交替序列。每个单元层堆叠包括绝缘层和间隔物材料层，该间隔物材料层形成为第一导电层，或者随后被该第一导电层替换。形成阶梯式表面的2


技术研发人员：飞冈晃洋
受保护的技术使用者：桑迪士克科技有限责任公司
技术研发日：2021.12.29
技术公布日：2023/10/5