一种建立时钟源与芯片连接的电路板及方法与流程

1.本技术涉及电路技术领域，尤其涉及一种建立时钟源与芯片连接的电路板及方法。


背景技术：

2.高速数据类芯片常采用差分时钟，当前，可以通过电路板连接时钟源与芯片，进行多路时钟输入。但在进行多路时钟输入时，常需要串联多个电容，在板卡中芯片差分输入有差分阻抗100欧姆母的需求，会增加了阻抗匹配的难度，同时，高速数据类芯片的时钟输入都为100mhz以上，连续串联两个电容会增加信号损耗。


技术实现要素：

3.有鉴于此，本技术实施例提供了一种建立时钟源与芯片连接的电路板及方法，旨在减少串联电容数量，减少阻抗匹配难度和信号损耗。
4.第一方面，本技术实施例提供了一种建立时钟源与芯片连接的电路板，电路板连接的时钟源包括多种，所述电路板对应每种时钟源设置一对时钟源引脚，所述电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚；
5.所述时钟源引脚设置在所述芯片时钟输入引脚周围；
6.一对所述芯片时钟输入引脚中的第一正极引脚与目标时钟源对应的一对时钟源引脚中的第二正极引脚通过第一电容连接，一对所述芯片时钟输入引脚中的第一负极引脚与目标时钟源对应的一对时钟源引脚中的第二负极引脚通过第二电容连接，所述目标时钟源是所述电路板连接的时钟源中的一种。
7.可选的，所述第一正极引脚与所述第二正极引脚之间的走线长度和所述第一负极引脚与所述第二负极引脚之间的走线长度相等。
8.可选的，所述第一正极引脚与所述第二正极引脚之间的走线与所述第一负极引脚和所述第二负极引脚之间的走线之间间距产生的差分阻抗为100欧姆。
9.可选的，所述时钟源包括晶体振荡器、所述电路板之外的电路板发送的时钟信号、时钟信号发生器。
10.可选的，所述第一正极引脚与第一负极引脚的连线的第一侧在电路板上设置第一对时钟源引脚，所述连线第二侧靠近所述连线的第一端设置第二对时钟源引脚，所述连线第二侧靠近所述连线的第二端设置第三对时钟源引脚。
11.可选的，所述第一对时钟源引脚包括第二引脚和第三引脚，所述第二对时钟源引脚包括第四引脚和第五引脚，所述第三对时钟源引脚包括第六引脚和第一引脚；
12.所述第二引脚和所述第六引脚的连接线穿过所述第一正极引脚，并与所述连线垂直；
13.所述第三引脚和所述第五引脚的连接线穿过所述第一负极引脚，并与所述连线垂直；
14.所述连线靠近所述第一端的延长线上设置所述第四引脚，所述连线靠近所述第二端的延长线上设置所述第一引脚。
15.可选的，第一对时钟源引脚对应的时钟源为目标时钟源，则所述第二引脚为所述第二正极引脚，所述第三引脚为所述第二负极引脚；
16.或，
17.第二对时钟源引脚对应的时钟源为目标时钟源，则所述第五引脚为所述第二正极引脚，所述第四引脚为所述第二负极引脚；
18.或，
19.第三对时钟源引脚对应的时钟源为目标时钟源，则所述第一引脚为所述第二正极引脚，所述第六引脚为所述第二负极引脚。
20.可选的，所述第一电容为0.1uf/50v，第二电容为0.1uf/50v。
21.第二方面，本技术还提供了一种建立时钟源与芯片连接的电路板的方法，应用于上述的一种建立时钟源与芯片连接的电路板；
22.第二引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第三引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第一对时钟源引脚对应的时钟源的时钟信号；
23.或，
24.第五引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第四引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第二对时钟源引脚对应的时钟源的时钟信号；
25.或，
26.第一引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第六引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第三对时钟源引脚对应的时钟源的时钟信号。
27.可选的，挖除电路板的板材，使所述第一电容连接的两个引脚之间的走线长度与所述第二电筒连接的两个引脚之间的走线长度相同
28.本技术实施例提供了一种建立时钟源与芯片连接的电路板及方法。本技术中电路板连接的时钟源包括多种，电路板对应每种时钟源设置一对时钟源引脚，电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚，所述时钟源引脚设置在所述芯片时钟输入引脚周围。第一正极引脚通过第一电容与第二正极引脚连接，第一负极引脚通过第二电容与第二负极引脚连接。无需串联多个电容，即可实现芯片时钟输入端与目标时钟源连接，减少时钟信号的损耗，且第一电容连接的两个引脚之间的走线和第二电容连接的两个引脚之间的走线上均仅设置一个电容，走线间距易调节，减少阻抗匹配难度。
附图说明
29.为更清楚地说明本实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1为本技术实施例提供的一种多路时钟源与芯片连接示意图；
31.图2为本技术实施例提供的一种时钟源引脚与芯片时钟输入引脚的电路板示意图；
32.图3为本技术实施例提供第一对时钟源引脚与芯片时钟输入引脚的关联示意图；
33.图4为本技术实施例提供第二对时钟源引脚与芯片时钟输入引脚的关联示意图；
34.图5为本技术实施例提供第三对时钟源引脚与芯片时钟输入引脚的关联示意图。
35.附图编号说明
36.1-第一引脚；2-第二引脚；3-第三引脚；4-第四引脚；5-第五引脚；6-第六引脚；7-第一正极引脚；8-第一负极引脚。
具体实施方式
37.目前，高速数据类芯片常使用差分时钟，在一些复杂的场合，芯片可能需要接入多路时钟。例如，参见图1所示的一种多路时钟源与芯片连接示意图，时钟源2和时钟源3相比时钟源1多串联一个电容，在板卡中芯片差分输入有差分阻抗100欧姆母的需求，会增加了阻抗匹配的难度。同时高速数据类芯片的时钟输入都为100mhz以上，连续串联两个电容会增加信号损耗。
38.基于上述问题，本技术提出一种建立时钟源与芯片连接的电路板，电路板在对应需要将芯片与三路时钟源进行连接时，电路板对应三路时钟源配置对应的三对时钟源引脚，电路板对应芯片时钟输入端设置一对芯片时钟输入引脚。
39.三对时钟源引脚设置在一对芯片时钟输入引脚的周围，且芯片需要对应的一种时钟源的时钟信号时，该种时钟源为目标时钟源，可以将芯片时钟输入引脚中的第一正极引脚与目标时钟源对应的一对时钟源引脚中的第二正极引脚通过第一电容连接，一对所述芯片时钟输入引脚中的第一负极引脚与目标时钟源对应的一对时钟源引脚中的第二负极引脚通过第二电容连接。即第一正极引脚通过第一电容与第二正极引脚连接，第一负极引脚通过第二电容与第二负极引脚连接。无需串联多个电容，即可实现芯片时钟输入端与目标时钟源连接，减少时钟信号的损耗，且第一电容连接的两个引脚之间的走线和第二电容连接的两个引脚之间的走线上均仅设置一个电容，走线间距易调节，减少阻抗匹配难度。
40.显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
41.图2为本技术实施例提供的一种时钟源引脚与芯片时钟输入引脚的电路板示意图，参见图2，一种建立时钟源与芯片连接的电路板，包括：
42.电路板连接的时钟源包括多种，所述电路板对应每种时钟源设置一对时钟源引脚，所述电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚。
43.示例性的，时钟源可以包括本地时钟源和外部时钟源，本地时钟源可以为本地振荡器，外部时钟源可以是除该电路板外其他电路板发送的时钟信号或时钟信号发生器。
44.通过将芯片时钟输入引脚与目标时钟源对应的一对时钟源引脚连接，将目标时钟源的时钟信号发送至所述芯片。
45.所述时钟源引脚设置在所述芯片时钟输入引脚周围。
46.将时钟源引脚(以图2中编号1-6的引脚为例，其中编号2、3可以为一对时钟源引脚，编号4、5可以为一对时钟源引脚，编号6、1可以为一对时钟源引脚)设置在芯片时钟输入引脚(以图2中编号为7、8的引脚为例)的周围，缩短距离，方便各个时钟源引脚与芯片时钟输入引脚连接。
47.一对所述芯片时钟输入引脚中的第一正极引脚7与目标时钟源对应的一对时钟源引脚中的第二正极引脚通过第一电容连接，一对所述芯片时钟输入引脚中的第一负极引脚8与目标时钟源对应的一对时钟源引脚中的第二负极引脚通过第二电容连接，所述目标时钟源是所述电路板连接的时钟源中的一种。
48.每次芯片只能接收一路时钟源的信号，将该路时钟源作为目标时钟源。
49.根据上述的一种建立时钟源与芯片连接的电路板，第一正极引脚7通过第一电容与第二正极引脚连接，第一负极引脚8通过第二电容与第二负极引脚连接。无需串联多个电容，即可实现芯片时钟输入端与目标时钟源连接，减少时钟信号的损耗，且第一电容连接的两个引脚之间的走线和第二电容连接的两个引脚之间的走线上均仅设置一个电容，走线间距易调节，减少阻抗匹配难度。
50.上述实施例中，在一种可能的实现方式中，所述第一正极引脚7与所述第二正极引脚之间的走线长度和所述第一负极引脚8与所述第二负极引脚之间的走线长度相等。
51.走线长度相等，保证差分时钟在传输过程中没有相位差，确保传输到芯片中的时钟信号的准确性。
52.在另一种可能的实现方式中，所述第一正极引脚7与所述第二正极引脚之间的走线与所述第一负极引脚8和所述第二负极引脚之间的走线之间间距产生的差分阻抗为100欧姆。
53.本技术中各种时钟源的各个引脚均设置在所述芯片时钟输入引脚周围，第一正极引脚7与第二正极引脚之间的走线与第一负极引脚8和第二负极引脚之间的走线能够相距较近，确保能够将差分阻抗控制在100欧姆。
54.基于上述实施例，本技术中该电路板实现多种时钟源能够与芯片时钟输入引脚连接的多种可能的实现方式，在下面进行具体介绍。需要说明的是，下文介绍中给出的实现方式仅作为示例性的说明，并不代表本技术实施例的全部实现方式。
55.在第一种可能的实现方式中，第一正极引脚7与第一负极引脚8的连线的第一侧在电路板上设置第一对时钟源引脚，所述连线第二侧靠近所述连线的第一端设置第二对时钟源引脚，所述连线第二侧靠近所述连线的第二端设置第三对时钟源引脚。
56.示例性的，第一对时钟源引脚、第二对时钟源引脚和第三对时钟源引脚分别对应一种时钟源，且三种时钟源各不相同，例如，第一对时钟源引脚对应的时钟源可以为晶体振荡器，第二对时钟源引脚对应的时钟源可以为本技术的电路板之外的电路板发送的时钟信号，第三对时钟源引脚对应的时钟源可以为时钟信号发生器。
57.示例性的，若设定坐标轴，y轴的方向为从第一负极引脚8指向第一正极引脚7的方向，第一负极引脚8与第一正极引脚7的连线的中点为原点，x轴过原点垂直于y轴设置。
58.在x》0的区域设置第一对时钟源引脚，第一对时钟源引脚中靠近第一正极引脚7的引脚为第二引脚2，靠近第一负极引脚8为第三引脚3，第二引脚2到第一正极引脚7的距离与第三引脚3到第一负极引脚8的距离相等。第二引脚2与第一正极引脚7之间的走线与第三引
脚3与第一负极引脚8之间的走线产生的差分阻抗为100欧姆。
59.在x≤0,y≥0的区域设置第三对时钟源引脚，第六引脚6相比第一引脚1更靠近第一负极引脚8，第一引脚1到第一正极引脚7的距离与第六引脚6到第一负极引脚8的距离相等。第一引脚1与第一正极引脚7之间的走线与第六引脚6与第一负极引脚8之间的走线产生的差分阻抗为100欧姆。
60.在x≤0,y≤0的区域设置第二对时钟源引脚，第五引脚5相比第四引脚4更靠近第一正极引脚7，第五引脚5到第一正极引脚7的距离与第四引脚4到第一负极引脚8的距离相等。第五引脚5与第一正极引脚7之间的走线与第四引脚4与第一负极引脚8之间的走线产生的差分阻抗为100欧姆。
61.示例性的，如图2，所述第一对时钟源引脚包括第二引脚2和第三引脚3，所述第二对时钟源引脚包括第四引脚4和第五引脚5，所述第三对时钟源引脚包括第六引脚6和第一引脚1。
62.所述第二引脚2和所述第六引脚6的连接线穿过所述第一正极引脚7，并与所述连线垂直。
63.例如，第二引脚2以及第六引脚6到第一正极引脚7的距离可以为1mm。
64.所述第三引脚3和所述第五引脚5的连接线穿过所述第一负极引脚8，并与所述连线垂直。
65.例如，第三引脚3以及第五引脚5到第一正极引脚7的距离可以为1mm。第一正极引脚7和第一负极引脚8之间的距离可以为1mm。
66.所述连线靠近所述第一端的延长线上设置所述第四引脚4，所述连线靠近所述第二端的延长线上设置所述第一引脚1。
67.例如，第一引脚1以及第四引脚4到第一正极引脚7之间的距离可以是1.414mm。
68.三对时间源引脚相对于第一正极引脚7和第一负极引脚8的位置更容易布置(第六引脚6、第一正极引脚7、第二引脚2、第五引脚5、第一负极引脚8、第三引脚3形成两行三列的位置关系，第一正极引脚7在对应第一负极引脚8的另一侧设置第一引脚1，第一负极引脚8在对应第一正极引脚7的另一侧设置第四引脚4)。方便用户在电路板上设置引脚的位置。
69.具体的，第一对时钟源引脚对应的时钟源为目标时钟源，则所述第二引脚2为所述第二正极引脚，所述第三引脚3为所述第二负极引脚，如图3所示的第一对时钟源引脚与芯片时钟输入引脚的关联示意图。图3中，第二引脚2与第一正极引脚7之间建立连接，第三引脚3与第以负极引脚之间建立连接(以图3中方框表示建立连接)。
70.或，
71.第二对时钟源引脚对应的时钟源为目标时钟源，则所述第五引脚5为所述第二正极引脚，所述第四引脚4为所述第二负极引脚。如图4所示的第二对时钟源引脚与芯片时钟输入引脚的关联示意图。图4中，第五引脚5与第一正极引脚7之间建立连接，第四引脚4与第以负极引脚之间建立连接(以图4中方框表示建立连接)。
72.或，
73.第三对时钟源引脚对应的时钟源为目标时钟源，则所述第一引脚1为所述第二正极引脚，所述第六引脚6为所述第二负极引脚。如图5所示的第三对时钟源引脚与芯片时钟输入引脚的关联示意图。图5中，第一引脚1与第一正极引脚7之间建立连接，第六引脚6与第
以负极引脚之间建立连接(以图5中方框表示建立连接)。
74.各时钟源引脚设置在第一正极引脚7和第一负极引脚8周围，方便用户通过焊接电容将时钟源与芯片时钟输入端进行导通。
75.每对时钟源引脚与芯片时钟输入引脚连接，将该对时钟源的时钟信号传输给芯片时钟输入端。
76.上述实施例中，高速数据类的芯片的时钟输入为100mhz时，第一电容可以为0.1uf/50v，第二电容可以为0.1uf/50v。
77.基于上面介绍了本技术实施例提供的一种建立时钟源与芯片连接的电路板，下面具体介绍该电路板的使用方法。
78.一种建立时钟源与芯片连接的电路板的方法，应用于上述的一种建立时钟源与芯片连接的电路板；
79.第二引脚2连接第一电容的第一端，第一正极引脚7连接第一电容的第二端，第三引脚3连接第二电容的第一端，第一负极引脚8连接第二电容的第二端，芯片时钟输入端接收第一对时钟源引脚对应的时钟源的时钟信号；
80.或，
81.第五引脚5连接第一电容的第一端，第一正极引脚7连接第一电容的第二端，第四引脚4连接第二电容的第一端，第一负极引脚8连接第二电容的第二端，芯片时钟输入端接收第二对时钟源引脚对应的时钟源的时钟信号；
82.或，
83.第一引脚1连接第一电容的第一端，第一正极引脚7连接第一电容的第二端，第六引脚6连接第二电容的第一端，第一负极引脚8连接第二电容的第二端，芯片时钟输入端接收第三对时钟源引脚对应的时钟源的时钟信号。
84.在一种可能的实现方式中，挖除电路板的板材，使所述第一电容连接的两个引脚之间的走线长度与所述第二电筒连接的两个引脚之间的走线长度相同。
85.示例性的，第一电容连接的两个引脚之间的走线长度(第一正极引脚7和第二正极引脚之间的走线长度)比第二电容连接的两个引脚之间的走线长度(第一负极引脚8与第二负极引脚之间的走线长度)长，则可将第二电容连接的两个引脚之间的走线路径和/或第二负极引脚对应的电路板区域向下挖处一定厚度，使第一电容连接的两个引脚之间的走线长度和第二电容连接的两个引脚之间的走线长度相等。
86.本技术实施例还提供了对应的设备以及计算机存储介质，用于实现本技术实施例提供的方案。
87.其中，所述设备包括存储器和处理器，所述存储器用于存储指令或代码，所述处理器用于执行所述指令或代码，以使所述设备执行本技术任一实施例所述的一种建立时钟源与芯片连接的电路板的方法。
88.所述计算机存储介质中存储有代码，当所述代码被运行时，运行所述代码的设备实现本技术任一实施例所述的一种建立时钟源与芯片连接的电路板的方法。
89.本技术实施例中提到的“第一”、“第二”(若存在)等名称中的“第一”、“第二”只是用来做名字标识，并不代表顺序上的第一、第二。
90.通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到上述实施
例方法中的全部或部分步骤可借助软件加通用硬件平台的方式来实现。基于这样的理解，本技术的技术方案可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如只读存储器(英文：read-only memory，rom)/ram、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者诸如路由器等网络通信设备)执行本技术各个实施例或者实施例的某些部分所述的方法。
91.本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
92.以上所述仅是本技术示例性的实施方式，并非用于限定本技术的保护范围。

技术特征：
1.一种建立时钟源与芯片连接的电路板，其特征在于，电路板连接的时钟源包括多种，所述电路板对应每种时钟源设置一对时钟源引脚，所述电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚；所述时钟源引脚设置在所述芯片时钟输入引脚周围；一对所述芯片时钟输入引脚中的第一正极引脚与目标时钟源对应的一对时钟源引脚中的第二正极引脚通过第一电容连接，一对所述芯片时钟输入引脚中的第一负极引脚与目标时钟源对应的一对时钟源引脚中的第二负极引脚通过第二电容连接，所述目标时钟源是所述电路板连接的时钟源中的一种。2.根据权利要求1所述的电路板，其中特征在于，所述第一正极引脚与所述第二正极引脚之间的走线长度和所述第一负极引脚与所述第二负极引脚之间的走线长度相等。3.根据权利要求1所述的电路板，其中特征在于，所述第一正极引脚与所述第二正极引脚之间的走线与所述第一负极引脚和所述第二负极引脚之间的走线之间间距产生的差分阻抗为100欧姆。4.根据权利要求1所述的电路板，其中特征在于，所述时钟源包括晶体振荡器、所述电路板之外的电路板发送的时钟信号、时钟信号发生器。5.根据权利要求2所述的电路板，其中特征在于，所述第一正极引脚与第一负极引脚的连线的第一侧在电路板上设置第一对时钟源引脚，所述连线第二侧靠近所述连线的第一端设置第二对时钟源引脚，所述连线第二侧靠近所述连线的第二端设置第三对时钟源引脚。6.根据权利要求5所述的电路板，其中特征在于，所述第一对时钟源引脚包括第二引脚和第三引脚，所述第二对时钟源引脚包括第四引脚和第五引脚，所述第三对时钟源引脚包括第六引脚和第一引脚；所述第二引脚和所述第六引脚的连接线穿过所述第一正极引脚，并与所述连线垂直；所述第三引脚和所述第五引脚的连接线穿过所述第一负极引脚，并与所述连线垂直；所述连线靠近所述第一端的延长线上设置所述第四引脚，所述连线靠近所述第二端的延长线上设置所述第一引脚。7.根据权利要求6所述的电路板，其中特征在于，第一对时钟源引脚对应的时钟源为目标时钟源，则所述第二引脚为所述第二正极引脚，所述第三引脚为所述第二负极引脚；或，第二对时钟源引脚对应的时钟源为目标时钟源，则所述第五引脚为所述第二正极引脚，所述第四引脚为所述第二负极引脚；或，第三对时钟源引脚对应的时钟源为目标时钟源，则所述第一引脚为所述第二正极引脚，所述第六引脚为所述第二负极引脚。8.根据权利要求1所述的电路板，其中特征在于，所述第一电容为0.1uf/50v，第二电容为0.1uf/50v。
9.一种建立时钟源与芯片连接的电路板的方法，其特征在于：应用于权利要求1-8任意一项所述的一种建立时钟源与芯片连接的电路板；第二引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第三引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第一对时钟源引脚对应的时钟源的时钟信号；或，第五引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第四引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第二对时钟源引脚对应的时钟源的时钟信号；或，第一引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第六引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第三对时钟源引脚对应的时钟源的时钟信号。10.根据权利要求9所述的方法，其特征在于，挖除电路板的板材，使所述第一电容连接的两个引脚之间的走线长度与所述第二电筒连接的两个引脚之间的走线长度相同。

技术总结
本申请实施例提供了一种建立时钟源与芯片连接的电路板及方法。涉及电路技术领域。本申请中电路板连接的时钟源包括多种，电路板对应每种时钟源设置一对时钟源引脚，电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚，所述时钟源引脚设置在所述芯片时钟输入引脚周围。第一正极引脚通过第一电容与第二正极引脚连接，第一负极引脚通过第二电容与第二负极引脚连接。无需串联多个电容，即可实现芯片时钟输入端与目标时钟源连接，减少时钟信号的损耗，且第一电容连接的两个引脚之间的走线和第二电容连接的两个引脚之间的走线上均仅设置一个电容，走线间距易调节，减少阻抗匹配难度。难度。难度。


技术研发人员：朱珂 张钦元 张波 赵玉林 王锐 毛英杰 徐涛 王渊
受保护的技术使用者：井芯微电子技术（天津）有限公司
技术研发日：2023.07.31
技术公布日：2023/10/5