针对AXI总线传输的异常检测电路的验证方法及平台与流程

针对axi总线传输的异常检测电路的验证方法及平台
技术领域
1.本技术涉及完善异常检测电路的技术领域，特别涉及针对axi总线传输的异常检测电路的验证方法及平台。


背景技术：

2.随着现代片上系统（system on chip，soc）趋于高性能化、高结构化、复杂化发展，axi（advanced extensible interface）总线成为soc内部子系统传输数据必不可少的一部分。
3.axi总线具有地址数据通道分离、outstanding传输、强制完成burst传输等特点。上述特点使得axi总线仍可在迟滞时间长的情况下有高的数据吞吐率，但也造成了一些隐患。若主机在burst传输过程中发生未发起全部地址/数据请求、从机长时间未响应等异常，则会造成burst传输无法完成，导致soc挂死。因此soc对axi总线传输异常处理是必不可少的一部分。
4.通常，在soc上设置验证平台，传统的验证平台通常是：根据需求在sequence中对数据包（transaction）进行约束，通过driver将数据包驱动到dut的输入端口上，然后将dut的输出数据送到montior进行监测，同时送入计分板对输入、输出数据进行比对。但上述验证平台数据流都是符合axi总线协议的，若强制传输异常数据流，很可能造成主机发出违法协议传输、monitor监测到违法axi数据流时会报错导致仿真停止等一系列问题。因此，传统验证平台对验证axi总线传输异常处理难以为继。


技术实现要素：

5.本技术实施例的目的在于提供一种针对axi总线传输的异常检测电路的验证方法及平台，能够有效地验证异常检测电路检测验证信号的准确度，该验证信号符合axi总线传输协议。
6.第一方面，本技术实施例提供了一种针对axi总线传输的异常检测电路的验证方法，应用于处理器，所述验证方法包括：控制第一设备、第二设备以及异常检测电路传输验证信号，其中，所述验证信号符合axi总线传输协议；接收所述第一设备传输的第一超时信号、所述第二设备传输的第二超时信号以及超时中断信号，其中，所述第一超时信号为所述第一设备上设置的第一超时监测器生成的，所述第二超时信号为所述第二设备上设置的第二超时监测器生成的，所述超时中断信号为所述异常检测电路生成并传输的；基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度。
7.在一种可能的实施方式中，所述第一设备上设置有第一端口，所述第一设备通过所述第一端口与所述异常检测电路连接，第二设备上设置有第二端口，所述第二设备通过
所述第二端口与所述异常检测电路连接。
8.在一种可能的实施方式中，所述的验证方法，还包括：所述第一超时监测器用于监测第一传输时长是否大于第一预设时长，其中，所述第一传输时长为所述验证信号经过所述第一端口之后以及未接收到所述第二设备基于所述验证信号返回的反馈信号的时长，在所述第一传输时长大于所述第一预设时长的情况下，生成所述第一超时信号；所述第二超时监测器用于监测第二传输时长是否大于第二预设时长，其中，所述第二传输时长为所述第一设备发出的验证信号全部经过所述第二端口的时长，在所述第二传输时长大于所述第二预设时长的情况下，生成所述第二超时信号；所述异常检测电路在所述第一传输时长大于所述第一预设时长的情况下或在所述第二传输时长大于所述第二预设时长的情况下，生成所述超时中断信号。
9.在一种可能的实施方式中，所述基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度，包括：在接收到所述第一超时信号或所述第二超时信号，以及未接收到所述超时中断信号的情况下，确定所述异常检测电路不准确；在接收到所述第一超时信号或所述第二超时信号，以及接收到所述超时中断信号的情况下，确定所述异常检测电路准确。
10.在一种可能的实施方式中，所述的验证方法，还包括：接收序列器传输的所述验证信号；基于所述验证信号确定所述第一预设时长和所述第二预设时长。
11.在一种可能的实施方式中，所述的验证方法，还包括：记录所述第一端口和所述第二端口传输的验证信号的第一数值；基于所述第一数值和第二数值确定验证完成率，其中，所述第二数值为验证信号库中验证信号的数值；在所述验证完成率小于阈值的情况下，持续接收验证信号，直至所述验证完成率大于或等于所述阈值。
12.在一种可能的实施方式中，所述的验证方法，还包括：接收序列器传输的所述验证信号；启动所述第一设备、所述第二设备以及所述异常检测电路。
13.在一种可能的实施方式中，所述的验证方法，还包括：在预设时间段内未接收到验证信号或接收到停止验证指令，关闭所述第一设备、所述第二设备以及所述异常检测电路。
14.第二方面，本技术实施例还提供了一种针对axi总线传输的异常检测电路的验证平台，包括：处理器控制第一设备、第二设备以及异常检测电路传输验证信号，其中，所述验证信号符合axi总线传输协议；在所述第一设备上设置的第一超时监测器生成第一超时信号的情况下，所述第一设备将所述第一超时信号传输给所述处理器；在所述第二设备上设置的第二超时监测器生成第二超时信号的情况下，所述第二
设备将所述第二超时信号传输给所述处理器；在所述异常检测电路生成超时中断信号的情况下，所述异常检测电路将所述超时中断信号传输给所述处理器；所述处理器基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度。
15.第三方面，本技术实施例还提供了一种电子设备，包括：处理器和存储器，所述存储器存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储器之间通过总线通信，所述机器可读指令被所述处理器执行时执行如权利要求上述任意一项所述的异常检测电路的验证方法的步骤。
16.第四方面，本技术实施例还提供了一种存储介质，其中，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行上述任意一项所述的异常检测电路的验证方法的步骤。
17.本技术实施例中，利用第一设备、第二设备以及异常检测电路传输验证信号的同时，利用第一设备上设置的第一超时监测器生成第一超时信号，利用第二设备上设置的第二超时监测器生成第二超时信号，以及利用异常检测电路生成超时中断信号，并基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度，也即能够有效地验证异常检测电路检测验证信号的准确度，该验证信号符合axi总线传输协议，并且，还能够避免异常检测电路无法传输验证信号导致的运行异常，确保了验证效率以及避免了资源浪费。
附图说明
18.为了更清楚地说明本技术或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
19.图1示出了本技术所提供的一种针对axi总线传输的异常检测电路的验证方法的流程图；图2示出了本技术所提供的一种异常检测电路的验证方法中确定第一预设时长和第二预设时长的流程图；图3示出了本技术所提供的一种异常传输时序图；图4示出了本技术所提供的另一种异常检测电路的验证方法的流程图；图5示出了本技术所提供的一种针对axi总线传输的异常检测电路的验证平台的结构示意图；图6示出了本技术所提供的一种电子设备的结构示意图。
具体实施方式
20.此处参考附图描述本技术的各种方案以及特征。
21.应理解的是，可以对此处申请的实施例做出各种修改。因此，上述说明书不应该视为限制，而仅是作为实施例的范例。本领域的技术人员将想到在本技术的范围和精神内的
其他修改。
22.包含在说明书中并构成说明书的一部分的附图示出了本技术的实施例，并且与上面给出的对本技术的大致描述以及下面给出的对实施例的详细描述一起用于解释本技术的原理。
23.通过下面参照附图对给定为非限制性实例的实施例的优选形式的描述，本技术的这些和其它特性将会变得显而易见。
24.还应当理解，尽管已经参照一些具体实例对本技术进行了描述，但本领域技术人员能够确定地实现本技术的很多其它等效形式，它们具有如权利要求所述的特征并因此都位于借此所限定的保护范围内。
25.当结合附图时，鉴于以下详细说明，本技术的上述和其他方面、特征和优势将变得更为显而易见。
26.此后参照附图描述本技术的具体实施例；然而，应当理解，所申请的实施例仅仅是本技术的实例，其可采用多种方式实施。熟知和/或重复的功能和结构并未详细描述以避免不必要或多余的细节使得本技术模糊不清。因此，本文所申请的具体的结构性和功能性细节并非意在限定，而是仅仅作为权利要求的基础和代表性基础用于教导本领域技术人员以实质上任意合适的详细结构多样地使用本技术。
27.本说明书可使用词组“在一种实施例中”、“在另一个实施例中”、“在又一实施例中”或“在其他实施例中”，其均可指代根据本技术的相同或不同实施例中的一个或多个。
28.axi（advanced extensible interface）总线协议为高级微控制器总线架构（advanced microcontroller bus architecture，amba）协议的重要组成部分，其是一种面向高性能、高带宽的片内总线。并且，随着现代片上系统（system on chip，soc）趋于高性能化、高结构化、复杂化发展，axi总线成为soc内部子系统传输数据必不可少的一部分。
29.axi总线具有地址数据通道分离、outstanding传输、强制完成burst传输等特点。上述特点使得axi总线仍可在迟滞时间长的情况下有高的数据吞吐率，但也造成了一些隐患。若主机在burst传输过程中发生未发起全部地址/数据请求、从机长时间未响应等异常，则会造成burst传输无法完成，导致soc挂死。因此，soc对axi总线传输异常处理是必不可少的一部分。
30.通常，在soc上设置验证平台，该验证平台为根据需求在sequence中对数据包（transaction）进行约束，通过driver将数据包驱动到dut的输入端口上，然后将dut的输出数据送到montior进行监测，同时送入计分板对输入、输出数据进行比对。但上述验证平台数据流都是符合axi总线协议的，无法发出异常数据流，若验证异常检测电路，传统验证平台难以为继。
31.基于此，本技术实施例提供了一种针对axi总线传输的异常检测电路的验证方法，该验证方法能够有效地验证异常检测电路检测不符合目标传输协议的验证信号的准确度，该验证信号符合axi总线传输协议。为便于对本技术进行理解，首先对本技术提供的一种异常检测电路的验证方法进行详细介绍，这里，本技术实施例的执行主体可以为整体平台或整体平台的服务器或soc的处理器等，本技术实施例以整体平台为例进行详细阐述。值得说明的是，整体平台采用通用验证方法学（universal verification methodology component，uvm）搭建而成，但本技术不限定于此。
32.如图1所示，为本技术实施例提供的针对axi总线传输的异常检测电路的验证方法的流程图，该验证方法应用于处理器，其中，具体步骤包括s101-s103。
33.s101，控制第一设备、第二设备以及异常检测电路传输验证信号，其中，验证信号符合axi总线传输协议。
34.在具体实施中，处理器与第一设备、第二设备以及异常检测电路均连接，并且，第一设备和第二设备与异常检测电路均连接。作为其中一个示例地，第一设备上设置有第一端口，第一设备通过第一端口与异常检测电路连接，第二设备上设置有第二端口，第二设备通过第二端口与异常检测电路连接。
35.其中，第一设备与第二设备之间同样设置为相互连接，并且，第一设备和第二设备为构建的虚拟设备，其用于验证异常检测电路的准确度。例如，异常检测电路用于检测第一设备与第二设备之间传输的信号是否异常等。
36.这里，在对异常检测电路进行验证的过程中，处理器控制第一设备、第二设备以及异常检测电路传输验证信号。并且，该验证信号符合axi总线传输协议。
37.s102，接收第一设备传输的第一超时信号、第二设备传输的第二超时信号以及超时中断信号，其中，第一超时信号为第一设备上设置的第一超时监测器生成的，第二超时信号为第二设备上设置的第二超时监测器生成的，超时中断信号为异常检测电路生成并传输的。
38.可选地，第一设备上设置有第一超时监测器，第二设备上设置有第二超时监测器。其中，第一超时监测器用于监测第一传输时长是否大于第一预设时长，其中，第一传输时长为验证信号经过第一端口之后以及未接收到第二设备基于验证信号返回的反馈信号的时长，也即在第一端口接收到验证信号时，启动第一超时监测器，第一超时监测器用于监测第一传输时长，在第一传输时长大于第一预设时长的情况下，生成第一超时信号。同样地，第二超时监测器用于监测第二传输时长是否大于第二预设时长，其中，第二传输时长为第一设备发出的验证信号全部经过第二端口的时长，也即在第二设备接收到验证信号时，启动第二超时监测器，第二超时监测器用于监测第二传输时长，在第二传输时长大于第二预设时长的情况下，生成第二超时信号。
39.进一步地，异常检测电路同样实时监测第一传输时长是否大于第一预设时长或第二传输时长是否大于第二预设时长，并且，在第一传输时长大于第一预设时长的情况下或在第二传输时长大于第二预设时长的情况下，生成超时中断信号。当然，处理器上还可以设置有超时比较器，以利用该超时比较器时监测第一传输时长是否大于第一预设时长或第二传输时长是否大于第二预设时长等。
40.在第一设备、第二设备以及异常检测电路传输验证信号的过程中，第一超时监测器生成第一超时信号的同时将第一超时信号传输给处理器，同样地，第二超时监测器生成第二超时信号的同时将第二超时信号传输给处理器，异常检测电路或超时比较器生成超时中断信号的同时将第二超时信号传输给处理器。
41.处理器实时接收第一设备传输的第一超时信号、第二设备传输的第二超时信号以及超时中断信号。
42.s103，基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度。
43.在接收到第一超时信号、第二超时信号以及超时中断信号之后，便基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度。
44.作为其中一个示例地，在基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度时，确定是否接收到第一超时信号或第二超时信号，若是，则进一步确定是否接收到超时中断信号；或者同时确定是否接收到第一超时信号、第二超时信号以及超时中断信号中的任意一个或多个。
45.并且，在接收到第一超时信号或第二超时信号，以及未接收到超时中断信号的情况下，确定异常检测电路不准确；在接收到第一超时信号或第二超时信号，以及接收到超时中断信号的情况下，确定异常检测电路准确。
46.例如，在第一设备向第二设备发送验证信号之后，第二设备会基于验证信号生成反馈信号并将反馈信号返回给第一设备。在第一设备向第二设备发送验证信号的同时，便启动第一超时监测器监测第一传输时长。若处理器接收到第一超时信号和超时中断信号，也即第一设备未接收到第二设备返回的反馈信号，并且，异常检测电路同样未接收到第二设备返回的反馈信号，此时，异常检测电路便能够确定第二设备存在异常，进而确定异常检测电路准确。若接收到第一超时信号但未接收到超时中断信号，也即第一设备未接收到第二设备返回的反馈信号，但异常检测电路并未检测到第二设备未返回反馈信号，也就是说，异常检测电路并未检测到第二设备存在异常，此时，便确定异常检测电路不准确。
47.例如，在第一设备向第二设备发送验证信号时，通常会将总线地址和数据分别进行发送，也就是说，验证信号可以包括第一子验证信号和第二子验证信号，第一设备在向第二设备发送验证信号时，可以分别向第二设备发送第一子验证信号和第二子验证信号，相应地，第二设备接收的验证信号也包括第一子响应验证信号和第二响应子验证信号。基于此，在第二设备端接收到第一子验证数据之后，便启动第二超时监测器监测第二传输时长。若处理器接收到第二超时信号和超时中断信号，也即第二设备未接收到第一设备端发送的第二子验证数据，并且，异常检测电路同样未接收到第二子验证数据，此时，异常检测电路便能够确定第一设备端存在异常，进而确定异常检测电路准确。若接收到第二超时信号但未接收到超时中断信号，也即第二设备未接收到第二子验证数据，但异常检测电路并未检测到第二设备端未接收到第二子验证数据，也即异常检测电路并未检测到第一设备端存在异常，此时，便确定异常检测电路不准确。
48.由上便可较为准确的确定出异常检测电路的准确度，进而在异常检测电路不准确的情况下，对异常检测电路进行调整，以使得异常检测电路的准确度能够达到用户所需的要求。
49.本技术实施例中，利用第一设备、第二设备以及异常检测电路传输验证信号的同时，利用第一设备上设置的第一超时监测器生成第一超时信号，利用第二设备上设置的第二超时监测器生成第二超时信号，以及利用异常检测电路生成超时中断信号，并基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度，也即能够有效地验证异常检测电路检测验证信号的准确度，该验证信号符合axi总线传输协议，并且，还能够避免异常检测电路无法传输验证信号导致的运行异常，确保了验证效率以及避免了资源浪费。
50.图2示出了确定第一预设时长和第二预设时长的方法流程图，其中，具体步骤包括
s201和s202。
51.s201，接收序列器传输的验证信号。
52.s202，基于验证信号确定第一预设时长和第二预设时长。
53.在具体实施中，根据测试案例的不同，预先设置不同的验证信号，对每个验证信号进行属性配置，如配置该验证信号的类型标识、该验证信号的异常类型、该验证信号所属的设备端以及该验证信号的序列号等。进一步地，由多个验证信号形成验证信号库，以利用该验证信号库对异常检测电路进行验证。
54.可选地，处理器生成触发指令，将该触发指令发送至序列器。序列器接收并响应该触发指令，以发送验证信号至第一设备、第二设备以及异常检测电路。其中，序列器可以按照序列号依次发送验证信号，还可以基于用户的发送指令来发送用户指定的验证信号，进而使得用户能够便捷、有针对性的对异常检测电路进行验证。
55.同时，序列器还发送验证信号至处理器，以使处理器接收到序列器传输的验证信号，并基于该验证信号确定第一预设时长和第二预设时长。可选地，验证信号上设置有其对应预设时长的标签，验证信号库中包括每个验证信号与其对应的预设时长之间的映射关系等。
56.值得说明的是，验证信号库中不仅可以包括符合axi总线传输协议的验证信号，还可以包括不符合axi总线传输协议的验证信号，以全面的对异常检测电路进行验证。
57.可选地，验证信号库中以写猝发，第二设备发出写数据流控信号异常为例，图3示出了异常传输时序图，参照图3可知时钟信号6处写数据流控信号拉低，也即第二设备无法发出写数据流控信号，此时第一设备会一直等待第二设备发出写数据流控信号，若在阈值时间内第一设备仍未检测到写数据流控信号，此时便确定未完成传输，第一超时信号拉高。若此时异常检测电路同时拉高异常中断，也即异常检测电路生成超时中断信号，此时确定异常检测电路准确。图3中还包括其他信号如写地址有效信号、写地址流控信号等，在此不进行一一阐述。
58.进一步地，验证信号库中的验证信号及其属性配置可以参照如下的表1，表1为验证信号的信号序列。其中，信号序列根据不同需求配置不同的信号索引，从而提供不同的信号驱动。通过验证平台的顶层切换信号序列，将不用的信号序列发送给同一序列器，实现不同验证信号的异常注入，进而能够完成不同的测试场景验证。
59.表1在具体实施中，第一设备和第二设备均可以设置记录设备，以记录当前的验证进
度，基于此，图4示出了另一种异常检测电路的验证方法的流程图，以通过图4示出的方法步骤来确定验证进度是否符合验证要求。其中，具体步骤包括s401-s403。
60.s401，记录第一端口和第二端口传输的验证信号的第一数值。
61.s402，基于第一数值和第二数值确定验证完成率，其中，第二数值为验证信号库中验证信号的数值。
62.s403，在验证完成率小于阈值的情况下，持续接收验证信号，直至验证完成率大于或等于阈值。
63.考虑到验证信号需要发送给第一设备和第二设备，此时，在第一设备端设置有第一记录设备，在第二设备端设置有第二记录设备，第一记录设备用于记录第一端口传输的验证数据的第一子数值，第二记录设备用于记录第二端口传输的验证数据的第二子数值，确定第一子数值和第二子数值之和为传输的验证信号的第一数值。
64.进一步地，获取验证数据库中验证信号的数值，也即第二数值，基于第一数值和第二数值确定验证完成率。可选地，计算第一数值与第二数值之间的比值，并将该比值确定为验证完成率。
65.在验证完成率小于阈值的情况下，持续接收验证信号，直至验证完成率大于或等于阈值，进而确保对异常检测电路进行验证得到的结果较为准确。
66.在本技术实施例中，第一设备、第二设备以及异常检测电路通常处于关闭状态，在接收到序列器传输的验证信号，控制第一设备、第二设备以及异常检测电路启动，并传输验证信号。相应地，本技术实施例设置在预设时间段内未接收到验证信号或接收到停止验证指令，关闭第一设备、第二设备以及异常检测电路，以避免对满足用户需求的异常检测电路重复验证导致的资源浪费。
67.基于同一发明构思，本技术的第二方面还提供了一种针对axi总线传输的异常检测电路的验证方法对应的异常检测电路的验证平台，由于本技术中的验证装置解决问题的原理与本技术上述验证平台相似，因此电子设备的实施可以参见方法的实施，重复之处不再赘述。
68.图5示出了本技术实施例提供的验证平台的结构示意图，具体包括：处理器501控制第一设备502、第二设备503以及异常检测电路504传输验证信号，其中，所述验证信号符合axi总线传输协议；在所述第一设备502上设置的第一超时监测器5021生成第一超时信号的情况下，所述第一设备502将所述第一超时信号传输给所述处理器；在所述第二设备503上设置的第二超时监测器5031生成第二超时信号的情况下，所述第二设备503将所述第二超时信号传输给所述处理器；在所述异常检测电路504生成超时中断信号的情况下，所述异常检测电路504将所述超时中断信号传输给所述处理器；所述处理器基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路504的准确度。
69.在又一实施例中，所述第一设备502上设置有第一端口，所述第一设备502通过所述第一端口与所述异常检测电路504连接，第二设备503上设置有第二端口，所述第二设备503通过所述第二端口与所述异常检测电路504连接。
70.在又一实施例中，所述第一超时监测器5021用于监测第一传输时长是否大于第一预设时长，其中，所述第一传输时长为所述验证信号经过所述第一端口之后以及未接收到所述第二设备503基于所述验证信号返回的反馈信号的时长，在所述第一传输时长大于所述第一预设时长的情况下，生成所述第一超时信号；所述第二超时监测器5031用于监测第二传输时长是否大于第二预设时长，其中，所述第二传输时长为所述第一设备502发出的验证信号全部经过所述第二端口的时长，在所述第二传输时长大于所述第二预设时长的情况下，生成所述第二超时信号；所述异常检测电路504在所述第一传输时长大于所述第一预设时长的情况下或在所述第二传输时长大于所述第二预设时长的情况下，生成所述超时中断信号。
71.在又一实施例中，处理器501还用于：在接收到所述第一超时信号或所述第二超时信号，以及未接收到所述超时中断信号的情况下，确定所述异常检测电路504不准确；在接收到所述第一超时信号或所述第二超时信号，以及接收到所述超时中断信号的情况下，确定所述异常检测电路504准确。
72.在又一实施例中，处理器501还用于：接收序列器传输的所述验证信号；基于所述验证信号确定所述第一预设时长和所述第二预设时长。
73.在又一实施例中，处理器501还用于：记录所述第一端口和所述第二端口传输的验证信号的第一数值；基于所述第一数值和第二数值确定所述验证完成率，其中，所述第二数值为验证信号库中验证信号的数值；在所述验证完成率小于阈值的情况下，持续接收验证信号，直至所述验证完成率大于或等于所述阈值。
74.在又一实施例中，处理器501还用于：接收序列器传输的所述验证信号；启动所述第一设备502、所述第二设备503以及所述异常检测电路504。
75.在又一实施例中，处理器501还用于：在预设时间段内未接收到验证信号或接收到停止验证指令，关闭所述第一设备502、所述第二设备503以及所述异常检测电路504。
76.本技术实施例中，利用第一设备、第二设备以及异常检测电路传输验证信号的同时，利用第一设备上设置的第一超时监测器生成第一超时信号，利用第二设备上设置的第二超时监测器生成第二超时信号，以及利用异常检测电路生成超时中断信号，并基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度，也即能够有效地验证异常检测电路检测验证信号的准确度，该验证信号符合axi总线传输协议，并且，还能够避免异常检测电路无法传输验证信号导致的运行异常，确保了验证效率以及避免了资源浪费。
77.本技术实施例提供了一种存储介质，该存储介质为计算机可读介质，存储有计算机程序，该计算机程序被处理器执行时实现本技术任意实施例提供的方法，包括如下步骤s11至s13：
s11，控制第一设备、第二设备以及异常检测电路传输验证信号，其中，所述验证信号符合axi总线传输协议；s12，接收所述第一设备传输的第一超时信号、所述第二设备传输的第二超时信号以及超时中断信号，其中，所述第一超时信号为所述第一设备上设置的第一超时监测器生成的，所述第二超时信号为所述第二设备上设置的第二超时监测器生成的，所述超时中断信号为所述异常检测电路生成并传输的；s13，基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度。
78.本技术实施例中，利用第一设备、第二设备以及异常检测电路传输验证信号的同时，利用第一设备上设置的第一超时监测器生成第一超时信号，利用第二设备上设置的第二超时监测器生成第二超时信号，以及利用异常检测电路生成超时中断信号，并基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度，也即能够有效地验证异常检测电路检测验证信号的准确度，该验证信号符合axi总线传输协议，并且，还能够避免异常检测电路无法传输验证信号导致的运行异常，确保了验证效率以及避免了资源浪费。
79.本技术实施例提供了一种电子设备，该电子设备的结构示意图可以如图6所示，至少包括存储器601和处理器602，存储器601上存储有计算机程序，处理器602在执行存储器601上的计算机程序时实现本技术任意实施例提供的方法。示例性的，电子设备计算机程序步骤如下s21至s23：s21，控制第一设备、第二设备以及异常检测电路传输验证信号，其中，所述验证信号符合axi总线传输协议；s22，接收所述第一设备传输的第一超时信号、所述第二设备传输的第二超时信号以及超时中断信号，其中，所述第一超时信号为所述第一设备上设置的第一超时监测器生成的，所述第二超时信号为所述第二设备上设置的第二超时监测器生成的，所述超时中断信号为所述异常检测电路生成并传输的；s23，基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度。
80.本技术实施例中，利用第一设备、第二设备以及异常检测电路传输验证信号的同时，利用第一设备上设置的第一超时监测器生成第一超时信号，利用第二设备上设置的第二超时监测器生成第二超时信号，以及利用异常检测电路生成超时中断信号，并基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度，也即能够有效地验证异常检测电路检测验证信号的准确度，该验证信号符合axi总线传输协议，并且，还能够避免异常检测电路无法传输验证信号导致的运行异常，确保了验证效率以及避免了资源浪费。
81.应理解，在本技术实施例中，处理器可以是中央处理单元（central processing unit，简称cpu），该处理器还可以是其他通用处理器、数字信号处理器（digital signal processing，简称dsp）、专用集成电路（application specific integrated circuit，简称asic）、现成可编程门阵列（field－programmable gate array，简称fpga）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。
82.还应理解，本发明实施例中提及的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器（read only memory，简称rom）、可编程只读存储器（programmable rom，简称prom）、可擦除可编程只读存储器(erasable prom，简称eprom）、电可擦除可编程只读存储器(electrically eprom，简称eeprom)或闪存。易失性存储器可以是随机存取存储器(random access memory，简称ram），其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的ram可用，例如静态随机存取存储器（static ram，简称sram）、动态随机存取存储器(dynamic ram，简称dram）、同步动态随机存取存储器（synchronous dram，简称sdram）、双倍数据速率同步动态随机存取存储器（double data rate sdram，简称ddr sdram）、增强型同步动态随机存取存储器(enhanced sdram，简称esdram）、同步连接动态随机存取存储器（synch link dram，简称sldram）和直接内存总线随机存取存储器（direct rambus ram，简称dr ram）。
83.需要说明的是，当处理器为通用处理器、dsp、asic、fpga或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件时，存储器（存储模块）集成在处理器中。
84.应注意，本文描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
85.该总线除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，在图中将各种总线都标为总线。
86.还应理解，本文中涉及的第一、第二、第三、第四以及各种数字编号仅为描述方便进行的区分，并不用来限制本技术的范围。
87.应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
88.在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。结合本技术实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。为避免重复，这里不再详细描述。
89.在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。
90.本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各种说明性逻辑块（illustrative logical block，简称ilb）和步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本技术的范围。
91.在本技术所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的
划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
92.所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
93.另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
94.在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本技术实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线）或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，（例如，软盘、硬盘、磁带）、光介质（例如，dvd）、或者半导体介质（例如固态硬盘）等。
95.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。

技术特征：
1.一种针对axi总线传输的异常检测电路的验证方法，应用于处理器，所述验证方法包括：控制第一设备、第二设备以及异常检测电路传输验证信号，其中，所述验证信号符合axi总线传输协议；接收所述第一设备传输的第一超时信号、所述第二设备传输的第二超时信号以及超时中断信号，其中，所述第一超时信号为所述第一设备上设置的第一超时监测器生成的，所述第二超时信号为所述第二设备上设置的第二超时监测器生成的，所述超时中断信号为所述异常检测电路生成并传输的；基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度。2.根据权利要求1所述的验证方法，所述第一设备上设置有第一端口，所述第一设备通过所述第一端口与所述异常检测电路连接，第二设备上设置有第二端口，所述第二设备通过所述第二端口与所述异常检测电路连接。3.根据权利要求2所述的验证方法，还包括：所述第一超时监测器用于监测第一传输时长是否大于第一预设时长，其中，所述第一传输时长为所述验证信号经过所述第一端口之后以及未接收到所述第二设备基于所述验证信号返回的反馈信号的时长，在所述第一传输时长大于所述第一预设时长的情况下，生成所述第一超时信号；所述第二超时监测器用于监测第二传输时长是否大于第二预设时长，其中，所述第二传输时长为所述第一设备发出的验证信号全部经过所述第二端口的时长，在所述第二传输时长大于所述第二预设时长的情况下，生成所述第二超时信号；所述异常检测电路在所述第一传输时长大于所述第一预设时长的情况下或在所述第二传输时长大于所述第二预设时长的情况下，生成所述超时中断信号。4.根据权利要求3所述的验证方法，所述基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度，包括：在接收到所述第一超时信号或所述第二超时信号，以及未接收到所述超时中断信号的情况下，确定所述异常检测电路不准确；在接收到所述第一超时信号或所述第二超时信号，以及接收到所述超时中断信号的情况下，确定所述异常检测电路准确。5.根据权利要求3所述的验证方法，还包括：接收序列器传输的所述验证信号；基于所述验证信号确定所述第一预设时长和所述第二预设时长。6.根据权利要求2所述的验证方法，还包括：记录所述第一端口和所述第二端口传输的验证信号的第一数值；基于所述第一数值和第二数值确定验证完成率，其中，所述第二数值为验证信号库中验证信号的数值；在所述验证完成率小于阈值的情况下，持续接收验证信号，直至所述验证完成率大于或等于所述阈值。7.根据权利要求1所述的验证方法，还包括：
接收序列器传输的所述验证信号；启动所述第一设备、所述第二设备以及所述异常检测电路。8.根据权利要求1所述的验证方法，还包括：在预设时间段内未接收到验证信号或接收到停止验证指令，关闭所述第一设备、所述第二设备以及所述异常检测电路。9.一种针对axi总线传输的异常检测电路的验证平台，包括：处理器控制第一设备、第二设备以及异常检测电路传输验证信号，其中，所述验证信号符合axi总线传输协议；在所述第一设备上设置的第一超时监测器生成第一超时信号的情况下，所述第一设备将所述第一超时信号传输给所述处理器；在所述第二设备上设置的第二超时监测器生成第二超时信号的情况下，所述第二设备将所述第二超时信号传输给所述处理器；在所述异常检测电路生成超时中断信号的情况下，所述异常检测电路将所述超时中断信号传输给所述处理器；所述处理器基于所述第一超时信号、所述第二超时信号以及所述超时中断信号，确定所述异常检测电路的准确度。10.一种电子设备，包括：处理器和存储器，所述存储器存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储器之间通过总线通信，所述机器可读指令被所述处理器执行时执行如权利要求1至8中任意一项所述的异常检测电路的验证方法的步骤。

技术总结
本申请公开了一种针对AXI总线传输的异常检测电路的验证方法及平台，验证方法包括：控制第一设备、第二设备以及异常检测电路传输验证信号，其中，验证信号符合AXI总线传输协议；接收第一设备传输的第一超时信号、第二设备传输的第二超时信号以及超时中断信号，其中，第一超时信号为第一设备上设置的第一超时监测器生成的，第二超时信号为第二设备上设置的第二超时监测器生成的，超时中断信号为异常检测电路生成并传输的；基于第一超时信号、第二超时信号以及超时中断信号，确定异常检测电路的准确度。本申请能够有效地验证异常检测电路检测验证信号的准确度，该验证信号符合AXI总线传输协议。传输协议。传输协议。


技术研发人员：刘冠豪 王振 朱永启
受保护的技术使用者：北京芯驰半导体科技有限公司
技术研发日：2023.08.28
技术公布日：2023/10/5