半导体装置及半导体存储装置的制作方法

半导体装置及半导体存储装置
1.相关申请
2.本技术享有以日本专利申请2022-47565号(申请日：2022年3月23日)为基础申请的优先权。本技术通过参考所述基础申请而包含基础申请的全部内容。
技术领域
3.本发明的实施方式涉及一种半导体装置及半导体存储装置。


背景技术：

4.将存储单元3维配置的3维nand(not and：与非)闪存实现高集成度与低成本。3维nand闪存中，例如在交替形成着多个绝缘层与多个栅极电极层的积层体，形成着贯通积层体的存储器孔。通过在存储器孔中形成电荷累积层与半导体层，而形成将多个存储单元串联连接的存储器串。通过控制保存在电荷累积层的电荷量，而将数据存储到存储单元。


技术实现要素：

5.本发明提供一种能提高特性的半导体装置及半导体存储装置。
6.实施方式的半导体装置具备：半导体层，包含硅(si)；第1绝缘层，设置在所述半导体层的第1方向；第2绝缘层，在与所述第1方向垂直的第1剖面中，由所述半导体层包围，包含硅(si)及氧(o)；第3绝缘层，在所述第1剖面中由所述第2绝缘层包围，包含金属元素及氧(o)；及导电层，在与所述第1方向垂直的第2剖面中，由所述第1绝缘层包围，设置在所述第3绝缘层的所述第1方向，与所述半导体层分开。
附图说明
7.图1是第1实施方式的半导体装置的示意剖视图。
8.图2是第1实施方式的半导体装置的示意剖视图。
9.图3是第1实施方式的半导体装置的示意剖视图。
10.图4～图11是第1实施方式的半导体装置的制造方法的说明图。
11.图12是比较例的半导体装置的示意剖视图。
12.图13是第1实施方式的半导体装置的制造方法的作用及效果的说明图。
13.图14是第1实施方式的变化例的半导体装置的示意剖视图。
14.图15是第1实施方式的变化例的半导体装置的制造方法的作用及效果的说明图。
15.图16是第2实施方式的半导体存储装置的主要部分的电路图。
16.图17是第2实施方式的半导体存储装置的主要部分的示意剖视图。
17.图18a、b是第2实施方式的半导体存储装置的存储单元阵列的示意剖视图。
18.图19a～d是第2实施方式的半导体存储装置的示意剖视图。
19.图20～图40是第2实施方式的半导体存储装置的制造方法的说明图。
20.图41a、b是第2实施方式的变化例的半导体存储装置的存储单元阵列的示意剖视
图。
21.图42是第3实施方式的半导体存储装置的主要部分的电路图。
22.图43a、b是第3实施方式的半导体存储装置的存储单元阵列的示意剖视图。
23.图44～图52是第3实施方式的半导体存储装置的制造方法的说明图。
具体实施方式
24.以下，一边参考附图，一边说明本发明的实施方式。另外，以下的说明中，有对相同或类似的部件等标注相同符号，对于已说明一次的部件等适当省略其说明的情况。
25.此外，本说明书中，为方便起见，有使用“上(on)”、“上方(above)”、“下(under)”或“下方(below)”的用语的情况。“上(on)”、“上方(above)”、“下(under)”或“下方(below)”例如是表示附图内的相对位置关系的用语。“上(on)”、“上方(above)”、“下(under)”或“下方(below)”的用语未必是规定相对于重力的位置关系的用语。
26.构成本说明书中的半导体装置或半导体存储装置的部件的化学组成的定性分析及定量分析例如能通过二次离子质谱法(secondary ion mass spectrometry：sims)、能量分散式x射线光谱法(energy dispersive x-ray spectroscopy：edx)进行。此外，对于构成半导体装置或半导体存储装置的部件的厚度、部件间的距离等的测定，例如能使用透过型电子显微镜(transmission electron microscope：tem)。
27.(第1实施方式)
28.第1实施方式的半导体装置具备：半导体层，包含硅(si)；第1绝缘层，设置在半导体层的第1方向；第2绝缘层，在与第1方向垂直的第1剖面中，由半导体层包围，包含硅(si)及氧(o)；第3绝缘层，在第1剖面中由第2绝缘层包围，包含金属元素及氧(o)；及导电层，在与第1方向垂直的第2剖面中，由第1绝缘层包围，设置在第3绝缘层的第1方向，与半导体层分开。
29.图1、图2及图3是第1实施方式的半导体装置的示意剖视图。第1实施方式的半导体装置包含绝缘构造100。绝缘构造100是将导电层与半导体层之间电分离的构造。绝缘构造100是维持导电层与半导体层之间的绝缘性的构造。
30.图2是图1的aa’剖面。aa’剖面是与第1方向垂直的剖面。aa’剖面是第1剖面的一例。
31.图3是图1的bb’剖面。bb’剖面是与第1方向垂直的剖面。bb’剖面是第2剖面的一例。
32.绝缘构造100包含半导体层10、第1绝缘层12、第2绝缘层14、第3绝缘层16及导电层18。
33.第1方向是与半导体层10的表面垂直的方向。第2方向是与第1方向垂直的方向。
34.半导体层10包含硅(si)。半导体层10例如以硅(si)为主成分。半导体层10以硅(si)为主成分意指半导体层10所含的元素中，不存在含有比例比硅(si)高的元素。半导体层10例如是单晶硅层或多晶硅层。
35.半导体层10不限定于单晶硅层或多晶硅层。半导体层10例如也可为硅锗化物层或硅碳化物层。
36.第1绝缘层12设置在半导体层10的第1方向。第1绝缘层12例如设置在半导体层10
的上方。第1绝缘层12例如与半导体层10相接。
37.第1绝缘层12例如包含氧化物。第1绝缘层12例如包含硅(si)及氧(o)。第1绝缘层12例如包含氧化硅。第1绝缘层12例如为氧化硅。
38.第1绝缘层12例如包含氮化物。第1绝缘层12例如包含硅(si)及氮(n)。第1绝缘层12例如包含氮化硅。第1绝缘层12例如为氮化硅。
39.第1绝缘层12例如包含氮氧化物。第1绝缘层12例如包含硅(si)、氧(o)及氮(n)。第1绝缘层12例如包含氮氧化硅。第1绝缘层12例如为氮氧化硅。
40.第2绝缘层14在与第1方向垂直的第1剖面中，由半导体层10包围。例如如图2所示，第2绝缘层14在aa’剖面中，由半导体层10包围。第2绝缘层14例如与半导体层10相接。
41.第2绝缘层14包含硅(si)及氧(o)。第2绝缘层14例如以硅(si)及氧(o)为主成分。第2绝缘层14以硅(si)及氧(o)为主成分意指第2绝缘层14中所含的元素中，不存在含有比例比硅(si)及氧(o)高的元素。
42.第2绝缘层14例如包含氧化硅。第2绝缘层14例如为氧化硅。
43.第3绝缘层16在与第1方向垂直的第1剖面中，由第2绝缘层14包围。例如如图2所示，第3绝缘层16在aa’剖面中，由第2绝缘层14包围。第3绝缘层16例如与半导体层10分开。
44.第3绝缘层16设置在导电层18的第1方向。第3绝缘层16设置在导电层18的下方。第3绝缘层16设置在导电层18的正下方。
45.第3绝缘层16包含金属元素及氧(o)。第3绝缘层16所含的金属元素例如为选自由铝(al)、铪(hf)、锆(zr)、镧(la)、钇(y)、钛(ti)、镍(ni)、锌(zn)、铟(in)、锡(sn)、镓(ga)及钨(w)所组成的群的至少一个金属元素。
46.第3绝缘层16例如以所述金属元素及氧(o)为主成分。第3绝缘层16以所述金属元素及氧(o)为主成分，意指第3绝缘层16中所含的元素中，不存在含有比例比所述金属元素及氧(o)高的元素。
47.第3绝缘层16例如包含金属氧化物。第3绝缘层16例如包含所述金属元素的氧化物。
48.第3绝缘层16例如包含氧化铝、氧化铪、氧化锆、氧化镧、氧化钇、氧化钛、氧化镍、氧化锌、氧化铟、氧化锡、氧化镓或氧化钨。第3绝缘层16例如为氧化铝、氧化铪、氧化锆、氧化镧、氧化钇、氧化钛、氧化镍、氧化锌、氧化铟、氧化锡、氧化镓或氧化钨。
49.第3绝缘层16的化学组成例如与第2绝缘层14的化学组成不同。第3绝缘层16的介电常数例如高于第2绝缘层14的介电常数。
50.第3绝缘层16的第2方向的宽度例如为2nm以上10nm以下。第2绝缘层14的第2方向的宽度例如为第3绝缘层16的第2方向的宽度的3倍以上20倍以下。
51.导电层18在与第1方向垂直的第2剖面中，由第1绝缘层12包围。例如如图3所示，导电层18在bb’剖面中，由第1绝缘层12包围。导电层18例如与第1绝缘层12相接。
52.导电层18设置在第3绝缘层16的第1方向。导电层18例如与第3绝缘层16相接。导电层18例如与第2绝缘层14相接。
53.导电层18的第2方向的宽度例如小于第2绝缘层14的第2方向的宽度。
54.导电层18例如为金属、金属化合物或半导体。导电层18例如包含钨(w)、钼(mo)、钌(ru)或钛(ti)。导电层18例如包含多晶硅。
55.接着，针对第1实施方式的半导体装置的制造方法的一例进行说明。
56.图4～图11是第1实施方式的半导体装置的制造方法的说明图。图4～图11是与图1对应的剖视图。图4～图11表示第1实施方式的绝缘构造100的制造方法的一例。
57.以下，以半导体层10为单晶硅、第1绝缘层12为氧化硅、第2绝缘层14为氧化硅、第3绝缘层16为氧化铝、导电层18为钨(w)的情况为例进行说明。
58.首先，在单晶硅层20的上方，形成第1氧化硅膜21(图4)。第1氧化硅膜21例如通过化学气相沉积法(cvd(chemical vapor deposition)法)形成。
59.接着，在第1氧化硅膜21的上方，形成经图案化的抗蚀剂膜22(图5)。抗蚀剂膜22通过光微影法形成。
60.接着，以抗蚀剂膜22作为掩模，形成开口部23(图6)。开口部23贯通第1氧化硅膜21，在单晶硅层20形成凹部24。开口部23例如通过反应性离子蚀刻法(rie(reactive ion etching)法)形成。
61.接着，将抗蚀剂膜22去除(图7)。抗蚀剂膜22例如通过灰化而去除。
62.接着，在开口部23之中，形成氧化铝膜25(图8)。氧化铝膜25例如通过原子层堆积法(ald(atomic layer deposition)法)形成。氧化铝膜的厚度例如为1nm以上5nm以下。
63.接着，使用自由基氧化，在单晶硅层20与氧化铝膜25之间，形成第2氧化硅膜26(图9)。通过自由基氧化，将单晶硅层20氧化，由此形成第2氧化硅膜26。
64.自由基氧化在包含氧自由基(oxygen radical)或羟基自由基(hydroxyl radical)的氛围中进行。自由基氧化例如在将氧气、氢气及氩气等离子化的氛围中进行。自由基氧化例如在将水蒸气等离子化的氛围中进行。
65.产生能用于自由基氧化的氧自由基或羟基自由基的方法未特别限定。氧自由基或羟基自由基例如使用感应耦合等离子方式、微波等离子方式、电子回旋共振方式、螺旋波方式或热灯丝方式而产生。
66.自由基氧化的温度例如为300℃以上900℃以下。自由基氧化的压力例如为50pa以上3000pa以下。
67.接着，将开口部23的内部及第1氧化硅膜21表面的氧化铝膜25去除(图10)。氧化铝膜25例如通过湿蚀刻法去除。
68.接着，将开口部23的内部以钨膜27嵌埋(图11)。钨膜27例如通过cvd法形成。
69.通过以上制造方法，形成图1、图2及图3所示的绝缘构造100。
70.接着，针对第1实施方式的半导体装置的作用及效果进行说明。
71.图12是比较例的半导体装置的示意剖视图。比较例的半导体装置包含绝缘构造900。绝缘构造900是将导电层与半导体层之间电分离的构造。
72.比較例的绝缘构造900包含半导体层10、第1绝缘层12、第2绝缘层14及导电层18。比较例的绝缘构造900与第1实施方式的绝缘构造100的不同点在于，不具备第3绝缘层16。
73.绝缘构造900是用来维持导电层18与半导体层10之间的电绝缘性的构造。通过在导电层18与半导体层10之间设置第2绝缘层14，而维持导电层18与半导体层10之间的电绝缘性。
74.但是，例如当导电层18与半导体层10之间的距离变短时，导电层18与半导体层10之间的电场强度变大。例如如图12所示，导电层18与半导体层10之间的距离最小的部分的
电场强度e变大。通过电场强度e变大，容易在导电层18与半导体层10之间流动漏电流，导电层18与半导体层10之间的电绝缘性降低。
75.第1实施方式的绝缘构造100在导电层18的下方设置介电常数高于第2绝缘层14的介电常数的第3绝缘层16。通过设置介电常数较高的第3绝缘层16，而在导电层18与半导体层10之间分配电力线，导电层18与半导体层10之间的电场强度变小。例如，导电层18与半导体层10之间的距离最小的部分的电场强度e变小。通过电场强度e变小，抑制导电层18与半导体层10之间的漏电流，导电层18与半导体层10之间的电绝缘性提高。由此，具备绝缘构造100的半导体装置的特性提高。
76.构成绝缘构造100的第2绝缘层14如上所述，通过在半导体层上形成如氧化铝膜般的金属氧化物膜后的自由基氧化而形成。通过发明者的研讨而明确，通过组合金属氧化物膜与自由基氧化，例如与热氧化相比，能以低温将半导体层较厚地氧化。
77.图13是第1实施方式的半导体装置的制造方法的作用及效果的说明图。图13是表示将半导体层通过自由基氧化而氧化形成的氧化膜的膜厚的图。
78.图13是将在半导体层的上方形成金属氧化物膜的情况，与未形成金属氧化物膜的情况的氧化膜厚进行比较的图。图13表示半导体层为单晶硅层，金属氧化物膜为氧化铝膜的情况。图13表示氧化铝膜的膜厚为3nm，自由基氧化的温度为700℃的情况。
79.如从图13明显可知，在半导体层的上方形成氧化铝膜进行自由基氧化的情况与未形成氧化铝膜的情况相比，氧化膜厚为7倍以上。换句话说，可知通过在半导体层的上方形成氧化铝膜进行自由基氧化，产生了较大的增速氧化。
80.产生如图13所示的较大的增速氧化的机制并不明确。但是，认为在包含硅的半导体层的上方，存在金属元素与氧(o)共存的膜，由此，氧化膜形成的活化能降低，产生增速氧化。此外，认为由氧自由基或羟基自由基填充金属氧化物中的氧缺损部，之后通过侵入到金属氧化物中的氧自由基或羟基自由基，挤出金属氧化物中的氧，产生增速氧化。
81.具备第3绝缘层16的第1实施方式的绝缘构造100容易在低温下形成。因此，例如即使在形成绝缘构造100之前，已在半导体装置形成着耐热性较低的元件，也能抑制所述元件因热处理引起的特性劣化。
82.(变化例)
83.图14是第1实施方式的变化例的半导体装置的示意剖视图。第1实施方式的变化例的半导体装置包含绝缘构造101。绝缘构造101是将导电层与半导体层之间电分离的构造。第1实施方式的变化例的半导体装置与第1实施方式的半导体装置的不同点在于，在第2绝缘层与第3绝缘层之间，还具备包含硅(si)、氧(o)及氮(n)的第4绝缘层。
84.绝缘构造101中，在第2绝缘层14与第3绝缘层16之间，设置第4绝缘层28。第4绝缘层28例如与第2绝缘层14及第3绝缘层16相接。
85.第4绝缘层28包含硅(si)、氧(o)及氮(n)。第4绝缘层28例如以硅(si)、氧(o)及氮(n)为主成分。第4绝缘层28以硅(si)及氧(o)为主成分，意指第4绝缘层28中所含的元素中，不存在含有比例比硅(si)、氧(o)及氮(n)高的元素。
86.第4绝缘层28例如包含氮氧化硅。第4绝缘层28例如为氮氧化硅。
87.比较例的绝缘构造101例如在所述第1实施方式的绝缘构造100的制造方法中，在形成氧化铝膜25之前，能通过在开口部23中形成氮氧化硅膜而制造。
88.图15是第1实施方式的变化例的半导体装置的制造方法的作用及效果的说明图。图15是表示将半导体层通过自由基氧化而氧化形成的氧化膜的膜厚的图。
89.图15是将在半导体层的上方形成包含硅(si)、氧(o)及氮(n)的膜及金属氧化物膜的情况、仅形成金属氧化物膜的情况，与未形成包含硅(si)、氧(o)及氮(n)的膜及金属氧化物膜的情况的氧化膜厚进行比较的图。图15表示半导体层为单晶硅层，包含硅(si)、氧(o)及氮(n)的膜为氮氧化硅膜，金属氧化物膜为氧化铝膜的情况。图15表示氮氧化硅膜的膜厚为8nm，氧化铝膜的膜厚为3nm，自由基氧化的温度为700℃的情况。
90.如从图15明显可知，在半导体层的上方形成氮氧化硅膜及氧化铝膜进行自由基氧化的情况，与未形成氮氧化硅膜及氧化铝膜的情况相比，氧化膜厚为26倍以上。此外，可知，在半导体层的上方形成氮氧化硅膜及氧化铝膜进行自由基氧化的情况，与仅形成氧化铝膜进行自由基氧化的情况相比，氧化膜厚为3倍以上。可知通过在半导体层的上方形成氮氧化硅膜及氧化铝膜，进行自由基氧化，产生了非常大的增速氧化。
91.具备第4绝缘层28的第1实施方式的变化例的绝缘构造101容易以低温且短时间形成。因此，例如即使在形成绝缘构造101之前，已在半导体装置形成着耐热性低的元件，也能进一步抑制所述元件因热处理引起的特性劣化。
92.以上，根据第1实施方式及变化例，能提高导电层与半导体层的绝缘性，提高半导体装置的特性。
93.(第2实施方式)
94.第2实施方式的半导体存储装置具备：第1半导体层，包含硅(si)；第1绝缘层，设置在第1半导体层的第1方向；第2绝缘层，在与第1方向垂直的第1剖面中，由第1半导体层包围，包含硅(si)及氧(o)；第3绝缘层，在第1剖面中由第2绝缘层包围，包含金属元素及氧(o)；导电层，在第1方向延伸，在与第1方向垂直的第2剖面中，由第1绝缘层包围，设置在第3绝缘层的第1方向，与第1半导体层分开；第1栅极电极层，设置在第1半导体层的第1方向，与导电层电连接；第2半导体层，在第1方向延伸；及电荷累积层，设置在第1栅极电极层与第2半导体层之间。
95.第2实施方式的半导体存储装置是3维nand闪存。第2实施方式的半导体存储装置的存储单元是所谓的metal-oxide-nitride-oxide-semiconductor型(monos型：金属-氧化物-氮化物-氧化物-半导体)存储单元。
96.图16是第2实施方式的半导体存储装置的主要部分的电路图。图16是包含3维nand闪存的存储单元阵列及接触电极的电路图。
97.第2实施方式的3维nand闪存的主要部分如图16所示，具备第1字线wl1、第2字线wl2、第3字线wl3、共通源极线csl、源极选择栅极线sgs、多个漏极选择栅极线sgd、多个位线bl、多个存储器串ms、第1接触电极cc1、第2接触电极cc2、及第3接触电极cc3。
98.以下，有将第1字线wl1、第2字线wl2及第3字线wl3个别或总称而记作字线wl的情况。此外，有将第1接触电极cc1、第2接触电极cc2及第3接触电极cc3个别或总称而记作接触电极cc的情况。
99.多个字线wl互相隔开配置在z方向。多个字线wl在z方向积层配置。多个存储器串ms在z方向延伸。多个位线bl例如在x方向延伸。
100.以下，将x方向定义为第3方向，将y方向定义为第2方向，将z方向定义为第1方向。x
方向、y方向、z方向互相交叉，例如互相垂直。
101.如图16所示，存储器串ms具备串联连接在共通源极线csl与位线bl之间的源极选择晶体管sst、多个存储单元及漏极选择晶体管sdt。通过选择1个位线bl与1条漏极选择栅极线sgd，能选择1条存储器串ms，通过选择1个字线wl能选择1个存储单元。字线wl是构成存储单元的存储单元晶体管mt的栅极电极。为了对字线wl施加栅极电压，而设置接触电极cc。
102.另外，图16中，例示出1条存储器串ms所含的存储单元为3个的情况，但1条存储器串ms所含的存储单元的数量不限定于3个。
103.图17是第2实施方式的半导体存储装置的主要部分的示意剖视图。图17是包含3维nand闪存的存储单元阵列及接触电极的剖视图。图17是与图16的电路图对应的剖视图。
104.第2实施方式的3维nand闪存具备第1半导体层11、第1绝缘层12、第2绝缘层14、第3绝缘层16、第2半导体层30、栅极绝缘层31、分离绝缘层40、连接电极42、布线层46、第1存储器串ms1、第2存储器串ms2、第3存储器串ms3、第1字线wl1、第2字线wl2、第3字线wl3、多个位线bl、第1接触电极cc1、第2接触电极cc2、及第3接触电极cc3。另外，图17中，省略共通源极线csl、源极选择栅极线sgs及漏极选择栅极线sgd的图示。
105.第2字线wl2为第1栅极电极层的一例。第1字线wl1为第2栅极电极层的一例。第2接触电极cc2为导电层的一例。
106.为了将接触电极cc与半导体层10之间电分离，第2实施方式的3维nand闪存具备与第1实施方式的绝缘构造100相同的构造。以下，关于与第1实施方式重复的内容，有省略一部分记述的情况。
107.第1半导体层11包含硅(si)。第1半导体层11例如以硅(si)为主成分。第1半导体层11例如为单晶硅层或多晶硅层。
108.第1半导体层11不限定于单晶硅层或多晶硅层。第1半导体层11例如也可为硅锗化物层或硅碳化物层。
109.第1存储器串ms1、第2存储器串ms2及第3存储器串ms3各自具备第2半导体层30与栅极绝缘层31。第1存储器串ms1、第2存储器串ms2及第3存储器串ms3分别通过连接电极42与位线bl电连接。
110.第1接触电极cc1、第2接触电极cc2及第3接触电极cc3在z方向延伸。第1接触电极cc1、第2接触电极cc2及第3接触电极cc3为导电体。
111.第1接触电极cc1、第2接触电极cc2及第3接触电极cc3例如为金属、金属氧化物或半导体。第1接触电极cc1、第2接触电极cc2及第3接触电极cc3例如包含钨(w)、钼(mo)、钌(ru)或钛(ti)。第1接触电极cc1、第2接触电极cc2及第3接触电极cc3例如为多晶硅。
112.第1接触电极cc1与第3字线wl3电连接。第1接触电极cc1与第3字线wl3相接。
113.第1接触电极cc1与第2字线wl2电分离。第1接触电极cc1与第2字线wl2分开。在第1接触电极cc1与第2字线wl2之间，设置分离绝缘层40。
114.第1接触电极cc1与第1字线wl1电分离。第1接触电极cc1与第1字线wl1分开。在第1接触电极cc1与第1字线wl1之间，设置分离绝缘层40。
115.第2接触电极cc2与第2字线wl2电连接。第2接触电极cc2与第2字线wl2相接。
116.第2接触电极cc2与第1字线wl1电分离。第2接触电极cc2与第1字线wl1分开。在第2接触电极cc2与第1字线wl1之间，设置分离绝缘层40。
117.第3接触电极cc3与第1字线wl1电连接。第3接触电极cc3与第1字线wl1相接。
118.分离绝缘层40例如为氧化物。分离绝缘层40例如为氧化硅。
119.第1接触电极cc1、第2接触电极cc2及第3接触电极cc3分别与布线层46电连接。对布线层46施加控制存储单元晶体管mt的栅极电压。
120.图18a、图18b是第2实施方式的半导体存储装置的存储单元阵列的示意剖视图。图18a、图18b表示图17的存储单元阵列中例如以虚线包围的第1存储器串ms1中的多个存储单元的剖面。
121.图18a是第1存储器串ms1的yz剖视图。图18a是图18b的qq’剖面。图18b是第1存储器串ms1的xy剖视图。图18b是图18a的pp’剖面。图18a中，以虚线包围的区域为1个存储单元。
122.字线wl与第1绝缘层12在z方向交替积层。字线wl及第1绝缘层12设置在第1半导体层11的z方向。字线wl与第1半导体层11在z方向上分开。第1绝缘层12将字线wl与字线wl之间电分离。
123.第2半导体层30在z方向延伸。第2半导体层30在与第1半导体层11的表面垂直的方向延伸。第2半导体层30贯通字线wl及第1绝缘层12。第2半导体层30例如与第1半导体层11相接。
124.第2半导体层30由字线wl包围。第2半导体层30例如为圆柱状。第2半导体层30作为存储单元晶体管mt的通道发挥功能。
125.第2半导体层30例如为多晶半导体。第2半导体层30例如为多晶硅。
126.栅极绝缘层31设置在字线wl与第2半导体层30之间。栅极绝缘层31设置在第1字线wl1与第2半导体层30之间。栅极绝缘层31设置在第2字线wl2与第2半导体层30之间。栅极绝缘层31设置在第3字线wl3与第2半导体层30之间。
127.栅极绝缘层31包含隧道绝缘层32、电荷累积层33及阻挡绝缘层34。
128.隧道绝缘层32设置在第2半导体层30与字线wl之间。隧道绝缘层32具有根据施加在字线wl与第2半导体层30之间的电压而使电荷通过的功能。隧道绝缘层32例如包含氧化物、氮化物或氮氧化物。隧道绝缘层32例如具有氧化硅与氮化硅的积层构造。
129.电荷累积层33设置在隧道绝缘层32与字线wl之间。电荷累积层33设置在隧道绝缘层32与阻挡绝缘层34之间。
130.电荷累积层33具有捕获电荷并累积的功能。电荷例如为电子。根据累积在电荷累积层33的电荷量，存储单元晶体管mt的阈值电压变化。通过利用所述阈值电压的变化，1个存储单元能存储数据。
131.电荷累积层33例如包含氮化物。电荷累积层33例如包含氮化硅。
132.阻挡绝缘层34设置在电荷累积层33与字线wl之间。阻挡绝缘层34具有阻止在电荷累积层33与字线wl之间流动的电流的功能。
133.阻挡绝缘层34例如包含氧化物、氮氧化物或氮化物。阻挡绝缘层34例如包含氧化铝或氧化硅。
134.图19a、图19b、图19c及图19d是第2实施方式的半导体存储装置的示意剖视图。图19a是图17的aa’剖面。图19b是图17的bb’剖面。图19c是图17的cc’剖面。图19d是图17的dd’剖面。
135.第1绝缘层12设置在第1半导体层11的第1方向。第1绝缘层12例如设置在第1半导体层11的上方。第1绝缘层12例如与第1半导体层11相接。
136.第1绝缘层12例如包含氧化物。第1绝缘层12例如包含硅(si)及氧(o)。第1绝缘层12例如包含氧化硅。第1绝缘层12例如为氧化硅。
137.第1绝缘层12例如包含氮化物。第1绝缘层12例如包含硅(si)及氮(n)。第1绝缘层12例如包含氮化硅。第1绝缘层12例如为氮化硅。
138.第1绝缘层12例如包含氮氧化物。第1绝缘层12例如包含硅(si)、氧(o)及氮(n)。第1绝缘层12例如包含氮氧化硅。第1绝缘层12例如为氮氧化硅。
139.第2绝缘层14在与第1方向垂直的第1剖面中，由第1半导体层11包围。例如如图19a所示，第2绝缘层14在aa’剖面中，由第1半导体层11包围。第2绝缘层14例如与第1半导体层11相接。
140.第2绝缘层14包含硅(si)及氧(o)。第2绝缘层14例如以硅(si)及氧(o)为主成分。第2绝缘层14以硅(si)及氧(o)为主成分，意指第2绝缘层14中所含的元素中，不存在含有比例比硅(si)及氧(o)高的元素。
141.第2绝缘层14例如包含氧化硅。第2绝缘层14例如为氧化硅。
142.第3绝缘层16在与第1方向垂直的第1剖面中，由第2绝缘层14包围。例如如图19a所示，第3绝缘层16在aa’剖面中，由第2绝缘层14包围。第3绝缘层16例如与第1半导体层11分开。
143.第3绝缘层16设置在接触电极cc的第1方向。第3绝缘层16设置在接触电极cc的下方。第3绝缘层16设置在接触电极cc的正下方。
144.第3绝缘层16包含金属元素及氧(o)。第3绝缘层16所含的金属元素例如为选自由铝(al)、铪(hf)、锆(zr)、镧(la)、钇(y)、钛(ti)、镍(ni)、锌(zn)、铟(in)、锡(sn)、镓(ga)及钨(w)所组成的群的至少一个金属元素。
145.第3绝缘层16例如以所述金属元素及氧(o)为主成分。第3绝缘层16以所述金属元素及氧(o)为主成分，意指第3绝缘层16中所含的元素中，不存在含有比例比所述金属元素及氧(o)高的元素。
146.第3绝缘层16例如包含金属氧化物。第3绝缘层16例如包含所述金属元素的氧化物。
147.第3绝缘层16例如包含氧化铝、氧化铪、氧化锆、氧化镧、氧化钇、氧化钛、氧化镍、氧化锌、氧化铟、氧化锡、氧化镓或氧化钨。第3绝缘层16例如为氧化铝、氧化铪、氧化锆、氧化镧、氧化钇、氧化钛、氧化镍、氧化锌、氧化铟、氧化锡、氧化镓或氧化钨。
148.第3绝缘层16的化学组成例如与第2绝缘层14的化学组成不同。第3绝缘层16的介电常数例如高于第2绝缘层14的介电常数。
149.第3绝缘层16的第2方向的宽度例如为2nm以上10nm以下。第2绝缘层14的第2方向的宽度例如为第3绝缘层16的第2方向的宽度的3倍以上20倍以下。
150.接触电极cc在与第1方向垂直的第2剖面中，由第1绝缘层12包围。例如如图19b所示，接触电极cc在bb’剖面中，由第1绝缘层12包围。接触电极cc例如与第1绝缘层12相接。
151.接触电极cc设置在第3绝缘层16的第1方向。接触电极cc例如与第3绝缘层16相接。接触电极cc例如与第2绝缘层14相接。
152.接触电极cc的第2方向的宽度例如小于第2绝缘层14的第2方向的宽度。
153.第2接触电极cc2在与第1方向垂直的第3剖面中，由第2字线wl2包围。例如如图19c所示，第2接触电极cc2在cc’剖面中，由第2字线wl2包围。第2接触电极cc2与第2字线wl2相接。
154.第2接触电极cc2在与第1方向垂直的第4剖面中，由第1字线wl1包围。例如如图19d所示，第2接触电极cc2在dd’剖面中，由第1字线wl1包围。
155.第2接触电极cc2与第1字线wl1分开。第2接触电极cc2由分离绝缘层40包围。在第2接触电极cc2与第1字线wl1之间，设置分离绝缘层40。
156.接着，针对第2实施方式的半导体存储装置的制造方法的一例进行说明。
157.图20～图40是第2实施方式的半导体存储装置的制造方法的说明图。图20～图40是与图17对应的剖视图。
158.以下，以第1半导体层11为单晶硅，第1绝缘层12为氧化硅，第2绝缘层14为氧化硅，第3绝缘层16为氧化铝，接触电极cc为钨(w)的情况为例进行说明。
159.首先，在单晶硅层50的上方，交替形成第1氧化硅膜51与第1氮化硅膜52(图20)。第1氧化硅膜51及第1氮化硅膜52例如通过cvd法形成。
160.接着，在第1氧化硅膜51与第1氮化硅膜52形成阶梯状构造(图21)。阶梯状构造例如通过在抗蚀剂膜的图案化后，重复第1氧化硅膜51或第1氮化硅膜52的蚀刻、与抗蚀剂膜的各向同性的去除而形成。
161.接着，在第1氧化硅膜51与第1氮化硅膜52的侧面，形成侧壁绝缘膜53(图22)。侧壁绝缘膜53例如能通过利用cvd法堆积绝缘膜与rie法而形成。侧壁绝缘膜53例如为氧化硅。
162.接着，在露出的第1氮化硅膜52的表面，选择性形成氮化硅膜(图23)。氮化硅膜例如通过cvd法形成。
163.接着，在第1氮化硅膜52的上方，形成氧化硅膜，形成包含第1氧化硅膜51的氧化硅层55(图24)。氧化硅层55最终成为第1绝缘层12。氧化硅膜例如通过cvd法形成。
164.接着，形成贯通氧化硅层55及第1氮化硅膜52的第1开口部56(图25)。第1开口部56例如通过光微影法与rie法形成。
165.接着，在第1开口部56中，形成第1绝缘膜57及多晶硅膜58(图26)。第1绝缘膜57最终成为栅极绝缘层31。此外，多晶硅膜58最终成为第2半导体层30。第1绝缘膜57及多晶硅膜58例如通过cvd法形成。
166.接着，在第1绝缘膜57及多晶硅膜58的上方，形成氧化硅膜(图27)，形成的氧化硅膜成为氧化硅层55的一部分。氧化硅膜例如通过cvd法形成。
167.接着，形成第2开口部60(图28)。第2开口部60贯通氧化硅层55及第1氮化硅膜52。第2开口部60在单晶硅层50形成凹部61。第2开口部60例如通过rie法形成。作为蚀刻掩模，例如应用硬掩模。
168.接着，使在第2开口部60的内表面露出的第1氮化硅膜52后退(图29)。第1氮化硅膜52例如通过各向同性的干蚀刻而后退。
169.接着，在第2开口部60中，形成第2氧化硅膜62(图30)。第2氧化硅膜62例如通过cvd法形成。
170.接着，将第2开口部60中的第2氧化硅膜62的一部分去除(图31)。第2氧化硅膜62例
如通过湿蚀刻法去除。
171.接着，在第2开口部60中，形成氧化铝膜63(图32)。氧化铝膜63例如通过ald法形成。氧化铝膜63的厚度例如为1nm以上5nm以下。氧化铝膜63的一部分最终成为第3绝缘层16。
172.接着，使用自由基氧化，在单晶硅层50与氧化铝膜63之间，形成第3氧化硅膜64(图33)。通过自由基氧化，将单晶硅层50氧化，由此形成第3氧化硅膜64。第3氧化硅膜64最终成为第2绝缘层14。
173.自由基氧化在包含氧自由基(oxygen radical)或羟基自由基(hydroxyl radical)的氛围中进行。自由基氧化例如在将氧气、氢气及氩气等离子化的氛围中进行。自由基氧化例如在将水蒸气等离子化的氛围中进行。
174.产生能用于自由基氧化的氧自由基或羟基自由基的方法未特别限定。氧自由基或羟基自由基例如使用感应耦合等离子方式、微波等离子方式、电子回旋共振方式、螺旋波方式或热灯丝方式而产生。
175.自由基氧化的温度例如为300℃以上900℃以下。自由基氧化的压力例如为50pa以上3000pa以下。
176.接着，将第2开口部60中以非晶硅膜65嵌埋(图34)。非晶硅膜65例如通过cvd法形成。
177.接着，将第1氮化硅膜52去除(图35)。对于氧化硅层55及第2氧化硅膜62选择性去除第1氮化硅膜52。第1氮化硅膜52例如通过从未图示的开口部供给湿蚀刻液的湿蚀刻法去除。在去除第1氮化硅膜52后的部分形成空隙66。
178.接着，在空隙66中形成第1钨膜68(图36)。第1钨膜68使用cvd法形成。第1钨膜68最终成为字线wl。
179.接着，将形成在第2开口部60中的非晶硅膜65去除(图37)。非晶硅膜65例如通过湿蚀刻法去除。
180.接着，将形成在第2开口部60中的氧化铝膜63去除(图38)。氧化铝膜63例如通过湿蚀刻法去除。
181.接着，将形成在第2开口部60中的第2氧化硅膜62的一部分去除(图39)。第2氧化硅膜62的一部分例如通过湿蚀刻法去除。
182.接着，将第2开口部60的内部以第2钨膜69嵌埋(图40)。第2钨膜69例如通过cvd法形成。
183.随后，使用众所周知的工艺技术，形成连接电极42、布线层46及位线bl。
184.根据以上制造方法，制造图17所示的第2实施方式的3维nand闪存。
185.接着，针对第2实施方式的半导体存储装置的作用及效果进行说明。
186.第2实施方式的半导体存储装置在接触电极cc的下方，设置介电常数高于第2绝缘层14的介电常数的第3绝缘层16。通过设置介电常数较高的第3绝缘层16，而在接触电极cc与第1半导体层11之间分配电力线，接触电极cc与第1半导体层11之间的电场强度变小。因此，抑制接触电极cc与第1半导体层11之间的漏电流，接触电极cc与第1半导体层11之间的电绝缘性提高。因此，半导体存储装置的特性提高。
187.此外，如上述，第2绝缘层14通过在半导体层上形成如氧化铝膜般的金属氧化物膜
后的自由基氧化而形成。根据发明者等的研讨而明确，通过组合金属氧化物膜与自由基氧化，例如与热氧化相比，能以低温将半导体层较厚地氧化。
188.具备第3绝缘层16的第2实施方式的半导体存储装置能以低温形成将接触电极cc与第1半导体层11之间电分离的第2绝缘层14。因此，例如能抑制在形成第2绝缘层14之前形成的存储单元因热处理引起的特性劣化。
189.(变化例)
190.图41a、图41b是第2实施方式的变化例的半导体存储装置的存储单元阵列的示意剖视图。图41a是第1存储器串ms1的yz剖视图。图41a是图41b的qq’剖面。图41b是第1存储器串ms1的xy剖视图。图41b是图41a的pp’剖面。图41a中，以虚线包围的区域为1个存储单元。图41a、图41b是与第2实施方式的图18a、图18b对应的图。
191.第2实施方式的变化例的半导体存储装置与第2实施方式的半导体存储装置的不同点在于，具备核心绝缘层35。
192.核心绝缘层35在z方向延伸。核心绝缘层35由第2半导体层30包围。核心绝缘层35例如包含氧化物。核心绝缘层35例如包含氧化硅。
193.以上，根据第2实施方式及变化例，能提高导电层与半导体层的绝缘性，提高半导体存储装置的特性。
194.另外，第2实施方式的半导体存储装置中，也可如第1实施方式的变化例那样，在第2绝缘层14与第3绝缘层16之间，设置包含硅(si)、氧(o)及氮(n)的第4绝缘层28。
195.(第3实施方式)
196.第3实施方式的半导体存储装置具备：半导体层，在第1方向延伸；第1栅极电极层，与半导体层对向；第2栅极电极层，与半导体层对向，相对于第1栅极电极层设置在第1方向；电荷累积层，设置在第1栅极电极层与半导体层之间、及第2栅极电极层与半导体层之间；第1绝缘层，设置在第1栅极电极层与第2栅极电极层之间，包含硅(si)及氧(o)；第2绝缘层，设置在第1绝缘层与第1栅极电极层之间，包含硅(si)及氧(o)，具有高于第1绝缘层的密度的密度；及第3绝缘层，设置在第1绝缘层与第2栅极电极层之间，包含硅(si)氧(o)，具有高于第1绝缘层的密度的密度。
197.第3实施方式的半导体存储装置是3维nand闪存。第2实施方式的半导体存储装置的存储单元是所谓monos型存储单元。
198.图42是第3实施方式的半导体存储装置的主要部分的电路图。图42是包含3维nand闪存的存储单元阵列及接触电极的电路图。
199.第3实施方式的3维nand闪存的主要部分如图42所示，具备第1字线wl1、第2字线wl2、第3字线wl3、共通源极线csl、源极选择栅极线sgs、多个漏极选择栅极线sgd、多个位线bl、多个存储器串ms、第1接触电极cc1、第2接触电极cc2及第3接触电极cc3。
200.以下，有时将第1字线wl1、第2字线wl2及第3字线wl3个别或总称而记作字线wl。此外，有时将第1接触电极cc1、第2接触电极cc2及第3接触电极cc3个别或总称而记作接触电极cc。
201.多个字线wl互相隔开配置在z方向。多个字线wl在z方向积层配置。多个存储器串ms在z方向延伸。多个位线bl例如在x方向延伸。
202.以下，将x方向定义为第3方向，将y方向定义为第2方向，将z方向定义为第1方向。x
方向、y方向、z方向互相交叉，例如互相垂直。
203.如图42所示，存储器串ms具备串联连接在共通源极线csl及位线bl之间的源极选择晶体管sst、多个存储单元及漏极选择晶体管sdt。通过选择1条位线bl与1条漏极选择栅极线sgd能选择1条存储器串ms，通过选择1个字线wl能选择1个存储单元。字线wl是构成存储单元的存储单元晶体管mt的栅极电极。为了对字线wl施加栅极电压，而设置接触电极cc。
204.第1字线wl1是第1栅极电极层的一例。第2字线wl2是第2栅极电极层的一例。
205.另外，图42中，例示出1条存储器串ms中所含的存储单元为3个的情况，但1条存储器串ms中所含的存储单元的数量不限定为3个。
206.图43a、图43b是第3实施方式的半导体存储装置的存储单元阵列的示意剖视图。图43a、图43b例如表示图42中由虚线包围的存储器串ms中的多个存储单元的剖面。
207.图43a是存储器串ms的yz剖视图。图43a是图43b的ss'剖面。图43b是存储器串ms的xy剖视图。图43b是图43a的rr'剖面。图43a中，由虚线包围的区域为1个存储单元。
208.第3实施方式的3维nand闪存如图43a、图43b所示，包含第1字线wl1、第2字线wl2、第3字线wl3、第1绝缘层12、第2绝缘层13a、第3绝缘层13b、半导体层30、及栅极绝缘层31。栅极绝缘层31包含隧道绝缘层32、电荷累积层33及阻挡绝缘层34。
209.半导体层30在z方向延伸。半导体层30例如由字线wl包围。半导体层30例如为圆柱状。半导体层30作为存储单元晶体管mt的通道发挥功能。
210.半导体层30例如为多晶半导体。半导体层30例如为多晶硅层。
211.字线wl与半导体层30对向。第1字线wl1与半导体层30对向。第2字线wl2与半导体层30对向。第3字线wl3与半导体层30对向。
212.字线wl例如为板状。字线wl例如为金属。字线wl例如包含钨(w)。字线wl例如为钨(w)。
213.字线wl与第1绝缘层12在z方向交替积层。例如，第1绝缘层12设置在第1字线wl1与第2字线wl2之间。第1绝缘层12将字线wl与字线wl之间电分离。
214.第1绝缘层12包含硅(si)与氧(o)。第1绝缘层12例如为氧化硅。第1绝缘层12例如为氧化硅。
215.第2绝缘层13a设置在第1绝缘层12与字线wl之间。第3绝缘层13b设置在第1绝缘层12与字线wl之间。
216.第2绝缘层13a例如设置在与第1字线wl1之间。第3绝缘层13b例如设置在第1绝缘层12与第2字线wl2之间。
217.第2绝缘层13a及第3绝缘层13b将字线wl与字线wl之间电分离。
218.第2绝缘层13a及第3绝缘层13b包含硅(si)及氧(o)。第2绝缘层13a及第3绝缘层13b例如包含氧化硅。第2绝缘层13a及第3绝缘层13b例如为氧化硅。第2绝缘层13a及第3绝缘层13b例如除硅(si)及氧(o)外，还包含氮(n)。
219.第2绝缘层13a具有高于第1绝缘层12的密度的密度。此外，第3绝缘层13b具有高于第1绝缘层12的密度的密度。绝缘层的密度例如能通过x射线反射率法(x-ray reflectometry：xrr)测定。
220.第1绝缘层12的z方向的厚度厚于第2绝缘层13a的z方向的厚度。第1绝缘层12的z方向的厚度厚于第3绝缘层13b的z方向的厚度。
221.第2绝缘层13a的z方向的厚度例如为1nm以上5nm以下。此外，第3绝缘层13b的z方向的厚度例如为1nm以上5nm以下。
222.栅极绝缘层31设置在字线wl与半导体层30之间。栅极绝缘层31设置在第1字线wl1与半导体层30之间。栅极绝缘层31设置在第2字线wl2与半导体层30之间。栅极绝缘层31设置在第3字线wl3与半导体层30之间。
223.栅极绝缘层31包含隧道绝缘层32、电荷累积层33及阻挡绝缘层34。
224.隧道绝缘层32设置在半导体层30与字线wl之间。隧道绝缘层32具有根据施加在字线wl与半导体层30间的电压而使电荷通过的功能。隧道绝缘层32例如包含氧化物、氮化物或氮氧化物。隧道绝缘层32例如具有氧化硅与氮化硅的积层构造。
225.电荷累积层33设置在隧道绝缘层32与字线wl之间。电荷累积层33设置在隧道绝缘层32与阻挡绝缘层34之间。
226.电荷累积层33具有捕获电荷并累积的功能。电荷例如为电子。存储单元晶体管mt的阈值电压根据累积在电荷累积层33的电荷的量而变化。通过利用所述阈值电压的变化，1个存储单元能存储数据。
227.电荷累积层33例如包含氮化物。电荷累积层33例如包含氮化硅。
228.阻挡绝缘层34设置在电荷累积层33与字线wl之间。阻挡绝缘层34具有阻止流过电荷累积层33与字线wl之间的电流的功能。
229.阻挡绝缘层34例如包含氧化物、氮氧化物或氮化物。阻挡绝缘层34例如包含氧化铝或氧化硅。
230.接着，针对第3实施方式的半导体存储装置的制造方法的一例进行说明。
231.图44～图52是第3实施方式的半导体存储装置的制造方法的说明图。图44到图52是与图43a对应的剖视图。
232.以下，以半导体层30为多晶硅，第1绝缘层12为氧化硅，第2绝缘层13a为氧化硅，第3绝缘层13b为氧化硅，字线wl为钨(w)的情况为例进行说明。
233.首先，在未图示的衬底上，交替形成第1氧化硅膜71与第1氮化硅膜72(图44)。第1氧化硅膜71及第1氮化硅膜72例如通过cvd法形成。
234.第1氧化硅膜71的一部分最终成为第1绝缘层12。第1氮化硅膜72的一部分最终成为第2绝缘层13a及第3绝缘层13b。
235.接着，形成贯通第1氧化硅膜71与第1氮化硅膜72的积层构造的存储器孔73(图45)。存储器孔73例如通过光微影法与rie法形成。
236.接着，在存储器孔73中，形成第1氧化铝膜74、第2氮化硅膜75、第2氧化硅膜76、及多晶硅膜77(图46)。第1氧化铝膜74、第2氮化硅膜75、第2氧化硅膜76、及多晶硅膜77例如通过cvd法形成。
237.第1氧化铝膜74、第2氮化硅膜75、第2氧化硅膜76、及多晶硅膜77最终分别成为阻挡绝缘层34、电荷累积层33、隧道绝缘层32及半导体层30。
238.接着，形成贯通第1氧化硅膜71与第1氮化硅膜72的积层构造的沟槽78(图47)。沟槽78例如通过光微影法与rie法形成。
239.接着，在沟槽78的侧面形成第2氧化铝膜80(图48)。第2氧化鋁膜80例如通过cvd法形成。
240.接着，使用自由基氧化，将第1氮化硅膜72的一部分氧化，形成第3氧化硅膜81(图49)。第3氧化硅膜81形成在第1氧化硅膜71与第1氮化硅膜72之间。第3氧化硅膜81的密度高于第1氧化硅膜71的密度。第3氧化硅膜81最终成为第2绝缘层13a及第3绝缘层13b的一部分。
241.如氧自由基那样的氧化种穿过第2氧化铝膜80，在第1氧化硅膜71中扩散，将第1氮化硅膜72的一部分氧化。
242.自由基氧化在包含氧自由基(oxygen radical)或羟基自由基(hydroxyl radical)的氛围中进行。自由基氧化例如在将氧气、氢气及氩气等离子化的氛围中进行。自由基氧化例如在将水蒸气等离子化的氛围中进行。
243.产生能使用于自由基氧化的氧自由基或羟基自由基的方法无特别限定。氧自由基或羟基自由基例如使用电感耦合等离子方式、微波等离子方式、电子回旋加速器共振方式、螺旋波方式或热灯丝方式产生。
244.自由基氧化的温度例如为300℃以上900℃以下。自由基氧化的压力例如为50pa以上3000pa以下。
245.接着，将第2氧化铝膜80去除(图50)。第2氧化铝膜80例如通过湿蚀刻法去除。
246.接着，将第1氮化硅膜72去除(图51)。相对于第1氧化硅膜71及第3氧化硅膜81选择性去除第1氮化硅膜72。第1氮化硅膜72通过从沟槽78供给湿蚀刻液的湿蚀刻法去除。在已去除第1氮化硅膜72的部分形成空隙82。
247.接着，在空隙82中形成钨膜84(图52)。钨膜84使用cvd法形成。钨膜84最终成为字线wl。
248.根据以上的制造方法，制造图43a所示的第3实施方式的3维nand闪存。
249.接着，针对第3实施方式的半导体存储装置的作用及效果进行说明。
250.第3实施方式的半导体存储装置在字线wl与字线wl之间，包含密度高于第1绝缘层12的第2绝缘层13a及第3绝缘层13b。通过具备密度较高的第2绝缘层13a及第3绝缘层13b，例如抑制字线wl中的钨扩散到第1绝缘层12。因此，字线wl与字线wl之间的绝缘破坏耐压变高。因此，第3实施方式的可靠性提高。
251.此外，通过使第2绝缘层13a及第3绝缘层13b的密度较高，绝缘特性比第1绝缘层12提高。因此，字线wl与字线wl间的绝缘破坏耐压变高。因此，第3实施方式的半导体存储装置的可靠性提高。
252.第2绝缘层13a及第3绝缘层13b如上所述，通过氧化种穿过第2氧化铝膜80在第1氧化硅膜71中扩散，将第1氮化硅膜72的一部分氧化而形成。根据发明者等人的研讨而明瞭，通过使氧化种穿过像氧化铝这样的金属氧化物膜，促进之后的氧化硅中的氧化种的扩散。
253.因此，例如图49中，促进第1氧化硅膜71中的氧化种的横向扩散。因此，促进与第1氧化硅膜71相接的部分的第1氮化硅膜72的氧化。
254.而且，根据发明者等人的研讨而明瞭，通过设置像氧化铝这样的金属氧化物膜，氮化硅的氧化未发展到一定膜厚以上。换句话说，明确氮化硅的氧化成为自限性的过程。因此，能均一地形成将第1氮化硅膜72的一部分氧化而形成的第3氧化硅膜81的膜厚。
255.以上，已说明本发明的若干个实施方式，但这些实施方式是作为例子提出的，不意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的
范围内，能够进行各种省略、置换、变更。例如，也可将一实施方式的构成要件置换或变更成其它实施方式的构成要件。这些实施方式或其变化包含在发明范围或主旨内，且包含在权利要求书所记载的发明及其均等的范围内。
256.[符号说明]
[0257]
10半导体层
[0258]
11第1半导体层
[0259]
12第1绝缘层
[0260]
14第2绝缘层
[0261]
16第3绝缘层
[0262]
18导电层
[0263]
28第4绝缘层
[0264]
30第2半导体层
[0265]
33电荷累积层
[0266]
cc2第2接触电极(导电层)
[0267]
wl1第1字线(第2栅极电极层)
[0268]
wl2第2字线(第1栅极电极层)。

技术特征：
1.一种半导体装置，具备：半导体层，包含硅(si)；第1绝缘层，设置在所述半导体层的第1方向；第2绝缘层，在与所述第1方向垂直的第1剖面中，由所述半导体层包围，包含硅(si)及氧(o)；第3绝缘层，在所述第1剖面中由所述第2绝缘层包围，包含金属元素及氧(o)；及导电层，在与所述第1方向垂直的第2剖面中，由所述第1绝缘层包围，设置在所述第3绝缘层的所述第1方向，与所述半导体层分开。2.根据权利要求1所述的半导体装置，其中所述导电层与所述第3绝缘层相接。3.根据权利要求1所述的半导体装置，其中所述第1绝缘层与所述半导体层相接。4.根据权利要求1所述的半导体装置，其中所述第3绝缘层与所述半导体层分开。5.根据权利要求1所述的半导体装置，其中所述第3绝缘层的介电常数高于所述第2绝缘层的介电常数。6.根据权利要求1所述的半导体装置，其中所述导电层与所述第2绝缘层相接。7.根据权利要求1所述的半导体装置，其中所述金属元素为选自由铝(al)、铪(hf)、锆(zr)、镧(la)、钇(y)、钛(ti)、镍(ni)、锌(zn)、铟(in)、锡(sn)、镓(ga)及钨(w)所组成的群的至少一个金属元素。8.根据权利要求1所述的半导体装置，其中在所述第2绝缘层与所述第3绝缘层之间，还具备包含硅(si)、氧(o)及氮(n)的第4绝缘层。9.一种半导体存储装置，具备：第1半导体层，包含硅(si)；第1绝缘层，设置在所述第1半导体层的第1方向；第2绝缘层，在与所述第1方向垂直的第1剖面中，由所述第1半导体层包围，包含硅(si)及氧(o)；第3绝缘层，在所述第1剖面中由所述第2绝缘层包围，包含金属元素及氧(o)；导电层，在所述第1方向延伸，在与所述第1方向垂直的第2剖面中，由所述第1绝缘层包围，设置在所述第3绝缘层的所述第1方向，与所述第1半导体层分开；第1栅极电极层，设置在所述第1半导体层的所述第1方向，与所述导电层电连接；第2半导体层，在所述第1方向延伸；及电荷累积层，设置在所述第1栅极电极层与所述第2半导体层之间。10.根据权利要求9所述的半导体存储装置，其中所述导电层与所述第1栅极电极层相接。11.根据权利要求9所述的半导体存储装置，还具备第2栅极电极层，设置在所述第1半导体层的所述第1方向，设置在所述第1栅极电极层的所述第1方向，与所述导电层电分离，在所述第2栅极电极层与所述第2半导体层之间，设置所述电荷累积层。12.根据权利要求11所述的半导体存储装置，其中所述导电层与所述第2栅极电极层分开。13.根据权利要求11所述的半导体存储装置，其中在与所述第1方向垂直的第3剖面中，所述导电层由所述第1栅极电极层包围，
在与所述第1方向垂直的第4剖面中，所述导电层由所述第2栅极电极层包围。14.根据权利要求9所述的半导体存储装置，其中所述导电层与所述第3绝缘层相接。15.根据权利要求9所述的半导体存储装置，其中所述第1绝缘层与所述第1半导体层相接。16.根据权利要求9所述的半导体存储装置，其中所述第3绝缘层与所述第1半导体层分开。17.根据权利要求9所述的半导体存储装置，其中所述第3绝缘层的介电常数高于所述第2绝缘层的介电常数。18.根据权利要求9所述的半导体存储装置，其中所述导电层与所述第2绝缘层相接。19.根据权利要求9所述的半导体存储装置，其中在所述第2绝缘层与所述第3绝缘层之间，还具备包含硅(si)、氧(o)及氮(n)的第4绝缘层。20.根据权利要求9所述的半导体存储装置，其中所述金属元素为选自由铝(al)、铪(hf)、锆(zr)、镧(la)、钇(y)、钛(ti)、镍(ni)、锌(zn)、铟(in)、锡(sn)、镓(ga)及钨(w)所组成的群的至少一个金属元素。21.一种半导体存储装置，其具备：半导体层，在第1方向延伸；第1栅极电极层，与所述半导体层对向；第2栅极电极层，与所述半导体层对向，相对于所述第1栅极电极层设置在所述第1方向；电荷累积层，设置在所述第1栅极电极层与所述半导体层之间、及所述第2栅极电极层与所述半导体层之间；第1绝缘层，设置在所述第1栅极电极层与所述第2栅极电极层之间，包含硅(si)及氧(o)；第2绝缘层，设置在所述第1绝缘层与所述第1栅极电极层之间，包含硅(si)及氧(o)，具有高于所述第1绝缘层的密度的密度；及第3绝缘层，设置在所述第1绝缘层与所述第2栅极电极层之间，包含硅(si)氧(o)，具有高于所述第1绝缘层的密度的密度。22.根据权利要求21所述的半导体存储装置，其中所述第1绝缘层的所述第1方向的厚度厚于所述第2绝缘层的所述第1方向的厚度，所述第1绝缘层的所述第1方向的厚度厚于所述第3绝缘层的所述第1方向的厚度。23.根据权利要求21所述的半导体存储装置，其中所述第2绝缘层的所述第1方向的厚度为5nm以下，所述第3绝缘层的所述第1方向的厚度为5nm以下。

技术总结
实施方式提供一种能提高特性的半导体装置及半导体存储装置。实施方式的半导体装置具备：半导体层，包含硅(Si)；第1绝缘层，设置在半导体层的第1方向；第2绝缘层，在与第1方向垂直的第1剖面中，由半导体层包围，包含硅(Si)及氧(O)；第3绝缘层，在第1剖面中由第2绝缘层包围，包含金属元素及氧(O)；及导电层，在与第1方向垂直的第2剖面中，由第1绝缘层包围，设置在第3绝缘层的第1方向，与半导体层分开。与半导体层分开。与半导体层分开。


技术研发人员：斋藤雄太 森伸二 山下博幸 永嶋贤史 松尾和展 高桥恒太 樫山翔太 泽敬一 金山纯一
受保护的技术使用者：铠侠股份有限公司
技术研发日：2022.12.19
技术公布日：2023/9/25