半导体装置及其形成方法与流程

1.本揭露关于半导体装置及其形成方法。


背景技术：

2.半导体集成电路(semiconductor integrated circuit，ic)行业已经历指数生长。ic材料及设计的技术进步已产生数代ic，其中每一代ic相较于先前一代ic具有更小且更复杂的电路。在ic演进过程中，功能密度(例如，每晶片区域的互连装置的数目)通常已增大，同时几何大小(例如，可使用制造工艺产生的最小元件(或接线))已减低。此按比例缩小工艺通常通过增大生产效率并减低关联成本来提供益处。
3.与装置的按比例缩小同时发生，制造商已开始使用新且不同的材料及/或材料的组合以促进装置的按比例缩小。按比例缩小连同且结合新且不同的材料已亦导致可能尚未由较大几何尺寸下的先前数代ic呈现的挑战。


技术实现要素：

4.根据本揭露的一些实施例，一种形成半导体装置的方法包含以下步骤：在一基板上方形成一电子元件；在该电子元件上方形成一第一绝缘层；形成一接点插塞，该接点插塞延伸穿过该第一绝缘层至该电子元件，其中该接点插塞包含由一导电材料形成的一第一部分及设置于该第一部分上方的由该导电材料的一氧化物形成的一第二部分；执行一处置以将该接点插塞及该第一绝缘层暴露至n2及nh3的一气体混合物；在执行该处置之后，在该接点插塞及该第一绝缘层上方形成一第二绝缘层；及形成一互连件在该第二绝缘层中，且与该接点插塞接触。
5.根据本揭露的一些实施例，一种形成半导体装置的方法包含以下步骤：在一基板上方形成一第一导电特征及一第二导电特征；形成一第一绝缘层，该第一绝缘层覆盖该第一导电特征及该第二导电特征；形成一第一接点插塞在该第一绝缘层中，且与该第一导电特征接触，该第一接点插塞由一导电材料形成，该第一接点插塞具有一第一氧化上表面，该第一接点插塞的该第一氧化上表面由该导电材料的一氧化物形成；执行一第一处置，其中该第一处置包含暴露该第一接点插塞的该第一氧化上表面及该第一绝缘层的一上表面至n2及nh3的一气体混合物；在执行该第一处置之后，形成一第二接点插塞在该第一绝缘层中，且与该第二导电特征接触，该第二接点插塞由该导电材料形成，该第二接点插塞具有一第二氧化上表面，该第二接点插塞的该第二氧化上表面由该导电材料的该氧化物形成；及对该第二接点插塞执行一第二处置，其中该第二处置将该第二接点插塞的该第二氧化上表面暴露至n2及nh3的一气体混合物。
6.根据本揭露的一些实施例，一种半导体装置包含：一电子元件，其包含一基板上方的多个源极/漏极区及一金属栅极结构；一第一绝缘层，覆盖该些源极/漏极区及该金属栅极结构的一顶表面；一第二绝缘层，设置于该第一绝缘层上方，其中该第二绝缘层包含氮化硅、氮氧化硅或其组合；一接点插塞，延伸穿过该第二绝缘层及该第一绝缘层至该些源极/
漏极区或该金属栅极结构，其中该接点插塞具有与该第二绝缘层的一顶表面平齐的一顶表面；一第三绝缘层，设置于该接点插塞及该第二绝缘层上方；及一互连件，设置于该第三绝缘层中且与该接点插塞接触。
附图说明
7.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。请注意，根据行业标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
8.图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13及图14绘示根据一些实施例的形成半导体装置中中间阶段的横截面图；
9.图15绘示根据一些实施例的沉积工具的俯视图。
10.【符号说明】
11.100:半导体装置
12.110:基板
13.120:电子元件
14.122:纳米结构
15.124:类条带鳍片
16.130:浅沟槽隔离(sti)区
17.132:栅极结构
18.134:源极/漏极区
19.136:间隔物
20.138:第一层间介电质(ild)
21.140:栅极介电层
22.144:导电栅极层
23.148:栅极遮罩
24.150:第二层间介电质(ild)
25.152a:开口
26.152b:开口
27.156:导电层
28.158:导电衬里
29.158a:导电衬里
30.158b:导电衬里
31.160:导电填充层
32.160a:第一部分
33.160b:第一部分
34.162a:第二部分
35.162b:第二部分
36.163a:第二部分
37.163b:第二部分
38.164a:接点插塞
39.164b:接点插塞
40.165a:接点插塞
41.165b:接点插塞
42.170:蚀刻终止层(esl)
43.172:第三层间介电质(ild)
44.174:绝缘层
45.180:上部层级互连件
46.182:金属化接线
47.184:导电通孔
48.190:预沉积处置
49.200:半导体装置
50.252a:开口
51.252b:开口
52.258a:导电衬里
53.258b:导电衬里
54.260a:第一部分
55.260b:第一部分
56.262a:第二部分
57.262b:第二部分
58.263a:第二部分
59.263b:第二部分
60.264a:接点插塞
61.264b:接点插塞
62.265a:接点插塞
63.265b:接点插塞
64.266a:接点插塞
65.267a:第二部分
66.268a:接点插塞
67.269a:第二部分
68.270:蚀刻终止层(esl)
69.272:第三层间介电质(ild)
70.274:绝缘层
71.280:互连件
72.290:第一处置
73.292:第二处置
74.300:半导体装置
75.380:互连件
76.382:金属化接线
77.384:导电通孔
78.400:沉积工具
79.402:第一腔室
80.404:第二腔室
81.406:第三腔室
具体实施方式
82.以下揭示内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述元件及配置的特定实例以简化本揭露。当然，这些元件及配置仅为实例且并非意欲为限制性的。举例而言，在以下描述中，第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是处于简单且清楚的目的，且本身并不指明各种实施例及/或所论述组态之间的关系。
83.另外，空间相对术语，诸如
“……
下面”、“下方”、“下部”、“上方”、“上部”及类似者本文中可出于易于描述来使用以描述如诸图中绘示的一个元素或特征与另一(些)元素或特征的关系。空间相对术语意欲涵盖装置在使用或操作中除了描绘于诸图中的定向外的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中使用的空间相对描述词可同样经因此解译。
84.根据本揭露的一些实施例，提供用于形成半导体装置的方法，诸如用于形成钨接点插塞及上部层级互连件(例如，金属化接线及通孔)的方法。举例而言，用于形成半导体装置的方法提供预沉积处置，该预沉积处置包括将接点插塞在合适条件下暴露至nh3及n2的气体混合物。预沉积处置可将接点插塞的氧化部分还原为金属元素，同时防止/减小接点插塞中或上方氮化物的形成。因此，随后形成的上部层级互连件可与接点插塞的金属部分接触，其中在金属部分之间形成很少或不形成氧化物或氮化物。提供接点插塞与上部层级互连件之间的低电阻导电路径。
85.图1至图6绘示根据一些实施例的形成半导体装置100的电子元件及互连结构中中间阶段的横截面图。图1绘示根据一些实施例的包含基板110(例如，半导体基板)的晶圆的横截面图，其中各种电子元件可形成于基板110上方。在后续诸图中，多层级互连结构可形成于各种电子元件120与基板110上方。大体而言，如下文将更详细地论述，图1绘示形成于基板110上方的电子元件120，其中多层级互连结构于后续诸图中形成于电子元件120上方。电子元件120可包括纳米结构场效晶体管fet(nanostructure field-effect transistors fet，nano-fet)，如图1中所绘示。然而，鳍片场效晶体管(fin field-effect transistor，finfet)、平面晶体管及其他类型的电子元件，包括各种主动或被动元件是在本揭露的预期范畴内。
86.一般而言，绘示于图1中的基板110可包含块体半导体基板或绝缘体上硅(silicon-on-insulator，soi)基板。soi基板包括薄半导体层下方的绝缘体层，该薄半导体层是soi基板的主动层。主动层的半导体及块体半导体通常包含晶态半导体材料硅，但可包括一或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，gaas、alas、inas、
gan、aln及类似者)，或其合金(例如，ga
x
al
1-x
as、ga
x
al
1-x
n、in
x
ga
1-x
as及类似者)、氧化物半导体(例如，zno、sno2、tio2、ga2o3及类似者)，或其组合。半导体材料可经掺杂或未经掺杂。可使用的其他基板包括多层基板、梯度基板或混合式定向基板。
87.在一些实施例中，绘示于图1中的电子元件120包括形成于类条带鳍片124上方的纳米结构122(例如，纳米片材、纳米导线、纳米带)，其中纳米结构122将充当电子元件120的通道区。绘示于图1中的横截面在平行于源极/漏极区134之间的电流方向的方向上沿着鳍片124的纵向轴线截取。在一些实施例中，纳米结构122由多层堆叠形成。多层堆叠可包括形成于基板110上方的第一半导体材料及第二半导体材料的交替层。在一些实施例中，沟槽形成于多重堆叠及基板110中，借此通过图案化多重堆叠来形成第一半导体材料的纳米结构122及第二半导体材料的纳米结构(图中未示)且通过图案化基板110来形成鳍片124。沟槽可通过根据图案蚀刻多层堆叠及基板110来形成，该图案通过包括双重图案化或多重图案化工艺的一或多种光学微影工艺来界定。一般而言，双重图案化或多重图案化工艺组合光学微影及自对准工艺，从而允许图案被产生，该些图案具有例如小于以其他方式使用单一直接光学微影工艺获得的间距的间距。
88.如下文将更详细地论述，第二半导体材料层将由栅极结构132替换。举例而言，第一半导体材料及第二半导体材料可为对彼此具有高蚀刻选择性的材料。因此，在由栅极结构132替换第二半导体材料层(例如，纳米结构)时，第二半导体材料可在不显著去除第一半导体材料的情况下被去除。在一些实施例中，第一半导体材料为硅，且第二半导体材料为硅锗。
89.沿着鳍片124的相对侧壁形成的浅沟槽隔离(shallow trench isolation，sti)区130绘示于图1中。sti区130可通过以下操作来形成：沉积一或多种介电材料(例如，氧化硅)以完全填充鳍片124及纳米结构周围的沟槽，及接着使介电材料的顶表面凹陷。sti区130的介电材料可使用以下各者来沉积：高密度电浆化学气相沉积(high-density plasma chemical vapor deposition，hdp-cvd)、低压力cvd(low-pressure cvd，lpcvd)、次大气压cvd(sub-atmospheric cvd，sacvd)、流动式cvd(flowable cvd，fcvd)、旋涂及/或类似者或其组合。在沉积之后，可执行退火工艺或固化工艺。在一些状况下，sti区130可包括衬里，诸如通过将硅表面氧化而生长的热氧化衬里。凹陷工艺可使用例如平坦化工艺(例如，化学机械抛光(chemical mechanical polish，cmp))继的以选择性蚀刻工艺(例如，湿式蚀刻或干式蚀刻或其组合)，选择性蚀刻工艺可使sit区130中的介电材料的顶表面凹陷。
90.在一些实施例中，绘示于图1中的电子元件120的栅极结构132为高k金属栅极(high-k,metal gate；hkmg)栅极结构，该些栅极结构可使用后栅极工艺来形成。在后栅极工艺中，牺牲虚设栅极结构(图中未示)在形成sti区130之后形成。虚设栅极结构中的每一者可包含虚设栅极介电质、虚设栅极电极及硬式遮罩。首先，可沉积虚设栅极介电材料(例如，氧化硅、氮化硅、氮氧化硅或类似者)。接着，虚设栅极材料(例如，非晶硅、多晶硅或类似者)可沉积于虚设栅极介电质上方，且接着经平坦化(例如，由cmp)。硬式遮罩(例如，氮化硅、碳化硅或类似者)可形成于虚设栅极材料上方。虚设栅极结构接着通过以下操作来形成：图案化硬式遮罩，及使用合适光学微影及蚀刻技术将该图案转印至虚设栅极介电质及虚设栅极材料。虚设栅极结构可形成于纳米结构122、鳍片124及sti区130的上表面上方。如下文更详细地描述，虚设栅极结构可由绘示于图1中的栅极结构132替换。绘示于图1中的右
侧上的栅极结构132(在纳米结构122的顶部上且之间可见)为横截面，该横截面垂直于栅极结构132的纵向轴线(沿着源极/漏极区134之间的电流的方向)且通过源极/漏极区134。图1的左侧上的栅极结构132为sti区130上方的沿着垂直于栅极结构132的纵向轴线的轴线的横截面。用以形成虚设栅极结构及硬式遮罩的材料可使用诸如以下各者的任何合适方法来沉积：cvd、电浆增强型cvd(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、电浆增强型ald(plasma-enhanced ald，peald)、热氧化或其组合。
91.如图1中所绘示，形成电子元件120的源极/漏极区134及间隔物136，例如经自对准至虚设栅极结构。间隔物136可通过在虚设栅极图案化之后执行的间隔物介电层的沉积及各向异性蚀刻来形成。间隔物介电层可包括一或多种介电质，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似者或其组合。各向异性蚀刻工艺自虚设栅极结构的顶部上方去除间隔物介电层，从而沿着虚设栅极结构的侧壁留下间隔物136。
92.源极/漏极区134为与纳米结构122接触的半导体区。在一些实施例中，源极/漏极区134可包含重度掺杂区及相对轻度掺杂漏极(lightly-doped drain，ldd)延伸部。一般而言，重度掺杂区使用间隔物136与虚设栅极结构隔开，而ldd区可在形成间隔物136之前形成，且因此在间隔物136下方延伸，且在一些实施例中进一步延伸至半导体的在虚设栅极结构下方的部分中。ldd区可例如通过使用粒子植入工艺植入掺杂剂(例如、as、p、b、in或类似者)来形成。
93.源极/漏极区134可包含磊晶生长区。举例而言，在形成ldd区之后，形成间隔物136，且随后形成重度掺杂源极/漏极区、自对准至间隔物136。详言之，重度掺杂源极/漏极区可通过首先蚀刻鳍片以形成凹部且接着由选择性磊晶生长(selective epitaxial growth，seg)工艺在凹部中沉积晶态半导体材料来形成，该seg工艺可填充凹部且通常延伸超出鳍片的原始表面且在原始表面上方延伸以形成提升的源极-漏极结构，如图1中所绘示。晶态半导体材料可为元素(例如，si或ge或类似者)，或合金(例如，si
1-xcx
或si
1-x
ge
x
、si
1-x-y
ge
xcy
或类似者)。seg工艺可使用任何合适磊晶生长方法，诸如蒸汽/固体/液相磊晶(vpe、spe、lpe)，或金属有机cvd(metal-organic cvd，mocvd)或分子束磊晶(molecular beam epitaxy，mbe)或类似者。高剂量(例如，自约10
14
cm-2
至约10
16
cm-2
)掺杂剂在seg期间原位或由在seg之后执行的离子植入工艺或由其组合来引入至重度掺杂源极/漏极区134中。源极/漏极区134可由诸如掺杂剂的离子植入及类似者的其他工艺来形成。
94.再次参看图1，第一层间介电质(interlayer dielectric，ild)138沉积于电子元件120及sti区130上方。在一些实施例中，合适介电质(例如，氮化硅、碳化硅或类似者或其组合)的接点蚀刻终止层(contact etch stop layer，cesl)(图中未示)可在沉积第一ild 138之前沉积于源极/漏极区134上方。平坦化工艺(例如，cmp)可经执行以去除第一ild 138的额外材料及来自虚设栅极上方的任何剩硬式遮罩材料以形成顶表面，其中虚设栅极材料的顶表面经暴露且可与第一ild 138的顶表面实质上共面。
95.虚设栅极结构及第二半导体材料的纳米结构可使用一或多个蚀刻工艺来去除，借此在各别间隔物136之间产生凹部且在纳米结构122之间产生间隙。接着，包含一或多种介电质的替换栅极介电材料继之以包含一或多种导电材料的替换导电栅极材料可经沉积以完全填充凹部及间隙。栅极介电材料包括例如高k介电材料，诸如金属的氧化物及/或硅酸盐(例如，hf、al、zr、la、mg、ba、ti及其他金属的氧化物及/或硅酸盐)、氮化硅、氧化硅，及类
似者、其组合或其多层。在一些实施例中，导电栅极材料可为包含以下各者的依序形成于栅极介电层顶部上的多层金属栅极堆叠：阻障层、功函数层，及栅极填充层。阻障层的实例材料包括tin、tan、ti、ta、tisin、tasin或类似者，或其多层组合。功函数层对于p型fet可包括tin、tan、ru、mo、al，且对于n型fet可包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr。可使用其他合适功函数材料或组合或其多层。填充凹部及间隙的剩余部分的栅极填充层可包含金属，诸如cu、al、w、co、ru或类似者，或其组合，或其多层。用于形成hkmg栅极层的材料可由诸如以下各者的任何合适方法来沉积：cvd、pecvd、物理气相沉积(physical vapor deposition，pvd)、ald、peald、电化学电镀(electrochemical plating，ecp)、无电电镀及/或类似者。栅极介电材料及导电栅极材料的过量部分可使用例如cmp工艺自第一ild138的顶表面去除，借此分别形成统称为栅极结构132的栅极介电层140及导电栅极层144。如图1中所绘示，所得结构可为实质共面表面，该实质共面表面包含第一ild 138、间隔物136，及位于各别间隔物136之间的hkmg栅极层的剩余部分(例如，层140及144)的暴露顶表面。
96.在一些实施例中，间隔物136的对置部分之间的栅极介电层140及对应上覆导电栅极层144经凹陷。因此，凹部直接形成于栅极结构132上方且间隔物136的对置部分之间。包含诸如氮化硅、氮氧化硅或类似者的介电材料的一或多个层的栅极遮罩148填充于凹部中，继之以平坦化工艺以去除介电材料的在第一ild 138上方延伸的过量部分。随后形成的接点插塞165b(下文关于图4论述)可穿透栅极遮罩148以接触导电栅极层144的顶表面。
97.第二ild 150可沉积于第一ild 138上方，如图1中所绘示。在一些实施例中，用以形成第一ild 138及第二ild 150的绝缘材料可包含氧化硅、磷硅玻璃(phosphosilicate glass，psg)、硼硅玻璃(borosilicate glass，bsg)、硼磷硅玻璃(boron-doped phosphosilicate glass，bpsg)、无掺杂硅玻璃(undoped silicate glass，usg)、低介电常数(low dielectric constant，low-k)介电质，诸如氟硅酸盐玻璃(fluorosilicate glass，fsg)、碳氧化硅(sioch)、碳掺杂氧化物(carbon-doped oxide，cdo)、流动式氧化物或多孔氧化物(例如，干凝胶/气凝胶)或类似者，或其组合。用以形成第一ild 138及第二ild 150的介电材料可使用任何合适方法，诸如cvd、pvd、ald、peald、pecvd、sacvd、fcvd、旋涂及/或类似者或其组合来沉积。
98.图1进一步绘示开口152a及开口152b的形成。开口152a将随后用以形成通过第二ild 150、第一ild 138及cesl(若存在)至源极/漏极区134的接点插塞165a(参见以下图4)。开口152b随后将用以形成穿过ild 150及栅极遮罩148至栅极结构132的导电栅极层144的接点插塞165b(参见以下图4)。在一些实施例中，开口152a及152b使用合适的光学微影及蚀刻工艺来形成。在一些实施例中，开口152a及152b可使用第一蚀刻工艺蚀刻穿过第二ild 150及第一ild 138；可使用第二蚀刻工艺经由栅极遮罩148蚀刻；且可接着使用第三蚀刻工艺经由cesl(图中未示)来蚀刻。在一些实施例中，蚀刻工艺可过度蚀刻，且因此开口152a及152b分别延伸至源极/漏极区134及/或栅极结构132中，且开口152a及152b的底部可分别与源极/漏极区134及/或栅极结构132的顶表面平齐(例如，处于同一位准或距基板具有相同距离)，或低于该些顶表面(例如，更靠近于基板)。
99.在图2中，根据一些实施例，导电层156可沉积于开口152a及152b中且第二ild 150上方。导电层156可包括一或多个层。举例而言，在一些实施例中，导电层包括导电衬里158
及导电衬里158上方的导电填充层160。导电衬里158可包括阻障金属，该些阻障金属用以减小导电材料自导电填充层160至周围介电材料中的向外扩散。在一些实施例中，导电衬里158可包含两个阻障金属层。第一阻障金属与源极/漏极区134中的半导体材料接触，且随后可与源极/漏极区134中的重度掺杂半导体化学反应，以形成低电阻欧姆接点，之后可去除未反应金属。举例而言，若源极/漏极区134中的重度掺杂半导体为硅或含硅锗合金半导体，则第一阻障金属可包含ti、ni、pt、co、其他合适金属或其合金。导电衬里158的第二阻障金属层可另外包括其他金属(例如，tin、tan、ta，或其他合适金属，或其合金)。导电填充层160可由诸如钨或其合金的导电材料形成。导电填充层160可沉积于导电衬里158上方以使用任何可接受沉积技术(例如，cvd、ald、peald、pecvd、pvd、ecp、无电电镀、类似者或其任何组合)来填充开口152a及152b。
100.在图3中，平坦化工艺经执行以去除第二ild 150上方的过量导电层156，借此在开口152a中形成接点插塞164a且在开口152b中形成接点插塞164b。接点插塞164a可延伸穿过第一ild 138及第二ild 150及cesl(图中未示)以进行至电子元件的电极，诸如电子元件120的源极/漏极区134的实体且电连接。接点插塞164b可延伸穿过第二ild 150及栅极遮罩148以进行至电子元件的电极，诸如电子元件120的栅极结构132的实体且电连接。
101.平坦化工艺可为化学机械抛光(chemical mechanical polish，cmp)工艺。cmp工艺可包括用于去除第二ild 150上方的过量导电层156的抛光步骤，及用于去除剩余在接点插塞164a的顶表面、接点插塞164b的顶表面及第二ild 150的顶表面上的残余物或其他污染物的湿式清洗步骤。在一些实施例中，湿式清洗步骤包括通过清洗溶液刷洗接点插塞164a及164b以及第二ild 150的顶表面。在一些实施例中，清洗溶液为去离子(deionized，di)水。在一些实施例中，清洗溶液为具有诸如二羧酸、氢氟酸(hydrofluoric acid，hf)或磷酸(h3po4)的酸或诸如氢氧化铵(nh4oh)的碱的去离子(deionized，di)水。在一些实施例中，清洗溶液可为诸如nh4oh、过氧化氢(h2o2)及di水的混合溶液，或氟化氢铵(nh4f)、hf及di水的混合物。
102.cmp工艺的湿式清洗步骤可去除接点插塞164a及164b以及第二ild 150的顶表面上的残余物或其他污染物，但湿式清洗步骤亦可氧化接点插塞164a及164b的上部部分。因此，一个所得接点插塞164a尤其可包括设置于导电衬里158a上方的由导电材料形成的第一部分160a及设置于第一部分160a上方的由导电材料的氧化物形成的第二部分162a。一个所得接点插塞164b尤其可包括设置于导电衬里158b上方的由导电材料形成的第一部分160b及设置于第一部分160b上方的由导电材料的氧化物形成的第二部分162b。在一些实施例中，接点插塞164a及164b的第二部分162a及162b分别由氧化钨形成，氧化钨相较于钨金属具有差的导电率且可难以由合适蚀刻工艺完全去除。请注意，所绘示cmp工艺仅为可引起接点插塞164a及164b的氧化的一种方法，诸如暴露于含氧环境(例如，空气)的其他方法扔可引起氧化。在一些实施例中，第二部分162a及162b具有约2nm至约5nm的厚度。
103.图4绘示执行根据一些实施例的预沉积处置。在平坦化工艺之后，晶圆(例如，半导体装置100)可传送至沉积工具400(参见图15)，诸如cvd工具或pecvd工具的第一腔室402。如下文更详细地论述，蚀刻终止层及另一ild沉积于第二ild 150上方。在形成蚀刻终止层及另一ild之前，预沉积处置可经执行以分别将接点插塞164a及164b的第二部分162a及162b中的导电材料的氧化物转换成导电材料的金属状态(例如，将氧化钨还原成钨金属)，
借此分别形成接点插塞165a及165b。在接点插塞165a及165b中，第一部分160a及160b以及第二部分163a及163b两者由导电材料(例如，钨金属)形成，且实质上无氧。
104.在一些实施例中，预沉积处置190包括在第一腔室402中提供n2及nh3气体混合物的电浆。气体混合物中n2与nh3的浓度比率可为约2至约16。电浆可由具有范围为400瓦特至800瓦特(例如，600w)的功率及范围为10至20mhz(例如，135mhz)的频率的射频(radio frequency，rf)产生器提供。第一腔室402中的n2流动速率可为约4000sccm至4500sccm，且第一腔室402中的nh3流动速率可为约275sccm至2000sccm。预沉积处置190可在约340℃至约500℃，诸如400℃的腔室温度下执行。在一些实施例中，预沉积处置190经执行历时约12秒至约24秒。在一些实施例中，预沉积处置190以约2
×
10
10
原子/cm-3
至约5
×
10
10
原子/cm-3
的浓度提供h离子。
105.在预沉积处置190期间，nh3的氢离子可与氧化钨反应，从而充当将氧化钨还原成钨金属的还原剂。氢离子相较于氮离子或原子与氧化钨可具有较大反应速率，使得实质上无氮化钨在预沉积处置中形成于接点插塞165a及165b中且上方。自nh3及n2分离的氮离子或原子可替代地与第二ild 150的上部部分反应，借此在第二ild 150上方形成绝缘层174。举例而言，在第二ild 150为氧化硅的实施例中，绝缘层174可为氮化硅、氮氧化硅，或其组合。在一些实施例中，绝缘层174的顶表面与接点插塞165a及165b的顶表面实质平齐。在一些实施例中，绝缘层174具有约1nm至约2nm的厚度。
106.气体混合物中n2的添加亦可有助于在预沉积处置190期间防止/减小第二ild 150的蚀刻。在一些实施例中，nh3可蚀刻第二ild 150的材料。举例而言，在第二ild 150包含氧化硅的实施例中，nh3可在预沉积处置期间蚀刻且损害第二ild 150。气体混合物中n2的添加可防止/减小第二ild 150的蚀刻。
107.应注意，在预沉积处置190期间，气体混合物中过高浓度的nh3(例如，n2与nh3的浓度比率低于2)将产生过量氢离子。这些过量氢离子可扩散至接点插塞165a及165b下方的特征，诸如源极/漏极区134或栅极结构132中，且导致对该些特征的损害。预沉积处置190的过高腔室温度或过长时间周期亦可产生过量h离子。此外，相较于n2具有过量nh3可允许nh3蚀刻且损害第二ild 150。另一方面，在气体混合物的n2与nh3的浓度比率过高(例如，n2与nh3的浓度比率高于16)、腔室温度过低及/或预沉积处置190的时段并非足够长的一些实施例中，预沉积处置190可能并不足以将接点插塞164a及164b的第二部分162a及162b中的氧化物还原，借此引起较高接触电阻。
108.在图5中，根据一些实施例，晶圆(例如，半导体装置100)经传送至用于沉积esl 170的沉积工具400的第二腔室404(参见图15)。esl 170可使用cvd或pecvd沉积于第二ild 150及接点插塞165a及165b上方。esl 170可包括氧化铝、氮化铝、碳化硅，或其组合。在一些实施例中，esl 170具有约至约诸如约的厚度。在一些实施例中，沉积工具400提供用于在腔室之间传送晶圆的路径的实质真空环境。晶圆可自第一腔室402及第二腔室404在实质真空环境下方传送。因此，接点插塞165a及165b在接点插塞165a及165b的经暴露顶表面由esl 170密封之前可能并未暴露至空气或氧，借此防止/减小接点插塞165a及165b在晶圆传送期间氧化。
109.再次参看图5，晶圆(例如，半导体装置100)经传送至沉积工具400的第三腔室406(参见图15)从而在esl 170上方沉积第三ild 172。第三ild 172可为由具有低于约3.0的k
值的低k介电材料形成的层。在一些实施例中，第三ild 172由诸如siocn、sicn、sioc、sioch或类似者的多孔材料形成，且可通过在esl 170上方初始地形成前驱物层来形成。前驱物层可包括基质材料及散置于基质材料内的成孔剂两者，或可替代地包括基质材料而无成孔剂。在一些实施例中，前驱物层可例如通过由基质材料与成孔剂同时沉积的pecvd共同沉积基质及成孔剂来形成，借此形成具有混合在一起的基质材料及成孔剂的前驱物层。然而，在一些实施例中，使用同时pecvd工艺的共同沉积并非可用以形成前驱物层的唯一工艺。
110.基质材料或基底介电材料可使用诸如pecvd的工艺来形成，尽管诸如cvd的任何合适工艺可替代地予以利用。pecvd工艺可利用前驱物，诸如甲基二乙氧基硅烷(methyldiethoxysilane，dems)，尽管可替代地利用其他前驱物，诸如其他硅烷、烷基硅烷(例如，三甲基硅烷及四甲基硅烷)、硅氧烷(例如，甲基三乙氧基硅烷(methyltriethoxysilane，mteos)、甲基三甲氧基硅烷(methyltrimethoxysilane，mtmos)、二甲氧基甲基硅烷(methyldimethoxysilane，mdmos)、三甲基甲氧基硅烷(trimethylmethoxysilane，tmmos)及二甲基二甲氧基硅烷(dimethyldimethoxysilane，dmdmos))、线性硅氧烷及环硅氧烷(例如，八甲基环四氧硅烷(octamethylcyclotetrasiloxane，omcts)及四甲基环四硅氧烷(tetramethylcyclotetrasiloxane，tmcts))、这些各物的组合或类似者。在一些实施例中，成孔剂为分子，该分子在基质材料已经凝固以便于基质内形成孔之后自基质材料去除，且借此减小第三ild 172的介电常数的总体值。在一些实施例中，成孔剂可包括α-萜品烯(alpha-terpinene，atrp)(1-异丙基-4-甲基-1,3-环己二烯)、环辛烷(船形)、1,2-双(三乙氧基硅烷)乙烷硅或其组合。
111.在前驱物层已通过散布于基质材料内的成孔剂形成之后，成孔剂自基质材料去除以在基质材料内形成孔。在一实施例中，成孔剂的去除由退火工艺来执行，退火工艺可使成孔剂材料分解且蒸发，借此允许成孔剂材料扩散且离开基质材料，借此留下结构上完好无损的多孔介电材料作为第三ild 172。举例而言，可利用范围为约200℃与约1100℃，诸如约400℃历时例如范围为约10秒至约1200秒，诸如约200秒的退火。替代地，其他合适工艺可用以去除成孔剂，诸如通过紫外线(ultraviolet，uv)辐射辐照成孔剂以分解成孔剂或利用微波来分解成孔剂。
112.在图6中，上部层级互连件180(下文中被称作互连件180)根据一些实施例形成于第三ild 172及esl 170中。互连件180可包括金属化接线182及将金属化接线182垂直连接至接点插塞165a及165b的导电通孔184。举例而言，互连件180的形成可包括在第三ild 172中形成用于收容金属化线182的开口、在第三ild 172中形成用于收容导电通孔184的开口，其中用于收容导电通孔184的开口可暴露esl 170的数个部分。用于形成开口的蚀刻工艺可包括使用电浆自蚀刻剂气体形成反应性物质。在一些实施例中，电浆可为远端电浆。蚀刻剂气体可包括氟碳化学物质，诸如c4f6、cf4、c5f、nf3、类似者或其组合。在一些实施例中，蚀刻剂气体使用氟碳化学物质，其中o2或ar用作载气。
113.根据一些实施例，esl 170的数个部分自用于收容导电通孔184的开口去除，以暴露下伏接点插塞165a及165b。esl 170可使用各向异性干式蚀刻来去除，该干式蚀刻对于绝缘层174以及接点插塞165a及165b的材料为选择性的。因此，所得开口可暴露下伏接点插塞165a及165b。在一些实施例中，蚀刻第三ild 172及/或esl 170的工艺可由所得绝缘层174
终止，即使在过度蚀刻发生时，且保护第二ild 150以免在形成互连件180期间被损害。
114.接着，导电层形成于开口中。导电层可包括一或多个层。举例而言，在一些实施例中，导电层包含导电衬里及导电衬里上方的导电填充材料。导电衬里可包括ta、tan、ti、tin或其组合，且导电填充材料可包括金属或金属合金，诸如铜、银、金、铝、其合金，或其组合。在一些实施例中，形成导电填充材料包括沉积薄的种子层(图中未示)，薄的种子层可包括铜或铜合金，及由ecp，诸如高电压ecp填充开口的剩余部分。在一些实施例中，使用cvd、pvd或无电电镀来形成导电填充材料。
115.平坦化工艺可经执行以去除导电层的过量部分，借此形成具有金属化接线182及导电通孔184的互连件180。平坦化工艺可为研磨工艺或cmp工艺，且其可经执行，使得导电填充材料、导电衬里及第三ild 172的顶表面为平齐或实质上平齐的。在一些实施例中，导电通孔184导降于接点插塞165a及165b以及绝缘层174上。在完成互连件180之后，额外金属化接线(图中未示)及额外导电通孔(图中未示)可形成于金属化接线182上方。
116.在图7至图13中，半导体装置200及用于形成半导体装置200的方法根据一些实施例进行绘示。半导体装置200可通过类似处理步骤来形成，其中类似参考数字指类似组件，如用于形成半导体装置100的方法中所绘示，其中形成源极/漏极接点插塞及栅极接点插塞在分离步骤中执行且经分离地处置。
117.在图8中，根据一些实施例，开口252a形成于第一ild 138及第二ild 150中。开口252a可使用与开口152a类似的工艺形成，其中用于形成开口252a的光学微影及蚀刻工艺并不包括形成暴露栅极结构132的开口。在图9中，导电层形成于开口252a中且第一ild 138上方，且接着经平坦化以使用与绘示于图1至图7中的相同的材料及形成工艺来在开口252a中形成接点插塞264a。在一些实施例中，接点插塞264a具有与绘示于图3中的接点插塞164a相同的特性或性质。在一些实施例中，接点插塞264a可包括一或多个层。举例而言，在一些实施例中，接点插塞264a包括导电衬里258a及由导电材料形成于导电衬里258a上方的第一部分260a，及设置于接点插塞264a的第一部分上方的由导电材料的氧化物形成的第二部分262a。导电衬里258a、接点插塞264a的第一部分260a及接点插塞264a的第二部分262a可分别具有类似于或相同于导电衬里158a、接点插塞164a的第一部分160a及接点插塞164a的第二部分162a的特性或性质。
118.在图9中，第一处置290经执行以将接点插塞264a的第二部分262a中的导电材料的氧化物转换成导电材料的金属状态(例如，将氧化钨还原成钨金属)，借此形成接点插塞265a。在接点插塞265a中，第一部分260a以及第二部分263a两者由导电材料(例如，钨金属)形成，且实质上无氧。
119.第一处置290可与预沉积处置190相同，其中第一处置290可在不同于沉积工具400的任何工具中执行。举例而言，第一处置290可在能够提供n2及nh3的气体混合物的任何工具，诸如用于形成开口252a的蚀刻工具中执行，此情形可通过在不同工具之间省略传送晶圆来节省时间。通过执行第一处置290，绝缘层274可形成于第二ild 150上方。在一些实施例中，绝缘层274可具有与绝缘层174相同的特性或性质。
120.在图10中，根据一些实施例，用于形成接点插塞265b的开口252b形成于第二ild 150及栅极遮罩148中以暴露栅极结构132的导电栅极层144的表面。开口252b可使用与开口152b类似的工艺形成，其中用于形成开口252b的光学微影工艺及蚀刻工艺并不包括形成用
于暴露源极/漏极区134的开口。
121.在图11中，导电层形成于开口252b中且绝缘层274上方，且接着经平坦化以使用与绘示于图1至图7中的相同材料及形成工艺在开口252b中形成接点插塞264b。在一些实施例中，用于形成接点插塞264b的cmp的湿式清洗工艺可氧化接点插塞265a及264b的上部部分。因此，一个所得接点插塞266a可包括导电衬里258a、设置于导电衬里258a上方的由导电材料形成的第一部分260a及设置于接点插塞266a的第一部分260a上方的由导电材料的氧化物形成的第二部分267a。导电衬里258a、接点插塞266a的第一部分260a及接点插塞266a的第二部分267a可分别具有相同于或类似于导电衬里158b、接点插塞164a的第一部分160a及接点插塞164a的第二部分162a的特性或性质。在一些实施例中，一个所得接点插塞264b可包括导电衬里258b、设置于导电衬里258b上方的由导电材料形成的第一部分260b，及设置于接点插塞264b的第一部分260b上方的由导电材料的氧化物形成的第二部分262b。导电衬里258b、接点插塞264b的第一部分260b及接点插塞264b的第二部分262b可分别具有相同于或类似于导电衬里158b、接点插塞164b的第一部分160b及接点插塞164b的第二部分162b的特性或性质。
122.接着，在图12中，晶圆(例如，半导体装置200)经传送至沉积工具400(参见图15)从而将esl 270及第三ild 272沉积于绝缘层274以及接点插塞265a及264b上方。在一些实施例中，根据一些实施例，在esl 170及第三ild 172的沉积之前，晶圆传送至沉积工具400的第一腔室402以执行第二处置292。第二处置292可使用与预沉积处置190及/或第一处置290相同的参数来执行。因此，第二部分267a及262b中的导电材料的氧化物可转换成导电材料的金属状态(例如，将氧化钨还原成钨金属)，借此形成接点插塞268a及265b。根据一些实施例，在接点插塞268a中，第一部分260a以及第二部分269a两者由导电材料(例如，钨金属)形成，且实质上无氧。根据一些实施例，在接点插塞265b中，第一部分260b以及第二部分263b两者由导电材料(例如，钨金属)形成，且实质上无氧。
123.在图13中，esl 270、第三ild 272及互连件280可形成于接点插塞268a及265b以及绝缘层274上方。在一些实施例中，esl 270、第三ild 272及互连件280可分别使用与esl 170、第三ild 172及互连件180类似的工艺及材料形成。在完成互连件280之后，额外金属化接线(图中未示)及额外导电通孔(图中未示)可使用与如上文所描述的互连件180类似的材料及类似的工艺形成于互连件280上方。
124.在图14中，半导体装置300及用于形成半导体装置300的方法根据一些实施例进行绘示。半导体装置300可具有类似于半导体装置100的结构(其中类似参考数字指类似组件)，且可由类似制造工艺形成，其中互连件380的导电通孔384可与接点插塞165a及165b的侧壁接触。在一些实施例中，接点插塞165a或接点插塞165b的顶表面的一部分保持由esl 170密封。举例而言，根据一些实施例，如图14中所绘示，互连件380的导电通孔384穿过esl 170、绝缘层174形成，且延伸至第二ild 150的相邻于接点插塞165a或165b的一部分中，以与接点插塞165a或165b的侧壁接触。互连件380的形成可类似于互连件180的形成，其中形成用于收容互连件380的开口的蚀刻工艺进一步蚀刻穿过绝缘层174及第二ild 150的一部分。因为互连件180的导电通孔384可与接点插塞165a或165b的侧壁接触，所以互连件380与接点插塞165a或165b之间的总接触面积可经增大，借此减小互连件380与接点插塞165a或165b之间的电阻。在完成互连件380之后，额外金属化接线(图中未示)及额外导电通孔(图
中未示)可使用与如上文所描述的互连件180类似的材料及类似的工艺形成于金属化接线382上方。
125.如上文所论述，特定预沉积处置可有助于形成至接点插塞的低电阻接点。特定预沉积处置可包括在合适条件下暴露接点插塞至nh3及n2的气体混合物，且处置可将接点插塞的氧化部分还原至金属元素，同时不在接点插塞中或上方形成氮化物。因此，随后形成的上部层级互连件可在之间形成很少或不形成氧化物或氮化物情况下与接点插塞的金属部分接触，借此提供接点插塞与上部层级互连件之间的低电阻导电路径。此外，预沉积处置亦可氮化包围接点插塞的绝缘层的上部部分，以形成绝缘层。绝缘层可为一层、允许上部层级互连件导降于保护层上或充当保护层，该保护层防止包围接点插塞的ild在形成互连件期间被过度蚀刻。
126.在一实施例中，一种形成一半导体装置的方法包括：在一基板上方形成一电子元件；在该电子元件上方形成一第一绝缘层；形成一接点插塞，该接点插塞延伸穿过该第一绝缘层至该电子元件，其中该接点插塞包括由一导电材料形成的一第一部分及设置于该第一部分上方的由该导电材料的一氧化物形成的一第二部分；执行一处置以将该接点插塞及该第一绝缘层暴露至n2及nh3的一气体混合物；在执行该处置之后，在该接点插塞及该第一绝缘层上方形成一第二绝缘层；及在该第二绝缘层中且与该接点插塞接触地形成一互连件。在一实施例中，形成该接点插塞包括：在该第一绝缘层中形成一开口；在该开口中且该第一绝缘层上方形成一导电层；及执行一化学机械抛光工艺，其中该化学机械抛光工艺包括一抛光步骤及一湿式清洗步骤。在一实施例中，该化学机械抛光工艺的该湿式清洗步骤氧化该导电层的该些剩余部分的一上部部分以形成该导电材料的该氧化物。在一实施例中，该导电材料为钨金属，且该处置使该接点插塞的该第二部分中的氧化物还原成钨金属。在一实施例中，该处置将该第一绝缘层的一上部部分转换成一第三绝缘层，其中该第三绝缘层包括氮化硅、氮氧化硅或其组合。在一实施例中，该第三绝缘层具有与该接点插塞的一顶表面平齐的一顶表面。在一实施例中，该方法进一步包括以下步骤：在执行该处置之后且在形成该第二绝缘层之前在该第一绝缘层及该接点插塞上方形成一蚀刻终止层，其中该蚀刻终止层包括氧化铝、氮化铝、碳化硅，或其组合。在一实施例中，执行该处置及形成该第二绝缘层的该些步骤在一沉积工具的不同腔室中执行。在一实施例中，该气体混合物中n2与nh3的一浓度比率为2至16。在一实施例中，该处置在340℃至400℃的一温度下执行历时12秒至24秒。
127.在一实施例中，一种形成一半导体装置的方法包括以下步骤：在一基板上方形成一第一导电特征及一第二导电特征；形成一第一绝缘层，该第一绝缘层覆盖该第一导电特征及该第二导电特征；在该第一绝缘层中且与该第一导电特征接触地形成一第一接点插塞，该第一接点插塞由一导电材料形成，该第一接点插塞具有一第一氧化上表面，该第一接点插塞的该第一氧化上表面由该导电材料的一氧化物形成；执行一第一处置，其中该第一处置包括暴露该第一接点插塞的该第一氧化上表面及该第一绝缘层的一上表面至n2及nh3的一气体混合物；在执行该第一处置之后，在该第一绝缘层中且与该第二导电特征接触地形成一第二接点插塞，该第二接点插塞由该导电材料形成，该第二接点插塞具有一第二氧化上表面，该第二接点插塞的该第二氧化上表面由该导电材料的该氧化物形成；及对该第二接点插塞执行一第二处置，其中该第二处置将该第二接点插塞的该第二氧化上表面暴露
至n2及nh3的一气体混合物。在一实施例中，该第一导电特征为一栅极结构与一源极/漏极区中的一者，且该第二导电特征为该栅极结构及该源极/漏极区中的另一者。在一实施例中，形成该第二接点插塞的步骤包括执行一化学机械抛光工艺的步骤，其中该化学机械抛光工艺包括清洗该第一接点插塞及该第二接点插塞的顶表面。在一实施例中，执行该第一处置的步骤使该第一接点插塞的该第一氧化上表面还原至该导电材料。在一实施例中，该第一处置使该第一绝缘层的该上表面氮化。在一实施例中，该气体混合物中n2与nh3的一浓度比率为2至16。
128.在一实施例中，一种半导体装置包括：一电子元件，该电子元件包括一基板上方的源极/漏极区及一金属栅极结构；一第一绝缘层，该第一绝缘层覆盖该源极/漏极区及该金属栅极结构的一顶表面；一第二绝缘层，该第二绝缘层设置于该第一绝缘层上方，其中该第二绝缘层包括氮化硅、氮氧化硅，或其组合；一接点插塞，其延伸穿过该第二绝缘层及该第一绝缘层至该源极/漏极区或该金属栅极结构，其中该接点插塞具有与该第二绝缘层的一顶表面实质平齐的一顶表面；一第三绝缘层，该第三绝缘层设置于该接点插塞及该第二绝缘层上方；及一互连件，该互连件设置于该第三绝缘层中且与该接点插塞接触。在一实施例中，该互连件具有与该第二绝缘层的该顶表面实质平齐的一底表面。在一实施例中，该半导体装置进一步包括设置于该第二绝缘层与该第三绝缘层之间的一第四绝缘层，其中该第四绝缘层包含氧化铝、氮化铝、碳化硅或其组合。在一实施例中，该互连件延伸穿过该第二绝缘层及该第一绝缘层的一部分，其中该互连件是与该接点插塞的一侧壁接触。
129.前述内容概述若干实施例的特征，使得熟习此项技术者可更佳地理解本揭露的态样。熟习此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟习此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代及替代而不偏离本揭露的精神及范畴。

技术特征：
1.一种形成半导体装置的方法，其特征在于，该方法包含以下步骤：在一基板上方形成一电子元件；在该电子元件上方形成一第一绝缘层；形成一接点插塞，该接点插塞延伸穿过该第一绝缘层至该电子元件，其中该接点插塞包含由一导电材料形成的一第一部分及设置于该第一部分上方的由该导电材料的一氧化物形成的一第二部分；执行一处置以将该接点插塞及该第一绝缘层暴露至n2及nh3的一气体混合物；在执行该处置之后，在该接点插塞及该第一绝缘层上方形成一第二绝缘层；及形成一互连件在该第二绝缘层中，且与该接点插塞接触。2.如权利要求1所述的方法，其特征在于，形成该接点插塞的步骤包含以下步骤：在该第一绝缘层中形成一开口；在该开口中且该第一绝缘层上方形成一导电层；及执行一化学机械抛光工艺，其中该化学机械抛光工艺包含一抛光步骤及一湿式清洗步骤。3.如权利要求2所述的方法，其特征在于，该化学机械抛光工艺的该湿式清洗步骤氧化该导电层的剩余部分的一上部部分以形成该导电材料的该氧化物。4.如权利要求1所述的方法，其特征在于，该导电材料为钨金属，且该处置使该接点插塞的该第二部分中的氧化钨还原成钨金属。5.如权利要求1所述的方法，其特征在于，该处置将该第一绝缘层的一上部部分转换成一第三绝缘层，其中该第三绝缘层包含氮化硅、氮氧化硅或其一组合。6.如权利要求5所述的方法，其特征在于，该第三绝缘层具有与该接点插塞的一顶表面平齐的一顶表面。7.如权利要求1所述的方法，其特征在于，进一步包含以下步骤：在执行该处置之后且在形成该第二绝缘层的步骤之前，在该第一绝缘层及该接点插塞上方形成一蚀刻终止层，其中该蚀刻终止层包含氧化铝、氮化铝、碳化硅或其一组合。8.如权利要求1所述的方法，其特征在于，其中执行该处置及形成该第二绝缘层的步骤在一沉积工具的不同腔室中执行。9.一种形成半导体装置的方法，其特征在于，该方法包含以下步骤：在一基板上方形成一第一导电特征及一第二导电特征；形成一第一绝缘层，该第一绝缘层覆盖该第一导电特征及该第二导电特征；形成一第一接点插塞在该第一绝缘层中，且与该第一导电特征接触，该第一接点插塞由一导电材料形成，该第一接点插塞具有一第一氧化上表面，该第一接点插塞的该第一氧化上表面由该导电材料的一氧化物形成；执行一第一处置，其中该第一处置包含暴露该第一接点插塞的该第一氧化上表面及该第一绝缘层的一上表面至n2及nh3的一气体混合物；在执行该第一处置之后，形成一第二接点插塞在该第一绝缘层中，且与该第二导电特征接触，该第二接点插塞由该导电材料形成，该第二接点插塞具有一第二氧化上表面，该第二接点插塞的该第二氧化上表面由该导电材料的该氧化物形成；及对该第二接点插塞执行一第二处置，其中该第二处置将该第二接点插塞的该第二氧化
上表面暴露至n2及nh3的一气体混合物。10.一种半导体装置，其特征在于，包含：一电子元件，包含一基板上方的多个源极/漏极区及一金属栅极结构；一第一绝缘层，覆盖该多个源极/漏极区及该金属栅极结构的一顶表面；一第二绝缘层，设置于该第一绝缘层上方，其中该第二绝缘层包含氮化硅、氮氧化硅或其组合；一接点插塞，延伸穿过该第二绝缘层及该第一绝缘层至该多个源极/漏极区或该金属栅极结构，其中该接点插塞具有与该第二绝缘层的一顶表面平齐的一顶表面；一第三绝缘层，设置于该接点插塞及该第二绝缘层上方；及一互连件，设置于该第三绝缘层中且与该接点插塞接触。

技术总结
一种半导体装置及其形成方法，形成一半导体装置的方法包括：在一基板上方形成一电子元件；在该电子元件上方形成一第一绝缘层；形成一接点插塞，该接点插塞延伸穿过该第一绝缘层至该电子元件，其中该接点插塞包括由一导电材料形成的一第一部分及设置于该第一部分上方的由该导电材料的一氧化物形成的一第二部分；执行一处置以将该接点插塞及该第一绝缘层暴露至N2及NH3的一气体混合物；在执行该处置之后，在该接点插塞及该第一绝缘层上方形成一第二绝缘层；及在该第二绝缘层中且与该接点插塞接触地形成一互连件。接触地形成一互连件。接触地形成一互连件。


技术研发人员：王超群
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.03.10
技术公布日：2023/9/25