晶体管器件的制作方法

晶体管器件


背景技术：

1.用于功率电子应用中的晶体管器件通常用硅(si)半导体材料来制造。用于功率应用的常见晶体管器件包括sisi功率mosfet和si绝缘栅双极晶体管(igbt)。
2.用于功率应用的晶体管器件可以是基于电荷补偿原理的，并且可以包括有源单元场，该有源单元场包括多个沟槽，每个沟槽包括用于电荷补偿的场板。在一些设计中，沟槽和形成在邻近沟槽之间的台面各自具有细长条状结构。在一些其他设计中，沟槽具有柱形针状形状，例如de102014112371a1中所公开的。柱形沟槽内的场板也具有柱形或针形状，其中台面是由布置在柱形沟槽之间的半导体衬底的区形成的。柱形场板提供电荷补偿，并提供减小mosfet器件的面积比导通电阻的机会。典型地，晶体管器件的有源单元场被边缘终端结构横向包围，该边缘终端结构用于避免半导体器件由于边缘效应而击穿，并改进器件的性能。具有改进性能的晶体管器件将是所期望的。


技术实现要素：

3.根据本发明，提供了一种晶体管器件，其包括具有前表面和有源区域的半导体衬底。有源区域包括多个有源晶体管单元，每个有源晶体管单元包括柱形沟槽，该柱形沟槽包括场板。每个有源晶体管单元还包括台面和栅电极。晶体管器件还包括布置在半导体衬底的前表面上的金属化结构。金属化结构提供了栅极焊盘和源极焊盘。栅极焊盘的至少一部分被布置在有源区域上方。
4.由于栅极焊盘的至少一部分被布置在有源区域上方，因此栅极焊盘的该部分被布置在有源区域的一些有源晶体管单元上方。术语上方用于描述基本上平行于半导体衬底的前表面并且与半导体衬底的前表面分离且间隔开的平面。有源晶体管单元贡献于通过晶体管器件对负载的切换。由于栅极焊盘的至少一部分被布置在有源区域和有源晶体管单元上方，因此相对于其中栅极焊盘被横向布置成与半导体衬底内的有源区域邻近使得没有有源晶体管单元被布置在栅极焊盘下方的设计，增加了有源区域。由于增加了有源区域，因此晶体管器件的rds(on).面积减小。
5.半导体衬底可以由硅形成，例如单晶硅或硅的外延层。
6.如本文所使用的，晶体管器件被描述为包括源极、漏极和栅极。如本文所使用的，晶体管器件的电极或端子被称为源极、漏极和栅极。因此，这些术语还涵盖其他类型器件(例如，绝缘栅双极晶体管)的功能等效端子。例如，如本文所使用的，术语“源极”不仅包括mosfet器件的源极，而且包括绝缘栅双极晶体管(igbt)器件的发射极和bjt器件的发射极，术语“漏极”不仅包括mosfet器件的漏极，而且包括绝缘栅双极晶体管(igbt)器件的集电极和bjt器件的集电极，并且术语“栅极”不仅包括mosfet器件的栅极，而且包括绝缘栅双极晶体管(igbt)器件的栅极和bjt器件的基极。
7.由于用于场板的沟槽具有柱形形式，所以场板也具有柱形形式。柱形描述了一种形状，其中，沟槽的从前表面起的深度大于其宽度和阔度，例如至少是其宽度和阔度的两倍那么大，这与条形沟槽结构相对，所述条形沟槽结构是更长的，相比于其更深而言。术语“针
形”和“针状”与“柱形”可互换使用，以描述在半导体衬底中形成的这种沟槽结构，其具有与其在衬底中的高度/深度成比例的小或窄的圆周或宽度。
8.柱形沟槽以及因此布置在其中的柱形场板通常布置成规则阵列(例如行和列的正方形网格阵列)或者交错的行和列或者六边形阵列。
9.源极焊盘被布置成与半导体衬底的前表面上的栅极焊盘横向邻近并间隔开，并且还被布置在有源区域和一些有源晶体管单元上方。源极焊盘的基本上整个横向区域都可以布置在有源区域上方。
10.在一些实施例中，在金属化结构中提供一个或多个栅极焊盘和一个或多个源极焊盘。在包括两个或更多个栅极焊盘的实施例中，每个栅极焊盘的一部分被布置在有源区域上方。一个或多个源极焊盘也被布置在有源区域上方。
11.漏极焊盘可以布置在半导体衬底的后表面上，后表面与前表面相对。这种布置可以用于垂直晶体管器件，所述垂直晶体管器件具有垂直于前表面延伸的漂移路径。
12.在一些实施例中，晶体管器件还包括到每个柱形场板的第一接触部、到每个台面的第二接触部、以及布置在半导体衬底的第一表面上的第一导电层。第一和第二接触部通过第一导电层电连接。第一导电层电连接至源极焊盘。源极焊盘的至少一个区可以与第一导电层直接接触。第一导电层位于栅极焊盘下方和源极焊盘下方，并提供第一和第二接触部之间的横向导电路径，并因此提供场板和台面之间的横向导电路径。因此，第一导电层还提供从有源晶体管单元(尤其是从位于栅极焊盘下方的场板和台面)到与栅极焊盘横向邻近布置的源极焊盘的横向导电重分布结构。
13.在一些实施例中，晶体管器件还包括第一电绝缘层，其被布置在栅极焊盘下方并且在栅极焊盘与第一导电层之间。第一电绝缘层使栅极焊盘与第一导电层电绝缘。由于第一电绝缘层使栅极焊盘与下方的第一导电层电绝缘，因此这使得栅极焊盘能够垂直地位于第一导电层上方，同时与该第一导电层以及有源晶体管单元的场板和台面、还有位于栅极焊盘下方并通过第一导电层电连接在一起的那些电绝缘。
14.第一导电层可以在栅极焊盘下方和源极焊盘下方延伸，并且在一些实施例中，在半导体衬底的基本上整个有源区域上方延伸。第一导电层的横向范围可以基本上对应于晶体管器件的源极区的横向范围。
15.在一些实施例中，第一电绝缘层还在源极焊盘的外围区下方延伸，例如，源极焊盘的被布置成横向邻近、面向栅极焊盘的边缘并且与栅极焊盘的边缘间隔开的外围区。这种布置可被用于改进从第一导电层面向源极焊盘的栅极焊盘的外围边缘的电绝缘。
16.在一些实施例中，第一电绝缘层包括布置在第一导电层上的第一子层和布置在第一子层上的第二子层。在一些实施例中，第一子层包括氮化硅，并且第二子层包括氧化硅。这种布置可被用于改进绝缘材料对第一导电层和栅极焊盘的邻接表面的粘附。
17.在一些实施例中，晶体管器件还包括布置在第一电绝缘层上的第二电绝缘层。第二电绝缘层横向地布置在栅极焊盘和源极焊盘之间。在一些实施例中，第二电绝缘层还在栅极焊盘和源极焊盘的外围部分之上延伸。
18.在一些实施例中，栅极焊盘包括布置在第一电绝缘层上的第一导电子层和布置在第一导电子层上的第二导电子层。
19.在一些实施例中，第二电绝缘层在栅极焊盘的第一导电子层的外围部分之上延
伸，并且栅极焊盘的第二导电子层在第二电绝缘层的外围区之上延伸。
20.在一些实施例中，第一导电层包括钨，栅极焊盘的第一导电子层是由铝铜合金形成的，并且栅极焊盘的第二导电子层是由铜形成的。
21.可以使用由其他材料形成的其他金属化结构。金属化结构还可以包括附加的层，例如，可以使用源极和栅极焊盘上的最外层来提供到引线接合的改进接合或到焊料(例如，软焊料)的改进润湿。
22.在一些实施例中，源极焊盘包括布置在第一导电层上的第一导电子层和布置在第一导电子层上的第二导电子层。
23.在一些实施例中，第一导电层包括钨，源极焊盘的第一导电子层是由铝铜合金形成的，并且源极焊盘的第二导电子层是由铜形成的。
24.在一些实施例中，第二电绝缘层在源极焊盘的第一导电子层的外围区之上延伸，并且源极焊盘的第二导电子层在第二电绝缘层的外围区之上延伸。
25.栅极焊盘和源极焊盘的第一和第二导电子层可以由相同的沉积层形成，并且基本上彼此共面。类似地，栅极焊盘和源极焊盘的第二导电子层可以由相同的沉积层形成，并且可以基本上共面。
26.在一些实施例中，晶体管器件还包括栅极连接结构，其布置在半导体衬底的第一表面上。栅极连接结构将有源晶体管单元的栅电极电耦合到栅极焊盘。例如，栅极连接结构可以是栅极浇道(runner)，其被布置成横向地邻近源极焊盘的一个或多个侧面并且延伸到栅极焊盘中。栅极连接结构可以至少部分地与半导体衬底的侧面邻近布置，并且布置在边缘终端区上，即，在不包括有源晶体管单元的晶体管器件的无源部分上方。
27.在一些实施例中，晶体管器件还包括布置在半导体衬底的前表面与第一导电层之间的第三电绝缘层。第一和第二接触部从第一导电层延伸穿过第三电绝缘层，并分别接触柱形沟槽中的场板和台面。
28.第三绝缘层可以包括两个或更多个子层。在一些实施例中，第三绝缘层包括氧化硅。
29.在一些实施例中，栅电极布置在从半导体衬底的前表面延伸到台面中的栅极沟槽中。栅极沟槽通过台面的区与包括场板的各个柱形沟槽间隔开。栅极沟槽以及因此栅电极可以具有细长的条状形式，使得一行柱形沟槽布置在两个相邻的条状栅极沟槽之间。在一些实施例中，栅极沟槽具有包括纵向和横向区段的网格结构，使得一个柱形沟槽在四个侧面上由两个纵向区段的部分和两个横向区段的部分界定。在一些实施例中，栅极沟槽以及因此栅电极在俯视图中具有六边形形式或者可以具有环形形状。
30.在一些实施例中，栅电极布置在半导体衬底的前表面上而不是布置在栅极沟槽中，并且位于台面上和上方。这种布置可以被称为平面栅极。平面栅电极可以具有细长的条状形式，使得一行柱形沟槽被布置在两个相邻的条状栅电极之间。平面栅极可以具有包括纵向和横向区段的网格结构，使得一个柱形沟槽在四个侧面上由两个纵向区段的部分和两个横向区段的部分界定。在一些实施例中，平面栅电极在俯视图中具有六边形形式，或者在俯视图中可以具有环形形状。
31.栅电极可以由例如多晶硅之类的导电材料形成，或者可以由金属形成。
32.晶体管器件可以是具有垂直漂移路径的垂直晶体管器件，该垂直漂移路径在从半
导体衬底的前表面到后表面的方向上延伸，由此后表面与前表面相对。晶体管器件可以是垂直功率mosfet器件。
33.在-些实施例中，有源晶体管单元的每个台面包括第一导电类型的漏极区、布置在漏极区上的第一导电类型的漂移区、布置在漂移区上的第二导电类型的本体区、以及布置在本体区上或中的第一导电类型的源极区，其中漏极区比漂移区更高度掺杂，其中第二导电类型与第一导电类型相反。源极区通常比漂移区以第一导电类型更高度掺杂。
34.在包括栅极沟槽的实施例中，栅极沟槽穿过源极区和本体区延伸到漂移区中。每个柱形沟槽从前表面穿过本体区延伸到漂移区中。柱形沟槽的深度大于栅极沟槽的深度。漏极区可以布置在半导体衬底的后表面处。
35.在其中栅电极布置在栅极沟槽中的一些实施例中，栅电极通过布置在栅极沟槽的侧壁和基底上的栅极绝缘层与半导体衬底电绝缘。在一些实施例中，栅极绝缘层的厚度在沟槽基底处比在侧壁上更大。在其中栅电极是平面栅电极的实施例中，栅电极通过布置在半导体衬底的前表面上的栅极绝缘层(特别是布置在台面的顶表面上并且在台面的顶表面与平面栅电极之间的栅极绝缘层)与半导体衬底电绝缘。柱形沟槽还衬有通常称为场氧化物的电绝缘层，其覆盖柱形沟槽的侧壁和基底并且使场板与半导体衬底电绝缘。
36.在一些实施例中，晶体管器件还包括横向围绕有源区域的边缘终端区。在一些实施例中，边缘终端区包括横向围绕有源区域的过渡区和横向围绕过渡区的外终端区。边缘终端区还包括布置在过渡区中和外终端区中的多个无源单元。每个无源单元包括柱形终端沟槽，所述柱形终端沟槽包括场板和终端台面，其包括第一导电类型的漂移区。在过渡区中，终端台面包括布置在漂移区上的第二导电类型的本体区。在外终端区中，终端台面的漂移区延伸到第一表面。无源单元不贡献于负载的切换并且不具有源极区。
37.在一些实施例中，边缘终端区还包括第二导电类型的掩埋掺杂区，其具有横向范围，使得其位于过渡区中和外终端区中。掩埋掺杂区位于漂移区中，并且可以与过渡区中的本体区垂直地间隔开。
38.在一些实施例中，掩埋掺杂区具有横向范围，并且包括内边缘和外边缘，所述内边缘位于过渡区中的本体区下方，所述外边缘位于外边缘终端区中的多个无源单元的外部。
39.在一些实施例中，边缘终端区还包括连续沟槽，该连续沟槽横向地位于外终端区中的多个无源单元的外部。掩埋掺杂区可以具有外边缘，所述外边缘横向地位于连续沟槽以及位于外终端区中的多个无源单元的外部。位于连续沟槽和半导体衬底的侧面之间的边缘终端区的最外围区可以没有沟槽。
40.在一些实施例中，在过渡区中，掩埋掺杂区通过漂移区的一部分与终端台面的本体区垂直地间隔开。在一些实施例中，在过渡区中，终端台面的本体区延伸到半导体衬底的前表面。
41.本领域技术人员在阅读以下详细描述并查看附图后将认识到附加的特征和优点。
附图说明
42.附图中的要素不一定相对于彼此成比例。相同的附图标记表示对应的类似部分。各种所示实施例的特征可以组合，除非它们彼此排斥。示例性实施例在附图中描述并且在随后的描述中详细描述。
43.图1包括图1a至图1h，其中，图1a示出了具有沟槽栅极的晶体管器件的一部分的截面图，图1b示出了图1a的晶体管器件的一部分的放大图，图1c示出了具有平面栅极的晶体管器件的一部分的截面图，图1d示出了根据实施例的栅电极布置的俯视图，图1e示出了根据实施例的栅电极布置的俯视图，图1f示出了根据实施例的栅电极布置的俯视图，图1g示出了晶体管器件的俯视图，以及图1h示出了图1g的晶体管器件的边缘终端区的截面图。
44.图2包括图2a至2e，其示出了图1的晶体管器件的金属化结构的各层的俯视图。
45.图3包括图3a至3c，其中，图3a示出了根据实施例的晶体管器件的截面图，并且图3b和3c示出了图3a的晶体管器件的一部分的平面图。
46.图4包括图4a至4d，其示出了图3的晶体管器件的金属化结构的各层的俯视图。
具体实施方式
47.在以下详细描述中，参考了附图，附图形成了详细描述的一部分，并且在附图中，通过图示的方式示出了可以实践本发明的具体实施例。在这方面，参考所描述的附图的取向，使用例如“顶部”、“底部”、“前部”、“后部”、“前面”、“后面”等之类的方向术语。由于实施例的组件可以以许多不同的取向定位，所以方向术语被用于说明目的，而绝不是限制。应该理解，在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑上的改变。其下面的详细描述不应被理解为限制性的，并且本发明的范围是由所附权利要求限定的。
48.下面将解释多个示例性实施例。在这种情况下，在附图中，相同的结构特征是由相同或相似的附图标记标识的。在本说明书的上下文中，“横向”或“横向方向”应当被理解为表示大致平行于半导体材料或半导体载板的横向范围、即平行于本文所述的半导体衬底的前表面而延伸的方向或范围。因此，横向方向大致平行于这些表面或侧面延伸。与此相对，术语“垂直”或“垂直方向”被理解为表示大致垂直于这些表面或侧面并因此垂直于横向方向延伸的方向。因此，垂直方向在半导体材料或半导体载板的厚度方向上延伸。
49.如本说明书中所采用的，当例如层、区或衬底之类的一个要素被称为在另一要素“上”或延伸到另一要素“上”时，其可以直接在另-要素上或直接延伸到另一要素上，或者也可以存在中间要素。相反，当一个要素被称为“直接在另一要素上”或“直接延伸到另一要素上”时，则不存在中间要素。
50.如在本说明书中所采用的，当一个要素被称为“连接”或“耦合”到另一要素时，它可以直接连接或耦合到另一要素，或者可以存在中间要素。相反，当一个要素被称为“直接连接”或“直接耦合”到另-要素时，则不存在中间要素。
51.如本文所使用的，各种器件类型和/或掺杂半导体区可以被标识为n型的或p型的，但这仅仅是为了便于描述而不是旨在限制，并且这种标识可以替换为“第一导电类型的”或“相反的第二导电类型的”更一般地描述，其中，第一类型可以是n型或p型的，且第二类型则是p型或n型的。
52.附图通过在掺杂类型“n”或“p”旁边指示
“‑”
或“+”来说明相对掺杂浓度。例如，“n
‑”
表示比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
53.一些类型的晶体管器件(例如mosfet)包括单元场，该单元场包括多个基本相同的晶体管单元，每个晶体管单元具有晶体管结构。这些单元电连接以形成用于切换的单个晶体管器件，并且可以被称为有源晶体管单元。单元场提供了其中形成晶体管器件的半导体管芯内的晶体管器件的有源区域。晶体管器件包括边缘终端区，该边缘终端区横向围绕单元场，并且具有用于减小单元场和晶体管器件的侧面(即，半导体管芯的侧面)之间的峰值横向电场的结构，以避免由于边缘效应引起的半导体器件的击穿，并改进器件的性能。根据本发明，栅极焊盘的至少一部分布置在有源区域上方的半导体衬底的前表面上。这使得能够增加有源区域并且减小器件的rds(on).面积，而不增加半导体衬底的面积。
54.图1a示出了晶体管器件10的一部分的截面图，且图1b示出了图1a的晶体管器件10的一部分的放大图。
55.晶体管器件10包括具有前表面12和与前表面12相对的后表面13的半导体衬底11。在半导体衬底11中提供有源区域14，该有源区域14包括多个有源晶体管单元15，每个有源晶体管单元包括柱形沟槽16、台面18和栅电极19。柱形沟槽16包括也具有柱形形式的场板17。晶体管器件10还包括布置在前表面12上的金属化结构20，其提供了栅极焊盘21和源极焊盘22。栅极焊盘21的至少一部分布置在有源区域14上方。
56.半导体衬底11可以由硅形成，例如单晶硅或已经沉积在单晶衬底上的硅外延层。在一些实施例中，半导体衬底11包括：漏极区23，其以第一导电类型高度掺杂，布置在后表面13处；漂移区24，其以第一导电类型轻度掺杂，布置在漏极区23上；本体区25，其以与第一导电类型相反的第二导电类型掺杂，并且布置在漂移区24上；以及源极区26，其以第一导电类型重度掺杂，并且布置在半导体衬底11的第一前表面12处的本体区25上或中。在一些实施例中，第一导电类型是n型而第二导电类型是p型，反之亦然。在一些实施例中，晶体管器件10是垂直晶体管器件，并且具有垂直于前表面12延伸的漂移路径。晶体管器件10可以是垂直功率mosfet。
57.柱形沟槽16从前表面12延伸到半导体衬底11中，进入漂移区24，并且具有与漏极区23间隔开的基底。布置在柱形沟槽16中的场板17也具有柱形形式，且是导电的，并且可以由例如多晶硅形成。场板17通过衬在柱形沟槽16的侧壁28和基底29上的电绝缘层27与半导体衬底11电绝缘。台面18是由半导体衬底11的有源区域14的位于柱形沟槽16之间的区形成的，并且包括漂移区24、本体区25和源极区26。
58.柱形沟槽16以及因此布置在柱形沟槽16中的柱形场板17可以布置成规则阵列，例如行和列的规则正方形网格；或者可以布置成交错或移位行的阵列，其中每行的柱形沟槽16在行的长度方向上具有相同的间距或间隔，并且在长度方向上相对于阵列的紧邻行偏移。在一些实施例中，柱形沟槽16布置成阵列，其中，柱形沟槽具有规则图案，例如六边形布置。具有任何形式或图案的阵列内的每个柱形沟槽16的横向形式可以是例如正方形、八边形、圆形或六边形。例如，柱形沟槽16在平面图中可以具有横向八边形形式，并且可以布置成正方形网格阵列。
59.在一些实施例中，例如图1a和1b所示，栅电极19布置在与具有场板17的柱形沟槽16分开的栅极沟槽30中。栅极沟槽30位于台面18中。栅极沟槽30从前表面12延伸穿过源极区26和本体区25，使得栅极沟槽30具有布置在漂移区24中的基底。柱形沟槽16比栅极沟槽30进一步延伸、即更深地延伸到半导体衬底11中。栅极沟槽30具有细长的条状形式，其具有
延伸到附图平面中的长度方向。栅电极19也具有细长的条状形式，其具有延伸到附图平面中的长度方向。栅电极19通过栅极绝缘体31(例如栅极氧化物)与半导体衬底11电绝缘，该栅极绝缘体位于栅极沟槽30的侧壁32和基底33上。在一些实施例中，栅极沟槽31中的栅极绝缘层31的厚度在基底33处比在侧壁32上更大。栅极绝缘层31在侧壁32上的部分形成有源晶体管单元15的栅极绝缘体。
60.在一些实施例中，栅极沟槽30和栅电极19在俯视图中可以具有细长结构，如图1d的截面图中所示，而柱形沟槽16和场板17具有柱形形式。在该实施例中，柱形沟槽16以及因此场板17布置成交错行，并且每个在俯视图中具有基本上圆形的形状。在一些实施例中，栅电极19和栅极沟槽30形成互连的条状纵向区段和横向区段的网格，如图1e所示。在该实施例中，柱形沟槽16和场板沟槽17布置成具有基本相同间距的行和列的正方形网格阵列。在其他实施例中，栅极沟槽具有六边形形式，如图1f所示，并且横向围绕每个柱形沟槽16。在该实施例中，柱形沟槽16和场板17在平面图中均具有六边形的形状，并且布置成六边形阵列。在一些未示出的实施例中，栅电极19可以是不连续的，并且包括彼此横向间隔开的两个或更多个部分，而不是如图1d至1f所示那样是连续的。
61.在例如图1c所示的其他实施例中，栅电极19具有平面栅极的形式，其布置在台面18上的半导体衬底11的前表面12上。栅电极19通过布置在半导体衬底的前表面12上的栅极绝缘层31与前表面12电绝缘，其中，平面栅电极19布置在栅极绝缘层31上。平面栅电极19的长度方向延伸到附图平面中，并且可以彼此平行地延伸，且可以位于柱形沟槽16的两个相对侧上，或者可以互连以形成网格结构，并且横向地位于邻近柱形沟槽16的多于两个侧面或位于所有侧面上。在俯视图中，平面栅电极19可以分别具有如图1d、1e和1f所示的条状形式、网格形式或六边形形式。
62.参考图1a至图1c，金属化结构20的栅极焊盘21和源极焊盘22布置在半导体衬底11的前表面12上，且彼此横向地间隔开间隙38。栅极焊盘21电耦接至栅电极19，并且源极焊盘22不仅电耦接至源极区26，还电耦接至布置在柱形沟槽16中的柱形场板17。
63.晶体管器件10还包括到每个场板17的至少一个第一接触部34和到每个台面18的至少一个第二接触部35。晶体管器件10还包括布置在半导体衬底11的前表面12上的第一导电层36。第一接触部34和第二接触部35通过第一导电层36彼此电连接。第一和第二接触部34、35可以在垂直方向(即使用笛卡尔坐标的z方向)上延伸，其中第一导电层36提供横向导电重分布连接，即在使用笛卡尔坐标的x-y平面中。第一导电层36位于栅极焊盘21下方和源极焊盘22下方，如图1a至1c的截面图所示。
64.晶体管器件10还包括第一绝缘层37，其布置在栅极焊盘21下方以及栅极焊盘21和第一导电层36之间，以便使栅极焊盘21与下方的第一导电层36电绝缘，并因此使栅极焊盘21与第一导电层36以及第一和第二接触部34、35分别电连接到的场板17和台面18电绝缘。这种布置使得包括有源晶体管单元15的有源区域14能够位于栅极焊盘21的下方，因此使得有源区域14能够占据半导体衬底11的总面积的较大比例。这有助于减小晶体管器件10的参数rdson.面积。
65.参考图1a，在一些实施例中，第一电绝缘层37也在栅极焊盘21和源极焊盘22之间的间隙38上方延伸，并且也在面向栅极焊盘21的源极焊盘22的外围区39下方延伸。然而，源极焊盘22的其余部分40直接位于第一导电层36上并与其电连接，以便将源极焊盘22电耦合
到有源晶体管单元15的源极区26、本体区27和场板17，并且还电耦合到直接位于栅极焊盘21下方的有源晶体管单元15。
66.第一绝缘层37可以包括两个或更多个子层。例如，参考图1b，第一绝缘层37可包括位于第一导电层36上的第一子层41、以及位于第一子层41上的第二子层42。在一个实施例中，第一子层41是由氮化硅形成的，而第二子层42是由氧化硅形成的。第二子层可与栅极焊盘21直接接触。
67.现在将参考图1a更详细地描述在半导体衬底11的前表面12上形成的提供栅极焊盘21和源极焊盘22的金属化结构20。金属化结构20包括第一导电子层43，其布置在第一绝缘层37上，并且被构造成形成栅极焊盘21的第一子层44和源极焊盘11的第一子层45，它们彼此横向间隔开间隙38。栅极焊盘21的该第一子层44通过第一绝缘层37与下方的第一导电层36电绝缘。源极焊盘22的第一导电子层45布置在前表面12上，使得其外围区39位于第一电绝缘层37的外围区上并且与其重叠，并且使得其余部分40与第一导电层36直接接触。
68.金属化结构20还包括第二电绝缘层46，其布置在前表面12上，并且位于栅极焊盘21的第一子层43的外围区和源极焊盘22的第一子层45的外围区上，并且在栅极焊盘21和源极焊盘22的第一和第二子层44、45之间的间隙38上方延伸。在栅极焊盘21和源极焊盘22的第一和第二子层44、45之间的该区中，第二绝缘层46直接位于第一绝缘层37上。
69.金属化结构20还包括第二导电子层47，其被构造成提供栅极焊盘21的第二导电子层48和源极焊盘22的第二导电子层49，它们彼此横向间隔开间隙38。栅极焊盘21的第二导电子层48具有外围区，其布置在第一子层44垂直上方的位置处的第二绝缘层46上，并且延伸到第一子层44上并与其直接接触，使得第二子层48和第一子层44一起形成栅极焊盘21并且电耦合到栅电极19。
70.源极焊盘22还包括第二导电子层49，其位于第二绝缘层46的外围区上并与其重叠，该第二绝缘层位于源极焊盘22的第一子层45的外围区上。第二子层49延伸到源极焊盘22的第一子层45上并与其直接接触。因此源极焊盘22也是由两个子层45、49形成的，这两个子层通过在栅极焊盘21以及第一和第二接触部34、35下方延伸的导电层36电耦合到源极区26、本体区25和场板17。
71.第一导电子层43可以由铝铜合金形成，并且第二导电子层47可以由铜形成。第二绝缘层46可以由聚酰亚胺形成，并且第一导电层36以及第一和第二接触部34、35可以由钨形成。在一些实施例中，第一导电层36以及第一和第二接触部34、35也可以包括两个或更多个子层。例如，可以形成ti、tin的阻挡结构，钨沉积在其上。
72.晶体管器件10还包括第三电绝缘层50，其位于半导体衬底11的前表面12上，并在前表面12和第一导电层36之间。因此，第一和第二接触部34、35延伸穿过第三绝缘层30。第三绝缘层可以由氧化硅形成。
73.栅电极19通过栅极连接结构彼此电连接，该栅极连接结构位于图1a至1c的截面图中不可见的平面中的半导体衬底11的前表面12上。例如，栅极连接结构可以包括栅极浇道，该栅极浇道定位成横向地邻近源极焊盘22并且通过一个或多个通孔连接到栅电极19，该一个或多个通孔在横向地邻近源极焊盘22的位置处延伸到前表面12中到单独的栅电极19以将栅电极19电连接到栅极浇道，该栅极浇道延伸到栅极焊盘21中并且电连接到栅极焊盘21。
74.图1g示出了晶体管器件10的前表面12的平面图，并且示出了晶体管器件10还包括在半导体衬底11中的边缘终端区60，其横向地围绕有源区域14。在图1g的平面图中未示出金属化结构20。
75.边缘终端区60不包括任何有源晶体管单元。边缘终端区60用于减小单元场14和晶体管器件10的侧面(即，半导体衬底11的侧面)之间的峰值横向电场，以避免由于边缘效应引起的晶体管器件10的击穿，并改进器件的性能。边缘终端区60可具有不同的边缘终端结构。
76.图1h示出了可以用于晶体管器件10的边缘终端区60的示例的截面图。边缘终端区60将雪崩击穿移动到有源单元区域中，从而大大地改进了雪崩性能。由于不必改变有源晶体管单元15的设计来提供有效的终端结构，因此可以优化有源晶体管单元15的结构以实现更好的ron.面积和切换特性。由于边缘终端结构60很小，所以实现了更大的有源区域以及因此实现了更好的ron.面积。另外，没有引入不必要的终端电容，因而改进了qoss。
77.边缘终端区60包括三个同心区，并且包括横向围绕有源区域14的过渡区61、横向围绕过渡区61的外终端区62以及横向围绕外终端区62的外部区65。在图1g和1h中，过渡区61和外终端区62之间的边界是由虚线63表示的，并且外终端区62和外部区65之间的边界是由虚线64表示的。
78.边缘终端区60的过渡区61和外终端区62包括了多个无源单元66。每个无源单元66包括柱形终端沟槽67和终端台面68。柱形终端沟槽67还包括具有柱形形式的场板69。终端台面68包括第一导电类型的漂移区24。
79.边缘终端区60还包括位于外终端区62中的至少一个连续沟槽70。连续沟槽70填充有介电材料并横向围绕柱形终端沟槽67。连续沟槽70连续且不中断地横向围绕柱形终端沟槽67和无源单元66。柱形终端沟槽67和有源单元14的柱形沟槽16可以布置成阵列，例如行和列的网格。连续沟槽70横向围绕并布置在该阵列的外围处，即，在柱形边缘终端沟槽67的阵列和半导体衬底11的侧面之间。连续沟槽70没有导电材料并且不包括场板。
80.在一些实施例中，连续沟槽70与柱形终端沟槽67中的横向最外者间隔开距离d
outer
。d
outer
可以是50nm≤d
outer
≤2μm。距离d
outer
是邻近半导体衬底11的侧面而不是在拐角处测量的。连续沟槽70填充有至少一种介电材料。与柱形终端沟槽67相反，连续沟槽70没有导电材料，因此没有场板。位于连续沟槽70中的介电材料具有介电常数εr，其低于εr为11.7的硅的介电常数。用于连续沟槽50的可能的介电材料包括εr大约为2.66的sio2、εr为1.0的真空以及εr大约为6.0的氮化硅。连续沟槽70可具有不同的结构。在一些实施例中，连续沟槽70完全填充有固体介电材料，例如氧化物(例如氧化硅)或氮化物。连续沟槽70可以完全用单一固体介电材料或用两种或更多种不同成分的固体介电材料填充。
81.在一些实施例中，柱形终端沟槽67和有源区域14中的柱形沟槽16具有相同的深度，即，具有位于距第一表面12大约相同距离处的基底或底部。在其他实施例中，外终端区62和过渡区61中的柱形终端沟槽67具有比有源区域14中的柱形沟槽16更大的深度。
82.图1h示出了晶体管器件10的一部分的截面图，并示出了有源区域14的一部分和包括过渡区61、外终端区62和外部区65的边缘终端区60。
83.在有源区域14中，台面18包括第一导电类型的漂移区24、布置在漂移区24上的与第一导电类型相反的第二导电类型的本体区25、以及布置在本体区25上并延伸到第一表面
12的第一导电类型的源极区26。
84.在过渡区61中，终端台面68包括布置在漂移区24上的第二导电类型的本体区25。在过渡区61中，本体区25延伸到半导体衬底11的第一表面12，使得不提供源极区。因此，这些单元是无源的。
85.在外终端区62中，终端台面68的漂移区24延伸到半导体衬底11的第一表面12。与过渡区61中的终端台面68相比，外终端区62中的终端台面68不包括本体区。
86.通过本体区25的存在，过渡区61与外终端区62是可区分的。源极区26横向小于本体区25。如本体区25的外边缘所限定的本体区25的横向范围小于漂移区24和第一表面12的横向范围。围绕并且特别是与外终端区62连续的外部区65没有无源单元。因此，外部区65没有柱形沟槽和台面。外部区65可以包括第一导电类型的半导体材料。
87.在例如图1h所示的一些实施例中，边缘终端区60还包括掩埋掺杂区71，其可以在图1g的截面图中看到。掩埋掺杂区71具有横向范围，使得其位于边缘终端区60的过渡区61和外终端区62中。掩埋掺杂区71包括第二导电类型。连续沟槽70延伸穿过掩埋掺杂区71。掩埋掺杂区71在至少一些柱形终端沟槽67的侧壁73和连续沟槽70之间延伸。掩埋掺杂区71形成至少一些柱形终端沟槽67的侧壁73的一部分和连续沟槽70的两个相对细长侧壁的一部分。
88.掩埋掺杂区71位于半导体衬底11内的与第一主表面12相距一定距离处，并且具有单个掺杂区的形式。掩埋掺杂区71可以具有基本上均匀的厚度。掩埋掺杂层71可以具有板状层的形式，其在上方和下方由漂移区24的部分界定，并且与前侧12和后侧13间隔开。该板状掩埋掺杂层71还可以具有均匀的厚度。在一些实施例中，掩埋掺杂层71可以通过漂移区24的一部分与本体区25间隔开。
89.在一些实施例中，掩埋掺杂层71的一部分通过漂移区24的一部分与本体区25间隔开，并且与本体区25的一部分垂直重叠。
90.掩埋掺杂层71用例如p型的第二导电类型掺杂，而漂移区24用例如n型的第一导电类型掺杂。掩埋掺杂层71可以被认为提供反掺杂层。在一些实施例中，掺杂掩埋层的掺杂浓度为1e14-1e17/cm3，其可以由1e11-1e13/cm2的注入物产生，并且漂移区的掺杂浓度为1e14-1e17/cm3。
91.掩埋掺杂层71的横向范围可以由内边缘74和外边缘75限定。在一些实施例中，掩埋掺杂区71包括内边缘74，其位于边缘终端区60的过渡区61中并且位于终端台面68的本体区25下方。掩埋掺杂区71通过漂移区24的一部分与终端台面68的本体区25垂直地间隔开。在一些实施例中，掩埋掺杂区71的内边缘74可以被布置成使得掩埋掺杂区71位于本体区25下方，其位于两个或更多个相邻的终端台面68中。
92.在至少一些过渡区61中，本体区25不与掩埋掺杂区71垂直重叠。具体地，横向定位为更靠近有源区域14的本体区25的部分不与掩埋掺杂区71垂直重叠。掩埋掺杂区71的内边缘74通过包括柱形终端沟槽67和终端台面68的至少一个无源单元66与有源区域14横向间隔开。在一些实施例中，与有源区域14横向连续的一个或多个终端台面68具有一种结构，使得漂移区24不中断地延伸到本体区25并且没有掩埋掺杂区71。
93.在一些实施例中，掩埋掺杂区71具有外边缘75，其位于边缘终端区60的外部区65中，使得掩埋掺杂区71从过渡区61内延伸、通过位于中间的外终端区62的整个宽度、并进入
到没有无源单元的外部区65中。掩埋掺杂区71的外边缘75横向地位于半导体衬底的侧面和连续沟槽70之间。因此，连续沟槽70延伸穿过并中断掺杂掩埋层71，使得掺杂掩埋层71形成连续沟槽70的相对侧壁的一部分。
94.掩埋掺杂区71形成至少两行横向邻近的柱形终端沟槽67的侧壁的一部分，由此一行位于过渡区61中而另一行位于外终端区62中，因为掩埋掺杂区71具有使得其位于边缘终端区60的过渡区61和外终端区62两者中的横向范围。
95.当从上方观察时，掩埋掺杂区71可以具有连续环的形式，其横向地位于邻近有源区域14的所有侧面并且连续地横向围绕有源区域14。
96.在一些实施例中，该附加掩埋掺杂区71具有以下性质组合：它是完全可耗尽的，以便局部地弛豫电场，它在过渡区61中在本体区25的外端下方横向延伸，以便避免在本体区25的端部处的弯曲处的早期击穿，并且它朝着半导体衬底11的侧面横向延伸到不包括具有场板的柱形沟槽的外终端区65中，以便“拉伸”终端结构的外侧处的电位线，并且弛豫边缘终端区60的横向最外沟槽67处的电场，以便避免在该位置处的早期击穿。
97.连续沟槽70可延伸穿过掩埋掺杂区71。通过增加这种反掺杂注入，可以增加连续沟槽70与器件10的有源区域14的间隔。已经发现这在较低电压等级下是有益的。反掺杂注入可以用于增加工艺窗口并且允许电介质填充的连续沟槽与柱形终端沟槽间隔得更远。这使得能够减小或甚至消除由在边缘终端区60中包括电介质填充的连续沟槽70而引起的并且被转移到晶体管器件10的有源区域的应力。
98.在边缘终端区60中的连续电介质填充的沟槽70和掺杂掩埋区61的组合提供了将雪崩击穿移动到有源单元区域中的边缘终端结构，从而极大地改进了雪崩性能。由于边缘终端结构很小，所以实现更大的有源区域，以及因此实现更好的ron.面积。晶体管单元结构可以进一步优化以实现更好的ron.面积和切换特性。
99.包括图2a到2e的图2示出了图1的晶体管器件10的俯视图以及晶体管器件10的金属化结构20的各层的横向布置。
100.图2a示出了半导体衬底11的前表面12的俯视图。有源区域14基本上在整个前表面12上延伸，并且在所有侧面上被边缘终端区60横向包围。前表面12的被注入有第一导电类型的掺杂剂而形成有源晶体管单元15的源极区26的区域对应于有源区域14。因此，只有前表面12的外围处的窄边缘区没有源极区，并且形成边缘终端区60。
101.图2b示出了在沉积第一导电层36之后的衬底11的前表面12的俯视图。金属化结构20的第一导电层36基本上在整个前表面12上延伸，并且还延伸到边缘终端区15中。
102.图2c示出了在第一导电层36上沉积第一电绝缘层37之后的前表面12的俯视图。第一电绝缘层37具有基本上正方形区80，其朝向前表面12的一个边缘基本上定位在第一导电层36的顶部上的侧面52的长度的中心。栅极焊盘将形成在第一电绝缘层37的该正方形区80上。第一电绝缘层37还具有框架部分81，其与朝向前表面12的外围边缘定位的侧面同心，并且标记将形成在前表面12上的源极焊盘的横向范围。第一导电层36的其余部分未被第一电绝缘层37覆盖。
103.图2d示出了在形成第一导电子层43之后的前表面12的俯视图。第一导电层43被构造成具有第一部分82，所述第一部分82位于第一电绝缘层37的正方形部分80上并形成栅极焊盘21的第一子层44。第一导电层43被构造成提供第二部分83，所述第二部分83与第一部
分82间隔开并形成源极焊盘22的第一子层45。第一子层45在从第一电绝缘层37暴露的第一导电层36上以及还在三侧上横向围绕栅极焊盘21的第一电绝缘层37的外围区上延伸。栅极焊盘21的第一子层44通过位于栅极焊盘21的第一子层44与源极焊盘22的第一子层45之间的间隙38中的第一绝缘层37的居间暴露区，与源极焊盘22的第一子层45间隔开。
104.图2e示出了在沉积第二绝缘层46和第二导电子层47之后的前表面12的俯视图。第二电绝缘层46在源极焊盘22和栅极焊盘21的外围区上延伸，并且在栅极焊盘21和源极焊盘22之间的间隙38中定位在第一电绝缘层37上。第二电绝缘层46还被构造成在前表面12的外围处提供框架区段。第二导电子层48被构造成提供栅极焊盘21的第二导电子层48，并且具有通常横向略小于栅极焊盘21的第一导电子层44的横向尺寸。第二导电子层48还与定位在间隙38中的第二绝缘层46的外围区重叠。
105.类似地，源极焊盘22的第二导电子层49位于源极焊盘22的第一导电子层45的暴露部分上，并且还在第二绝缘层46的外围上延伸。源极焊盘22的第二导电子层49通过第二绝缘层46的居间区与栅极焊盘21的第二导电子层48横向间隔开一定距离，该距离大于栅极焊盘21的第一导电子层43与源极焊盘22的第一导电子层45之间的距离。
106.图1和2示出了一种晶体管器件，其中，栅极焊盘21的至少部分被布置在包括多个有源晶体管单元15的有源区域14上方，每个有源晶体管单元包括柱形沟槽16，该柱形沟槽包括柱形场板17。然而，栅极焊盘21在有源区域14上方的布置(包括第一导电层36、第一电绝缘层37和金属化结构20的布置)可以用于具有其他有源晶体管单元结构的晶体管器件中。
107.图3和4示出了垂直晶体管器件100的实施例，其包括具有前表面12的半导体衬底11和具有多个有源晶体管单元15的有源区域14，每个有源晶体管单元包括场板17、台面18和栅电极19。有源区域14包括多个沟槽101，其延伸到半导体衬底11的前表面12中。这些沟槽101中的每一个包括布置在沟槽101的下部中的场板17、和位于场板17上方并与场板17电绝缘的栅电极19。在该实施例中，这些沟槽101中的每一个具有细长条状结构，其中沟槽101的长度方向延伸到附图平面中。因此，布置在每个沟槽101中的场板17和栅电极19也具有细长条状结构，其中长度方向延伸到附图平面中。具有场板17和栅电极19的沟槽101基本上彼此平行地延伸。台面18形成在沟槽101中的相邻沟槽的侧壁之间，并且还具有细长条状结构，其中其长度方向延伸到附图平面中。
108.半导体衬底11包括在半导体衬底的后表面13处的高度掺杂漏极区23、在漏极区23上用第一导电类型轻度掺杂的漂移区24、布置在漂移区24上的第二导电类型的本体区、以及布置在本体区25中用第一导电类型高度掺杂的源极区26。类似于图1和2中所示的实施例，在前表面12上提供金属化结构20，其包括栅极焊盘21和源极焊盘22，并且栅极焊盘21的至少部分布置在有源区域14上方。在一些实施例中，提供了两个源极焊盘22。
109.类似于参考图1和2所示的实施例，第一导电层36布置在第一表面12上，并且具有使得其位于栅极焊盘21的至少一部分之下和源极焊盘22之下的横向范围。提供了到每个台面18的第二接触部35，其延伸穿过位于台面18和第一导电层之间的第三电绝缘层50，以形成台面18的源极区26和本体区25与第一导电层36之间的电连接。第一导电层36电连接到源极焊盘22。
110.类似于参考图1和2所示的实施例，第一电绝缘层37布置在第一导电层36上，并且
具有横向范围，使得其位于栅极焊盘21和第一导电层36之间以便将上覆的栅极焊盘21与下方的第一导电层36电绝缘，并且使得其在源极焊盘22的外围区39下方延伸。源极焊盘22的其余部分40与第一导电层36直接接触，以使得源极焊盘22能够电连接到台面18。
111.类似于图1和2中所示的实施例，第二绝缘层46布置在前表面21上，使得其位于第一绝缘层37上在横向位于栅极焊盘21和源极焊盘22之间的间隙38中，并且使得其与栅极焊盘21和源极焊盘22的外围区重叠。在一些实施例中，栅极焊盘21和源极焊盘22各自包括两个导电子层。第二绝缘层46布置在栅极焊盘21的下部第一导电子层44和源极焊盘22的下部第一导电子层45的外围区上。栅极焊盘21的第二导电子层48布置在第二绝缘层46的外围区上，并且在未被第二绝缘层46覆盖的栅极焊盘21的第一导电子层44的区中与栅极焊盘21的第一导电子层44直接接触。源极焊盘22的第二导电子层49具有类似的布置，使得其布置在源极焊盘22的第一导电子层45上方的第二绝缘层46的外围区上，并且使得在未被第二绝缘层46覆盖的第一导电子层45的其余区中，其与第一导电子层45直接接触。
112.图3b和3c示出了图3a的晶体管器件100的部分的放大俯视图。图3b和3c示出了细长条状沟槽101和形成在相邻沟槽101的侧壁之间的细长条状台面18。到台面18的第二接触部35可以是细长的，并沿台面18的整个长度延伸。在一些实施例中，形成源极指(finger)102，其基本上垂直于沟槽101的长度方向延伸并且其中形成到布置在沟槽101中的场板17的第一接触部34。可以提供到每个场板17的一个或多个第一接触部35。到沟槽101中的场板17的第一接触部34以及到台面18的第二接触部35电连接到上覆的第一导电层36。可以从横向布置在两个细长接触部35之间的该区中省略源极区2b。
113.图4包括图4a到4d，其示出了晶体管器件100的前表面12和晶体管器件100的金属化结构20的各层的俯视图。图4a示出第一导电层36的俯视图，其在半导体衬底11的整个前表面12之上延伸。在一些实施例中，在栅极焊盘的至少一部分将位于其上方的半导体衬底11的侧边缘104邻近处，提供未被第一导电层36覆盖的凹陷。
114.图4b示出了在沉积第一电绝缘层37之后的前表面12。第一绝缘层37包括正方形区段，其位于第一导电层36的一部分之上，并且要将上覆的栅极焊盘21与下方的第一导电层36电绝缘。栅极焊盘21可以位于前表面12的拐角中，或者如图4所示的实施例中，位于侧面104的长度的中间，近似地位于侧面104的中心。
115.图4c示出了在第一导电子层43的沉积和结构化之后的前表面12，并且示出了栅极焊盘21的第一导电子层44和源极焊盘22的第一导电子层45的横向布置。栅极焊盘22的第一导电子层44直接位于绝缘层37上和上方，并且具有比第一绝缘层37的正方形区段的横向面积小的横向面积。源极焊盘22的第一导电子层45具有u形形状并且在前表面12的几乎所有其余部分上延伸。源极焊盘22的第一导电子层45与栅极焊盘21的第一导电子层44间隔开，使得第一绝缘层37的区位于横向地在第一导电子层44、45的两个部分之间的间隙38中。横向布置成邻近栅极焊盘21的源极焊盘的第一导电子层45的外围区可以与第一电绝缘层37的外围区重叠并且位于其上。第一导电子层43也可以被图案化以形成从栅极焊盘21的第一导电子层44延伸的栅极浇道103。在该实施例中，栅极浇道103从栅极焊盘21沿着第一侧面104并且沿着两个相对的垂直侧面105、105
′
延伸。栅极浇道103与源极焊盘22横向间隔开。
116.图4d示出了第二电绝缘层46的布置，在该实施例中，其在半导体衬底11的整个前表面12上延伸。第二绝缘层46具有位于栅极焊盘21的第一导电子层44的一部分上方并暴露
其的开口107、以及位于源极焊盘22的第一导电子层45的部分上方并暴露其的两个开口108、109。第二导电子层48布置在开口107内以形成栅极焊盘21。在一些实施例中，第二导电子层48的横向范围略大于开口107的横向范围，使得栅极焊盘21的第二导电层44与限定开口107的第二绝缘层46的外围区重叠。
117.第二导电子层49布置在开口108、109中的每一个内以形成两个分立的源极焊盘22。在一些实施例中，第二导电子层49的横向范围略大于开口108、109中的每一个的横向范围，使得源极焊盘22的第二导电层49与限定开口108、109的第二绝缘层46的外围区重叠。源极焊盘22与栅极焊盘21横向间隔开。
118.还提供了以下示例。
119.示例
120.1.一种晶体管器件，包括：
121.半导体衬底，其包括前表面和有源区域，其中，所述有源区域包括多个有源晶体管单元，每个有源晶体管单元包括柱形沟槽，所述柱形沟槽包括场板、台面和栅电极；
122.金属化结构，其布置在所述前表面上，所述金属化结构提供栅极焊盘和源极焊盘，
123.其中，所述栅极焊盘的至少一部分被布置在所述有源区域上方。
124.2.根据示例1的晶体管器件，还包括到每个场板的第一接触部、到每个台面的第二接触部、以及布置在第一表面上的第一导电层，其中，第一和第二接触部通过第一导电层电连接，并且第一导电层位于栅极焊盘下方和源极焊盘下方。
125.3.根据示例2的晶体管器件，还包括布置在所述栅极焊盘下方并且在所述栅极焊盘与所述第一导电层之间的第一电绝缘层，所述第一电绝缘层使所述栅极焊盘与所述第一导电层电绝缘。
126.4.根据示例3的晶体管器件，其中，所述第一电绝缘层还在所述源极焊盘的外围区下方延伸。
127.5.根据示例3或4的晶体管器件，其中，所述第一电绝缘层包括布置在所述第一导电层上的第一子层、和布置在所述第一子层上的第二子层。
128.6.根据示例5的晶体管器件，其中，所述第一子层包括氮化硅，并且所述第二子层包括氧化硅。
129.7.根据示例2至6中任一个的晶体管器件，还包括布置在所述第一电绝缘层上的第二电绝缘层，其中，所述第二电绝缘层横向布置在所述栅极焊盘与所述源极焊盘之间并且在所述栅极焊盘和所述源极焊盘的外围部分之上延伸。
130.8.根据示例7的晶体管器件，其中，所述栅极焊盘包括布置在所述第一电绝缘层上的第一导电子层、和布置在所述第一导电子层上的第二导电子层，并且其中，所述第二电绝缘层在所述栅极焊盘的第一子层的外围部分之上延伸，并且所述栅极焊盘的第二子层在所述第二电绝缘层的外围区之上延伸。
131.9.根据示例7或8的晶体管器件，其中，所述源极焊盘包括布置在所述第一导电层上的第一导电子层、和布置在所述第一导电子层上的第二导电子层，并且其中，所述第二电绝缘层在所述源极焊盘的第一子层的外围部分之上延伸，并且所述源极焊盘的第二子层在所述第二电绝缘层的外围区之上延伸。
132.10.根据示例8或9的晶体管器件，其中，第一导电层包括钨，第一导电子层是由
alcu合金形成的，并且第二导电子层包括铜。
133.11.根据示例1至10中任一个的晶体管器件，还包括在第一表面上的栅极连接结构，所述栅极连接结构将所述栅电极电耦合到所述栅极焊盘。
134.12.根据示例2至10中任一个的晶体管器件，其中，所述晶体管器件还包括布置在所述半导体衬底的前表面与所述第一导电层之间的第三电绝缘层，并且第一和第二接触部从第一导电层延伸穿过第三电绝缘层。
135.13.根据示例1至12中任一个的晶体管器件，其中，所述栅电极布置在从所述半导体衬底的前表面延伸到所述台面中的栅极沟槽中，其中，所述栅极沟槽具有细长条状形式、网格形式、或六边形形式。
136.14.根据示例13的晶体管器件，其中，有源晶体管单元的每个台面包括第一导电类型的漏极区、布置在漏极区上的第一导电类型的漂移区、布置在漂移区上的第二导电类型的本体区、以及布置在本体区上的第一导电类型的源极区，第二导电类型与第一导电类型相反，其中，栅极沟槽穿过源极区和本体区延伸到漂移区中，其中，每个柱形沟槽从前表面延伸穿过本体区并且到漂移区中。
137.15.根据示例1至14中任一个的晶体管器件，还包括横向围绕所述有源区域的边缘终端区，其中，所述边缘终端区包括：
138.横向围绕所述有源区域的过渡区和横向围绕所述过渡区的外终端区，
139.布置在所述过渡区中和所述外终端区中的多个无源单元，每个无源单元包括柱形终端沟槽和终端台面，所述柱形终端沟槽包括场板，所述终端台面包括第一导电类型的漂移区，其中，在所述过渡区中，所述终端台面包括布置在所述漂移区上的第二导电类型的本体区，并且在所述外终端区中，所述终端台面的所述漂移区延伸到所述第一表面；
140.第二导电类型的掩埋掺杂区，其具有使得其位于所述过渡区中和所述外终端区中的横向范围。
141.16.根据示例15的晶体管器件，其中，所述掩埋掺杂区包括内边缘和外边缘，所述内边缘位于所述过渡区中的本体区下方，所述外边缘位于所述外终端区中的多个无源单元的外部。
142.17.根据示例15或16的晶体管器件，其中，在所述过渡区中，所述掩埋掺杂区通过所述漂移区的一部分与所述终端台面的所述本体区垂直地间隔开。
143.18.根据示例15至17中任一个的晶体管器件，其中，在所述过渡区中，所述终端台面的本体区延伸到所述第一表面。
144.19.-种晶体管器件，包括：
145.半导体衬底，包括前表面和有源区域，其中，所述有源区域包括延伸到所述前表面中的多个细长沟槽，每个细长沟槽包括场板和布置在所述场板上方并与所述场板电绝缘的栅电极以及多个细长台面，每个细长台面形成在所述细长沟槽的相邻细长沟槽之间；
146.金属化结构，布置在所述前表面上，所述金属化结构提供栅极焊盘和源极焊盘，
147.其中，所述栅极焊盘的至少一部分被布置在所述有源区域上方。
148.20.根据示例19的晶体管器件，还包括到每个场板的第一接触部、到每个台面的第二接触部、以及布置在第一表面上的第一导电层，其中，第一和第二接触部通过第一导电层电连接，并且第一导电层位于栅极焊盘下方和源极焊盘下方。
149.21.根据示例20的晶体管器件，还包括布置在所述栅极焊盘下方并且在所述栅极焊盘与所述第一导电层之间的第一电绝缘层，所述第一电绝缘层使所述栅极焊盘与所述第一导电层电绝缘。
150.22.根据示例21的晶体管器件，其中，所述第一电绝缘层还在所述源极焊盘的外围区下方延伸。
151.23.根据示例21或22的晶体管器件，其中，所述第一电绝缘层包括布置在所述第一导电层上的第一子层、和布置在所述第一子层上的第二子层。
152.24.根据示例23的晶体管器件，其中，所述第一子层包括氮化硅，并且所述第二子层包括氧化硅。
153.25.根据示例10至24中任一个的晶体管器件，还包括布置在所述第一电绝缘层上的第二电绝缘层，其中，所述第二电绝缘层横向布置在所述栅极焊盘与所述源极焊盘之间并且在所述栅极焊盘和所述源极焊盘的外围部分之上延伸。
154.26.根据示例25的晶体管器件，其中，所述栅极焊盘包括布置在所述第一电绝缘层上的第一导电子层、和布置在所述第一导电子层上的第二导电子层，并且其中，所述第二电绝缘层在栅极焊盘的第一子层的外围部分之上延伸，并且所述栅极焊盘的第二子层在所述第二电绝缘层的外围区之上延伸。
155.27.根据示例25或26的晶体管器件，其中，所述源极焊盘包括布置在所述第一导电层上的第一导电子层、和布置在所述第一导电子层上的第二导电子层，并且其中，所述第二电绝缘层在所述源极焊盘的第一子层的外围部分之上延伸，并且所述源极焊盘的第二子层在所述第二电绝缘层的外围区之上延伸。
156.28.根据示例26或27的晶体管器件，其中，第一导电层包括钨，第一导电子层是由alcu合金形成的，并且第二导电子层包括铜。
157.29.根据示例19至28中任一个的晶体管器件，还包括在所述第一表面上的栅极连接结构，所述栅极连接结构将所述栅电极电耦合到所述栅极焊盘。
158.30.根据示例20至29中任一个的晶体管器件，其中，所述晶体管器件还包括布置在所述半导体衬底的前表面与所述第一导电层之间的第三电绝缘层，并且第一和第二接触部从所述第一导电层延伸穿过所述第三电绝缘层。
159.31.根据示例19至30中任一个的晶体管器件，其中，每个细长台面包括第一导电类型的漏极区、布置在所述漏极区上的第一导电类型的漂移区、布置在所述漂移区上的第二导电类型的本体区、以及布置在所述本体区上的第一导电类型的源极区，所述第二导电类型与所述第一导电类型相反。
160.32.根据示例31的晶体管器件，其中，到场板的第一接触部布置在所述细长沟槽的长度中间。
161.33.根据示例32的晶体管器件，其中，每个细长台面包括间隔开间隙的两个细长第二接触部，并且到沟槽中的场板的第一接触部被布置在所述间隙中。
162.为了便于描述，使用例如“下方”、“下部”、“之下”、“上方”、“上部”等之类的空间相对术语来解释一个要素相对于第二要素的定位。这些术语旨在包括除了与图中所示的那些不同的取向之外的器件的不同取向。此外，例如“第一”、“第二”等之类的术语也用于描述各种要素、区、区段等，并且也不旨在是限制性的。在整个说明书中，相同的术语指代相同的要
素。
163.如本文所用，术语“具有”、“含有”、“包括”、“包含”等是开放式术语，其指示存在所述的要素或特征，但不排除另外的要素或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有明确指示。应当理解，除非另外特别指出，否则本文所述的各种实施例的特征可彼此组合。
164.尽管本文已经示出和描述了特定实施例，但是本领域普通技术人员应当理解，在不偏离本发明的范围的情况下，可以有各种替代和/或等同实现来替代所示出和描述的特定实施例。本技术旨在覆盖本文讨论的具体实施例的任何改编或变化。因此，本发明旨在仅由权利要求及其等同替换物来限制。

技术特征：
1.一种晶体管器件(10)，包括：半导体衬底(11)，所述半导体衬底包括前表面(12)和有源区域(14)，其中，所述有源区域(14)包括多个有源晶体管单元(15)，每个有源晶体管单元(15)包括柱形沟槽(16)，所述柱形沟槽包括场板(17)、台面(18)和栅电极(19)；金属化结构(20)，所述金属化结构布置在所述前表面(12)上，所述金属化结构(20)提供栅极焊盘(21)和源极焊盘(22)，其中，所述栅极焊盘(21)的至少一部分被布置在所述有源区域(14)上方。2.根据权利要求1所述的晶体管器件(10)，还包括到每个场板(17)的第一接触部(34)、到每个台面(18)的第二接触部(35)、以及布置在第一表面(12)上的第一导电层(36)，其中，第一和第二接触部(34，35)通过第一导电层(36)电连接，并且第一导电层(36)位于栅极焊盘(21)下方和源极焊盘(22)下方。3.根据权利要求2所述的晶体管器件(10)，还包括布置在所述栅极焊盘(21)下方并且在所述栅极焊盘(21)和所述第一导电层(36)之间的第一电绝缘层(37)，所述第一电绝缘层将所述栅极焊盘(21)与所述第一导电层(36)电绝缘。4.根据权利要求3所述的晶体管器件(10)，其中，所述第一电绝缘层(37)还在所述源极焊盘(22)的外围区下方延伸。5.根据权利要求3或4所述的晶体管器件(10)，其中，所述第一电绝缘层(37)包括布置在第一导电层(36)上的第一子层(41)、和布置在所述第一子层(41)上的第二子层(42)。6.根据权利要求5所述的晶体管器件(10)，其中，所述第一子层(41)包括氮化硅，并且所述第二子层(42)包括氧化硅。7.根据权利要求2至6中任一项所述的晶体管器件(10)，还包括布置在所述第一电绝缘层(37)上的第二电绝缘层(46)，其中，所述第二电绝缘层(46)横向布置在所述栅极焊盘(21)和所述源极焊盘(22)之间，并且在所述栅极焊盘(21)和所述源极焊盘(22)的外围部分之上延伸。8.根据权利要求7所述的晶体管器件(10)，其中，所述栅极焊盘(21)包括布置在所述第一电绝缘层(37)上的第一导电子层(44)、和布置在所述第一导电子层(44)上的第二导电子层(48)，并且其中，所述第二电绝缘层(46)在所述栅极焊盘(21)的第一导电子层(44)的外围部分之上延伸，并且所述栅极焊盘(21)的第二导电子层(48)在所述第二电绝缘层(46)的外围区之上延伸。9.根据权利要求7或8所述的晶体管器件(10)，其中，所述源极焊盘(22)包括布置在第一导电层(36)上的第一导电子层(45)、和布置在第一导电子层(45)上的第二导电子层(49)，并且其中，所述第二电绝缘层(46)在所述源极焊盘(22)的第一导电子层(45)的外围部分之上延伸，并且所述源极焊盘(22)的第二导电子层(49)在所述第二电绝缘层(46)的外围区之上延伸。10.根据权利要求8或9所述的晶体管器件(10)，其中，所述第一导电层(36)包括钨，所述第一导电子层(44、45)是由alcu合金形成的，并且所述第二导电子层(48、49)包括铜。11.根据权利要求1至10中任一项所述的晶体管器件(10)，还包括在第一表面上的栅极连接结构(103)，所述栅极连接结构将所述栅电极(19)电耦合到所述栅极焊盘(21)。12.根据权利要求2至10中任一项所述的晶体管器件(10)，其中，所述晶体管器件(10)
还包括布置在所述半导体衬底(11)的前表面(12)和所述第一导电层(36)之间的第三电绝缘层(50)，并且第一和第二接触部(34、35)从所述第一导电层(36)延伸穿过所述第三电绝缘层(50)。13.根据权利要求1至12中任一项所述的晶体管器件(10)，其中，所述栅电极(19)布置在从所述半导体衬底(11)的前表面(12)延伸到所述台面(18)中的沟槽(30)中，其中，所述沟槽(30)具有条状形式或网格形式或六边形形式，或者所述栅电极(19)是布置在所述台面(18)上的平面栅极。14.根据权利要求13所述的晶体管器件(10)，其中，所述有源晶体管单元(15)的每个台面(18)包括第一导电类型的漏极区(23)、布置在所述漏极区(23)上的第一导电类型的漂移区(24)、布置在所述漂移区(24)上的第二导电类型的本体区(25)、以及布置在所述本体区(25)上的第一导电类型的源极区(26)，所述第二导电类型与所述第一导电类型相反，其中，所述栅极沟槽(30)穿过所述源极区(26)和所述本体区(25)延伸到所述漂移区(24)中，其中，所述柱形沟槽(16)中的每个柱形沟槽从所述前表面(12)延伸穿过所述本体区(25)并且到所述漂移区(24)中。15.根据权利要求1至14中任一项所述的晶体管器件(10)，还包括横向围绕所述有源区域(14)的边缘终端区(60)，其中，所述边缘终端区(60)包括：横向围绕所述有源区域(14)的过渡区(61)和横向围绕所述过渡区(61)的外终端区(62)；多个无源单元(66)，所述多个无源单元布置在所述过渡区(61)中和所述外终端区(62)中，每个无源单元(66)包括柱形终端沟槽(67)和终端台面(68)，所述柱形终端沟槽包括场板(69)，所述终端台面包括第一导电类型的漂移区(24)，其中，在所述过渡区(61)中，所述终端台面(68)包括布置在所述漂移区(24)上的第二导电类型的本体区(25)，并且在所述外终端区(62)中，所述终端台面(68)的所述漂移区(24)延伸到所述前表面(12)；第二导电类型的掩埋掺杂区(71)，所述掩埋掺杂区具有使得其位于所述过渡区(61)中和所述外终端区(62)中的横向范围。

技术总结
在一个实施例中，提供了一种晶体管器件(10)，其包括半导体衬底(11)和金属化结构(20)，所述半导体衬底包括前表面(12)和有源区域(14)，其中，有源区域(14)包括多个有源晶体管单元(15)，每个有源晶体管单元(15)包括柱形沟槽(16)，该柱形沟槽包括场板(17)、台面(18)和栅电极(19)，所述金属化结构布置在前表面(12)上，金属化结构(20)提供栅极焊盘(21)和源极焊盘(22)。栅极焊盘(21)的至少一部分被布置在有源区域(14)上方。在有源区域(14)上方。在有源区域(14)上方。


技术研发人员：C
受保护的技术使用者：英飞凌科技奥地利有限公司
技术研发日：2023.03.21
技术公布日：2023/9/26