存储系统、控制其的方法和用于对信息位进行编码的装置与流程

1.与实施例一致的设备和方法涉及管理存储装置，更具体地涉及使用广义低密度奇偶校验(gldpc)码的纠错编码。


背景技术：

2.gldpc是概括低密度奇偶校验ldpc码方案和乘积码方案二者或块涡轮(turbo)码方案的纠错码(ecc)方案。与这些方案一样，gldpc依赖于例如使用置信传播的迭代解码。然而，相对于乘积码，gldpc受益于更好的权重分布，并且相对于ldpc，gldpc受益于更强的解码器，这相应地改善其错误的概率及其收敛速度。
3.然而，相关技术gldpc编码过程遭受包括高复杂度和限制性约束的许多问题。
4.例如，相关技术gldpc编码过程遭受高计算和存储器复杂度(例如，(s
·
(k-p))2～o(n2))，其中，n是码字的长度，s是子码字的数量，k是每个子码字中的信息字的长度，并且p是每个子码字中的奇偶校验(parity)的长度。
5.作为另一示例，较不复杂但非一般相关技术gldpc编码过程将码字约束为低码率(满足)，并且要求超码(super-code)具有相同的大小，其中，n是子码字的长度。


技术实现要素：

6.根据实施例，一种存储系统包括：存储装置，被配置为存储多个广义低密度奇偶校验(gldpc)码字；至少一个处理器，被配置为：获得信息位，并且将信息位放置在包括在gldpc码字的第一布置中的第一位块中；将包括在第一位块中的平衡位设置为零；使用系统码对信息位和平衡位进行编码，以产生第一奇偶校验位，并且将第一奇偶校验位放置在第一位块中；置换第一位块，以产生第一置换位，并且将第一置换位放置在包括在gldpc码字的第二布置中的第二位块中；使用系统码对第一置换位进行编码，以产生第二奇偶校验位，并且将第二奇偶校验位放置在包括在第二布置中的第三位块中；置换第三位块的第一部分，以产生第二置换位，并且将第二置换位放置在包括在第一布置中的第四位块中；使用系统码对第二置换位进行编码，以产生第三奇偶校验位，并且将第三奇偶校验位放置在包括在第一布置中的第五位块中；置换第三位块的第二部分，以产生第四置换位；通过基于第四位块与第四置换位之间的比较调整平衡位来调整第一位块，并且基于调整的第一位块来调整第四位块和第五位块；基于调整的第一位块、调整的第四位块和调整的第五位块获得gldpc码字；并且将gldpc码字存储在存储装置中。
7.根据实施例，一种用于对信息位进行编码以存储在存储装置中的装置包括：存储器接口，被配置为与存储装置进行通信；和至少一个处理器，被配置为：使用第一编码方案对信息位和平衡位进行编码，以获得包括在对应于第二编码方案的码字的第一布置中的第一位块；置换第一位块，以获得包括在对应于第二编码方案的码字的第二布置中的第二位块；使用第一编码方案对第二位块的位进行编码，以获得包括在第二布置中的第三位块；置换第三位块的第一部分，以获得包括在第一布置中的第四位块，并且使用第一编码方案对
第四位块的位进行编码，以获得包括在第一布置中的第五位块；置换第三位块的第二部分，并且基于第五位块与第三位块的置换的第二部分之间的比较来调整平衡位；基于调整的平衡位来调整第一布置，并且基于调整的第一布置来获得对应于第二编码方案的码字；并且控制存储器接口将获得的码字发送到存储装置。
8.根据实施例，一种控制存储系统的方法由至少一个处理器执行，并且包括：获得信息位，并且将信息位放置在包括在广义低密度奇偶校验(gldpc)码字的第一布置中的第一位块中；将包括在第一位块中的平衡位设置为零；使用系统码对信息位和平衡位进行编码，以产生第一奇偶校验位，并且将第一奇偶校验位放置在第一位块中；置换第一位块，以产生第一置换位，并且将第一置换位放置在包括在gldpc码字的第二布置中的第二位块中；使用系统码对第一置换位进行编码，以产生第二奇偶校验位，并且将第二奇偶校验位放置在包括在第二布置中的第三位块中；置换第三位块的第一部分，以产生第二置换位，并且将第二置换位放置在包括在第一布置中的第四位块中；使用系统码对第二置换位进行编码，以产生第三奇偶校验位，并且将第三奇偶校验位放置在包括在第一布置中的第五位块中；置换第三位块的第二部分，以产生第四置换位；通过基于第四位块与第四置换位之间的比较调整平衡位来调整第一位块，并且基于调整的第一位块来调整第四位块和第五位块；基于调整的第一位块、调整的第四位块和调整的第五位块获得gldpc码字；并且将gldpc码字存储在存储装置中。
9.根据实施例，一种对信息位进行编码以存储在存储装置中的方法由至少一个处理器执行，并且包括：使用第一编码方案对信息位和平衡位进行编码，以获得包括在对应于第二编码方案的码字的第一布置中的第一位块；置换第一位块，以获得包括在对应于第二编码方案的码字的第二布置中的第二位块；使用第一编码方案对第二位块的位进行编码，以获得包括在第二布置中的第三位块；置换第三位块的第一部分，以获得包括在第一布置中的第四位块，并且使用第一编码方案对第四位块的位进行编码，以获得包括在第一布置中的第五位块；置换第三位块的第二部分，并且基于第五位块与第三位块的置换的第二部分之间的比较来调整平衡位；基于调整的平衡位来调整第一布置，并且基于调整的第一布置来获得对应于第二编码方案的码字；并且将获得的码字发送到存储装置。
附图说明
10.图1是根据实施例的存储器系统的框图。
11.图2示出根据实施例的gldpc码字200的示例。
12.图3a至图3b和图4a至图4b示出根据实施例的分割方案的示例。
13.图5a至图5b、图6a至图6b、图7a至图7b、图8a至图8b、图9a至图9b、图10a至-图10b、图11a至图11b、图12a至图12b、图13和图14a至图14b示出根据实施例的在编码处理的各个阶段的glpdc码字的示例。
14.图15a至图15b是根据实施例的用于控制存储系统和装置的处理的流程图。
15.图16是根据实施例的包括存储器系统的计算机系统的框图。
16.图17是根据实施例的存储卡的框图。
17.图18是根据实施例的包括存储器系统的网络系统的框图。
具体实施方式
18.本公开的实施例可涉及对gldpc码字进行编码的低复杂度方法，gldpc码字具有相对于相关技术方法具有大量自由度的超码或布置。如上所述，许多相关技术gldpc编码过程受到高复杂度或非常限制性的约束的负担。实施例可减轻上面讨论的约束并且使得能够以几乎任何速率进行编码。这可允许将实施例集成在具有低ecc冗余或高速率的产品(例如，嵌入式多媒体卡(emmc)存储装置)中。此外，实施例还可允许超码或布置具有不同的大小(s,n)，减轻相等大小要求(例如，要求n1＝n2)，其中，n1表示第一布置中的子码字的长度，n2表示第二布置中的子码字的长度。这可允许在相等大小要求会使置信传播(bp)解码器校验节点变弱的情况下加强置信传播(bp)解码器校验节点。减轻这种约束可使得能够从给定的冗余位的预算提取最大保护，改善错误概率和收敛速度。因此，实施例对许多存储技术(例如，通用闪存存储(ufs)存储装置)可以是有用。
19.另外，实施例可允许使用任何系统构成(组成)线性块码。当与具有类似能力的相关技术方法相比时，实施例可受益于小得多的复杂度(例如，o(p
·
k))。
20.图1是根据本公开的实施例的存储器系统的框图。参照图1，存储器系统可包括存储器控制器100和存储器装置110，存储器装置110可以是非易失性存储器装置。
21.存储器装置110可以是但不限于闪存装置、nand闪存装置、相变ram(pram)、铁电ram(fram)、磁性ram(mram)等。根据实施例，存储器装置110可包括多个nand闪存装置。存储器装置110可具有平面结构或含有存储器单元的堆叠的三维(3d)存储器单元结构。
22.存储器装置110可包括存储器单元阵列115、x解码器120、电压产生器114、寄存器113、输入/输出(i/o)缓冲器117、页缓冲器116和控制逻辑112，存储器单元阵列115、x解码器120、电压产生器114、输入/输出(i/o)缓冲器117、页缓冲器116和控制逻辑112中的每个可被实现为一个或多个电路。存储器装置110还可包括i/o垫(或称为焊盘，pad)111。
23.存储器单元阵列115可包括多条字线和多条位线。存储器单元阵列115的每个存储器单元可被实现为非易失性存储器单元。例如，存储器单元阵列115的每个存储器单元可具有例如浮动栅极或电荷存储层(诸如，电荷俘获层)。
24.存储器单元阵列115可包括多个块和多个页。每个块可包括多个页。例如，第一块118可包括第一多个页1-n，而第二块119可包括第二多个页1-n，其中，n是大于1的整数。页可以是编程操作和读取操作的单位，并且块可以是擦除操作的单位。
25.控制逻辑112可控制存储器装置110的整体操作。当从存储器控制器100接收命令cmd时，控制逻辑112可解译命令cmd并且根据解译的命令cmd控制存储器装置110执行操作(例如，编程操作、读取操作、读取重试操作或擦除操作)。
26.x解码器120可由控制逻辑112控制并且根据行地址驱动存储器单元阵列115中的字线中的至少一条。
27.电压产生器114可由控制逻辑112控制以产生编程操作、读取操作或擦除操作所需的一个或多个电压，并且将产生的电压提供给由x解码器120选择的一个或多个行。例如，电压产生器114产生的电压可存储在寄存器113中。
28.页缓冲器116可由控制逻辑112控制并且根据操作模式(例如，读取操作或编程操作)作为感测放大器或写入驱动器进行操作。
29.i/o垫111和i/o缓冲器117可用作在外部装置(例如，存储器控制器100或主机)与
存储器装置110之间交换的数据的i/o路径。
30.存储器控制器100可包括处理器101、只读存储器(rom)103、随机存取存储器(ram)102、编码器104、解码器105、存储器接口106和总线107。存储器控制器100的元件101至元件106可通过总线107彼此电连接。
31.处理器101可控制包括存储器控制器100的存储器系统的整体操作。处理器101可包括通过产生控制信号来控制其他元件的电路。当电力被供应给存储器系统时，处理器101可驱动用于在ram 102上操作存储器系统的固件(例如，存储在rom 103中的固件)，从而控制存储器系统的整体操作。根据实施例，处理器101还可发出用于控制存储器控制器100的其他元件的操作的指令，该其他元件包括例如rom 103、ram 102、编码器104、解码器105、存储器接口106和总线107中的一些或全部。根据实施例，这里描述为由存储器控制器100执行的任何操作可由处理器101执行或在处理器101的控制下被执行。根据实施例，这里描述为由存储器控制器100执行的任何操作可由处理器101执行或在处理器101的控制下被执行，处理器101执行对应于操作并且包括在程序代码(例如，存储在rom 103中的程序代码)中的指令。
32.存储器系统的驱动固件代码可存储在rom 103中，然而实施例不限于此。固件代码还可存储在存储器装置110的一部分中。因此，处理器101的控制或干预不仅可包含处理器101的直接控制，还可包含作为由处理器101驱动的软件的固件的干预。
33.可包括充当缓冲器的存储器的ram 102可存储从主机或处理器101输入的初始命令、数据和各种变量，或者存储从存储器装置110输出的数据。ram 102可存储输入到存储器装置110和从存储器装置110输出的数据和各种参数以及变量。
34.存储器接口106可充当存储器控制器100与存储器装置110之间的接口。存储器接口106连接到存储器装置110的i/o垫111，并且可与i/o垫111交换数据。另外，存储器接口106可创建适合于存储器装置110的命令，并且将创建的命令提供给存储器装置110的i/o垫111。存储器接口106提供要由存储器装置110执行的命令和存储器装置110的地址add。
35.根据实施例，解码器105可以是被配置为以上述方式对数据进行解码的纠错码(ecc)解码器，并且编码器104可以是被配置为以上述方式对数据进行编码的ecc编码器。根据实施例，解码器105和编码器104可以以上述方式执行错误位纠正。编码器104可通过在数据被提供给存储器装置110之前对数据执行纠错编码来产生添加有一个或多个奇偶校验和/或冗余位的数据。一个或多个奇偶校验和/或冗余位可存储在存储器装置110中。
36.解码器105可对输出的数据执行纠错解码，基于纠错解码的结果确定纠错解码是否成功，并且基于确定结果输出指令信号。读取数据可被发送到解码器105，并且解码器105可使用一个或多个奇偶校验和/或冗余位来纠正数据的错误位。
37.在实施例中，编码器104和解码器105可被配置为对包括gldpc码字的数据进行编码和解码。gldpc码字是由可被称为子码字的较短码字组成的具有长度n的二进制字，较短码字使用可被称为组成码或构成码的块编码方案进行编码。构成码可以是线性块码(例如，里德-马勒(reed-muller)码、博斯－乔赫里－霍克文黑姆(bose-chaudhuri-hocquenghem，bch)码、哈达玛(hadamard)码或汉明(hamming)码)。
38.图2示出根据实施例的gldpc码字200的示例。每个gldpc码字可具有j≥2种不同的布置，j≥2种不同的布置具有在它们之间变换的已知的双射任意映射或置换
(permutation)。结果，gldpc码字200的每个位可同时属于j个子码字；即，在每种布置中属于一个子码字。如图2中所示，gldpc码字200可以以两种布置(例如，布置j1和布置j2)表示。布置j1和布置j2中的每个可以是其行是子码字的s
×
n矩阵。gldpc码字200满足以下等式1中所示的基本关系：
39.n＝s1·
n1＝
…
＝sj·
njꢀꢀ
(等式1)
40.其中，n表示gldpc码字200的大小，n表示每个子码字的长度，并且s表示子码字的数量。在实施例中，一种布置的子码字与另一种布置的子码字具有不同的大小可以是可能的。换言之，s1≠s2，n1≠n2可以是可能的，其中，s1表示第一布置中的子码字的数量，n1表示第一布置中的子码字的长度，s2表示第二布置中的子码字的数量，并且n2表示第二布置中的子码字的长度。此外，尽管图2示出其中j＝2的示例，但是实施例不限于此。
41.gldpc码字可包含若干类型的位。例如，信息位可以是如gldpc ecc所看到的纯信息位(pure information bit)。奇偶校验位可以是由两种布置中的编码产生的构成冗余位(constituent redundant bit)。平衡位(balancing bit)可由实施例用于克服如下面更详细地解释的编码过程内的特定问题。循环冗余校验(crc)奇偶校验位可用于减少未检测到的错误概率。在实施例中，可省略crc奇偶校验位。缩短位(shortening bit)可以是放置在gldpc布置中以便满足布局约束的填充位。缩短位不被写入存储器，而是可以是矩阵的虚拟部分，并且可被编码器和解码器认为具有已知值(例如，0的值)。未使用位可以是未使用的奇偶校验位。在实施例中，可将未使用位写入存储器。在一些实施例中，未使用位可具有任何已知值(例如，全部具有0的值，或者全部具有1的值)。在其他实施例中，未使用位可具有第一l
unused
信息位的值。这可被选择为除解码性能之外的考虑(例如，可由与未使用位相关的频繁改变引起的存储器装置上的磨损)。在实施例中，奇偶校验位、平衡位、crc奇偶校验位和未使用位可包括在冗余位预算中。
42.gldpc码的结构所涉及的参数(例如，矩阵大小(s
×
n))和其子集的参数可由多个约束来确定。例如，对于给定的可表示要编码的纯信息位的数量的i0和给定的可表示由非信息位预算允许的非信息位的数量的p0，根据实施例的编码和解码系统可指定i0＝i
data
+i
meta
+i
vss
+i
ncrc
，可指定n0＝i0+p0，可指定n＝n0+sh
total
，并且可指定开销其中，i
data
、i
meta
、i
vss
和i
ncrc
可表示不同类型的信息位，其中，sh
total
表示缩短位的总数量。
43.另外，根据实施例的特定构成码(例如，扩展汉明码)可指定n＝2
m-short，可指定p＝m+1，并且可指定k＝2
m-m-1-short＝n-p，其中，short表示每个子码字的信息字中的缩短位的数量，其中，p表示构成码的每个子码字中的奇偶校验的长度，其中，k表示每个子码字中的信息字的长度。
44.另外，根据实施例的gldpc方案可指定n＝s1·
n1＝s2·
n2，并且指定p
code
＝s1·
p1+s2·
p2+l
cop
，其中，l
cop
表示校验上校验(check-on-check，coc)块的长度。此外，根据实施例的gldpc编码方案可指定l
bal
＝l
cop-1，可指定l
cop
＝(s
1-t1)
·
p1，并且可指定p0＝p
code
+l
bal
+l
slack
，其中，l
bal
表示包括在gldpc码字中的平衡位的长度，其中，t1表示第一布置(例如，布置j1)的信息位块中的子码字的数量，其中，l
slack
＝l
crc
+l
unused
，并且其中，l
crc
表示循环冗余校验位的长度，并且l
unused
表示未使用位的长度。
45.在实施例中，在由那些约束过滤的可能配置之外，可基于以下来选择单个配置：
46.通过缩短的子码字长度n的最小化：这可通过将由构成码字传递的给定信息(保护)级别分布在有效减少数量的易受攻击位(vulnerable bit)上来优化基于置信传播的解码器的操作。
47.未使用位的数量的最小化：未使用位可以是冗余位预算的一部分，并且可以是例如写入存储设备的信息的一部分，但是未使用位不携带任何信息也不携带代码保护。
48.图3a至图3b和图4a至图4b示出可用于将布置j1和布置j2分割成可被称为区或位块(或位组块，bit chunk)的分区的分割方案的两个示例。
49.图3a至3b是根据实施例的对应于gldpc码的布置j1和布置j2的框图。如图3a至图3b中所示，布置j1和布置j2可基于包括在区或位块中的位的目的而被划分或分割成区或位块。
50.在实施例中，例如，布置j1可包括：可包括信息位的位块信息1、可包括奇偶校验位的位块奇偶校验1、可包括奇偶校验位的位块奇偶校验2、可包括crc位的位块crc、可包括平衡位的一个或多个位块平衡和可包括未使用位的一个或多个位块未使用。另外，布置j1可包括：可包括缩短位的位块短信息1和可包括奇偶校验位的位块短奇偶校验1。
51.在实施例中，布置j2可包括：可包括信息位的位块信息2、可包括奇偶校验位的位块奇偶校验2和可包括缩短位的位块短信息2。
52.在实施例中，包括在位块奇偶校验1和位块奇偶校验2中的奇偶校验位可以是j1和随后j2的系统编码的结果。平衡位、crc位和未使用位可以是按照下面的优先级顺序(最右下到最左上)分布在位块信息1的最后行上的位的交织混合：
53.1.平衡
54.2.未使用
55.3.crc
56.4.信息
57.平衡位排序可依赖选择的置换。此外，可以不保证它们被连续排序，但是未使用位可足以覆盖它们之间的空间，导致连续的crc和信息位序列。
58.在实施例中，位块信息2的位可与位块信息1的位不同。代替地，位块信息2可对应于位块信息1的位和具有其他角色的位，具有其他角色的位包括位块奇偶校验1的位、位块平衡的位和位块crc的位。根据置换，位块短信息1的位可全部散布到位块信息2。
59.图4a至图4b示出其中出于置换原因而分割布置j1和布置j2的分割方案。具体地，根据实施例，图4a示出根据布置j1的位的置换约束而分割的布置j1，并且图4b示出根据布置j2的位的置换约束而分割的布置j2。
60.在实施例中，布置j1可包括位块a1、位块b1和位块c1，并且布置j2可包括位块a2、位块b2和位块c2。另外，布置j1可包括图3a的位块短信息1和位块短奇偶校验1，并且布置j2可包括图3b的位块短信息2。
61.在实施例中，来自布置j1和布置j2的特定位块可被约束为彼此排他地交换位，从而限制可能置换的集合的大小。然而，这些“子置换”或特定位块内的置换可以在它们的边界内是任意的；
62.例如，在实施例中，如下面的等式2至等式4中所示，不管实际置换如何，gldpc置换集合可要求位块a1在任意置换(π)之后将其所有位与位块a的所有位交换，可要求位块b1将其所有位与位块b2的所有位交换，并且可要求位块c1将其所有位与位块c2的所有位交换：
[0063][0064][0065][0066]
在实施例中，b2和c2可共享相同的可被称为位块bc2的初始位“储层(reservoir)”，并且两者之间的分割可以是任意的。
[0067]
上面三种布置原则上可彼此独立。在实施例中，“缩短”位块不参与交换。在实施例中，除了“缩短”之外的对应块在面积上可以是相同的。如上所讨论，位角色可能不一定与块交换分割一致。
[0068]
图5a至图5b、图6a至图6b、图7a至图7b、图8a至图8b、图9a至图9b、图10a至图10b、图11a至图11b、图12a至图12b、图13和图14a至图14b示出根据实施例的在编码处理的各个阶段的布置j1和布置j2的示例。在实施例中，关于图5a至图14b描述的一个或多个编码处理中的一些或全部可由存储器系统1000或存储器系统1000的组件(例如，存储器控制器100或编码器104)执行。
[0069]
在编码处理的开始时，可知道以下参数：
[0070]
块编码：构成码的奇偶校验部分产生矩阵包括缩短。因为“系统”部分根据定义是相同的，所以所有随后的块编码操作可以是仅计算“奇偶校验”部分。
[0071]
维度参数：
[0072]
构成码参数：p，n，k，short
[0073]
行数：s
[0074]
置换参数：对应位块的inda、indb、indc置换矩阵
[0075]
平衡参数：
[0076]
布置j1内的平衡位的索引：
[0077]
平衡矩阵：
[0078]
平衡到bc传递矩阵：
[0079]
如图5a至图5b中所示，在根据实施例的编码过程的开始时，可获得信息位，并且可将信息位放置在位块信息1中。在图5a中，信息位可被标记info。另外，ind
bal
、ind
short
的位可被设置为0，并且ind
unused
的位可被设置为第一l
unused
信息位的值。ind
crc
的位可留空。
[0080]
如图6a至图6b中所示，可通过计算来对进行块编码以产生在该步骤中，i可对应于信息位(例如，位块信息1)，i
bal
可对应于位块平衡，并且i
crc
可对应于位块crc。此外，可等于i\{具有i
bal
，i
crc
的行}。该块编码可逐行进行。
[0081]
如图7a至图7b中所示，可通过计算来确定crc位，并且可通过设置j1[ind
crc
]＝i
crc
来填充位块crc。
[0082]
如图8a至图8b中所示，位块a1的块编码可通过对进行块编码来完成，以通过计算
产生其中，该块编码可产生初始p
bal
，初始p
bal
可以是受i
bal
影响的位块奇偶校验1的奇偶校验位，并且可被称为奇偶校验平衡位。可保存初始p
bal
以用于稍后的步骤。
[0083]
如图9a至图9b中所示，然后可通过计算a2＝π1→2(a1)来置换位块a1以获得位块a2。
[0084]
如图10a至图10b中所示，可通过计算对a2进行块编码以获得布置j2。然后，可使用将位块bc2划分为位块b2和位块c2。尽管这里描述j1和j2使用相同的块编码矩阵g，但是实施例不限于此。在实施例中，j1和j2可使用对应于相同类型的构成码的不同块编码矩阵，或者对应于不同类型的构成码的不同块编码矩阵。
[0085]
如图11a至图11b中所示，可通过计算b1＝π2→1(b2)来置换位块b2以获得初始位块b1。可保存初始位块b1以用于稍后的步骤(例如，第二轮编码)。
[0086]
如图12a至图12b中所示，可通过计算来对初始位块b1进行块编码以产生位块bc1。该块编码可产生初始位块c1，初始位块c1可被保存用于稍后的步骤(例如，第二轮编码)。
[0087]
在实施例中，上面关于图5a至图12b描述的编码过程可被称为编码过程的第一轮，并且下面关于图13至图14b描述的编码过程可被称为编码过程的第二轮。
[0088]
如图13中所示，可调整平衡位。首先，可确定上面确定的初始位块c1与位块c2的置换的结果之间的差。例如，可根据下面的等式5使用二进制加法将置换的c2叠加到初始c1上：
[0089]
p＝c
1-π2→1(c2)
ꢀꢀ
(等式5)
[0090]
然后，可使用下面的等式6来计算调整的平衡位：
[0091][0092]
最后，可通过使用j1[ind
bal
]＝i
bal
将i
bal
放置在布置j1中来调整布置j1的最初设置为零的平衡位。
[0093]
然后，如图14a中所示，可确定i
bal
对p
bal
的贡献，并且可将该贡献添加到上面确定的初始p
bal
以调整p
bal
。在调整p
bal
之后，然后可将i
bal
和p
bal
组合成ip
bal
，并且可确定ip
bal
对位块bc1的贡献，以便调整上面确定的初始位块b1和位块c1。一旦调整位块b1和位块c1，则可完成编码处理。
[0094]
下面详细描述用于确定i
bal
对p
bal
的贡献和ip
bal
对位块bc1的贡献的过程的示例。
[0095]
基本要求可以是：j＝2个布置在置换上是相同的。然而，上述编码过程的第一轮不能保证，并且原则上c1≠π2→1(c2)。因此，可采取一些初步动作。
[0096]
上述编码过程可以是一系列矩阵乘法和置换；两者都是线性操作。这意味着它们可被描述为等效的单个线性操作，等效的单个线性操作的“输入”是信息块(平坦化的)，并且等效的单个线性操作的输出是由此被视为“输出”的布置j1、布置j2、它们的任何子集或它们的线性组合(平坦化的)。例如，该线性也适用于j2或j1和j2的子集。
[0097]
另外，对于某个长度的任何“输出”，我们可找到相同长度的通过可逆线性变换与
该“输出”相关联的“输入”的i的子集。
[0098]
平坦化奇偶校验(check-on-parity，cop)块(例如，位块c1和位块c2)可具有l
cop
＝p
·
(s-t)的长度。如上面所讨论的，这些可被认作上面讨论的编码过程的“输出”，此外，如下面的等式7中所示，它们的相减也可被认作“输出”：
[0099][0100]
其中，π2→1(c2)是布置j2中的位块c2而被置换到布置j1的位。
[0101]
因为任何gldpc码字具有大于位块平衡的信息块，所以可找到子集子集满足下面的等式8中给出的可逆关系：
[0102][0103]
剩余信息位i
nobal
＝i\i
bal
也正以线性但不可逆的方式独立地影响p。如下面的等式9中所示，根据叠加的原理：
[0104]ibal
·
t
bal-i
nobal
·
t
nobal
＝p
bal-p
nobal
＝p
ꢀꢀ
(等式9)
[0105]
针对c1＝π2→1(c2)的需要可被看作等效于p＝0，也就是说，等效于：i
bal
·
t
bal
＝i
nobal
·
t
nobal
。
[0106]
因此，通过牺牲总奇偶校验预算的少许位，根据下面的等式10的i
bal
位：
[0107][0108]
可补偿i
nobal
的影响使得
[0109]
t
bal
表示信息块内的l
cop
位对cop块的l
cop
位的可逆影响。在实施例中，t
bal
可使用以下过程来构造：
[0110]
初始化：
[0111]
ind
running
＝l
info-1(信息块的最后[最右下]位)
[0112]
cnt
bal
＝0
[0113][0114]
重复以下步骤：
[0115]
1、清零信息块
[0116]
2、将“1”设置在位ind
running
上
[0117]
3、完全编码
[0118]
4、提取c1，c2并计算
[0119]
5、测试当前上的p的线性相关性：如果独立，则
[0120]
将p添加到t
bal，acc
[0121]
将cnt
bal
增加1
[0122]
6、如果cnt
bal
＝l
bal
，则终止。否则，将ind
running
减少1并返回到步骤1。
[0123]
cop序列的奇偶校验总是偶数；它具有偶数汉明权重。因此，最后位的值依赖于其
所有的l
cop-1个前身(predecessor)。因此，i
bal
的真实长度和t
bal
的尺寸是l
cop-1。
[0124]
因此，在实施例中，可如下在编码过程的第二轮中确定i
bal
的贡献。平衡位直接影响是对位，其中，b
rows
是j1内的包含平衡位的行的数量(通常1或2)。i
bal
和p
bal
两者是位块a1的一部分，并且因此影响bc块(例如，位块bc2以及位块bc1)。
[0125]
首先，可根据下面的等式11计算p
bal
：
[0126][0127]
其中，是b
rows
个零行，位在它们的适当位置中被嵌入到b
rows
个零行，并且被添加到在平衡位计算之前在第一轮上先前计算的
[0128]
接下来，可将上面合并为并且可根据下面的等式12计算bc1：
[0129][0130]
这可被添加到在编码过程的第一轮中计算的在实施例中，可相应地调整位块b1和位块c1。
[0131]
在实施例中，可以是稀疏矩阵，这可导致相对于所涉及的维度的低复杂度操作。
[0132]
图15a是根据实施例的控制存储系统的处理1500a的示例的框图。在一些实施方式中，图15a的一个或多个处理框可由存储器系统1000或这里描述的任何其他元件(例如，存储器控制器100或编码器104)执行。
[0133]
如图15a中进一步所示，在操作1504，处理1500a可包括：获得信息位并将信息位放置在包括在广义低密度奇偶校验(gldpc)码字的第一布置中的第一位块中。在实施例中，第一布置可对应于布置j1，并且第一位块可对应于位块a1。
[0134]
如图15a中进一步所示，在操作1506，处理1500a可包括：将包括在第一位块中的平衡位设置为零。
[0135]
如图15a中进一步所示，在操作1508，处理1500a可包括：使用系统码对信息位和平衡位进行编码，以产生第一奇偶校验位，并将第一奇偶校验位放置在第一位块中。在实施例中，系统码可对应于构成码或组成码。
[0136]
如图15a中进一步所示，在操作1510，处理1500a可包括：置换第一位块，以产生第一置换位，并将第一置换位放置在包括在gldpc码字的第二布置中的第二位块中。在实施例中，第二布置可对应于布置j2，并且第二位块可对应于位块a2。
[0137]
如图15a中进一步所示，在操作1512，处理1500a可包括：使用系统码对第一置换位进行编码，以产生第二奇偶校验位，并将第二奇偶校验位放置在包括在第二布置中的第三位块中。在实施例中，第三位块可对应于位块bc2。
[0138]
如图15a中进一步所示，在操作1514，处理1500a可包括：置换第三位块的第一部分，以产生第二置换位，并将第二置换位放置在包括在第一布置中的第四位块中。在实施例
中，第三位块的第一部分可对应于位块b2，并且第四位块可对应于位块b1。
[0139]
如图15a中进一步所示，在操作1516，处理1500a可包括：使用系统码对第二置换位进行编码，以产生第三奇偶校验位；并将第三奇偶校验位放置在包括在第一布置中的第五位块中。在实施例中，第五位块可对应于位块c1。
[0140]
如图15a中进一步所示，在操作1518，处理1500a可包括：置换第三位块的第二部分以产生第四置换位。在实施例中，第三位块的第二部分可对应于位块c2。
[0141]
如图15a中进一步所示，在操作1520，处理1500a可包括：通过基于第五位块与第四置换位之间的比较调整平衡位来调整第一位块。
[0142]
如图15a中进一步所示，在操作1522，处理1500a可包括：基于调整的第一位块来调整第四位块和第五位块。
[0143]
如图15a中进一步所示，在操作1524，处理1500a可包括：基于调整的第一位块、调整的第四位块和调整的第五位块来获得gldpc码字。
[0144]
如图15a中进一步所示，在操作1526，处理1500a可包括：将gldpc码字存储在存储装置中。在实施例中，存储装置可对应于存储器系统1000或存储器装置110。
[0145]
在实施例中，可在第一布置与第二布置之间存在双射映射，并且在双射映射内，第一位块的位可排他地映射到第二位块的位，第四位块的位可排他地映射到第三位块的第一部分的位，并且第五位块的位可排他地映射到第三位块的第二部分的位。
[0146]
在实施例中，第一布置可包括第一多个行，并且第二布置可包括第二多个行，并且第一多个行的数量可与第二多个行的数量不同。
[0147]
在实施例中，第一多个行和第二多个行中的每个行可包括系统码的码字，并且系统码可包括来自里德-马勒(reed-muller)码、哈达玛(hadamard)码、博斯－乔赫里－霍克文黑姆(bose-chaudhuri-hocquenghem)码和汉明(hamming)码之中的至少一个。
[0148]
图15b是根据实施例的控制存储系统的处理1500b的流程图。在一些实施方式中，处理1500b的一个或多个处理框可由存储器系统1000或这里描述的任何其他元件(例如，编码器104)执行。
[0149]
在实施例中，处理1500b的一个或多个处理框可在处理1500a的处理框之后被执行。
[0150]
如图15b中所示，在操作1528，处理1500b可包括：确定第五位块与第四置换位之间的差。
[0151]
如图15b中进一步所示，在操作1530，处理1500b可包括：通过将差乘以第一平衡矩阵来获得调整的平衡位。
[0152]
如图15b中进一步所示，在操作1532，处理1500b可包括：将调整的平衡位添加到第一位块。
[0153]
如图15b中进一步所示，在操作1534，处理1500b可包括：使用系统码对调整的平衡位进行编码，以产生第四奇偶校验位。
[0154]
如图15b中进一步所示，在操作1536，处理1500b可包括：通过添加第四奇偶校验位来调整奇偶校验平衡位。
[0155]
如图15b中进一步所示，在操作1538，处理1500b可包括：将调整的平衡位和调整的奇偶校验平衡位乘以第二平衡矩阵。
[0156]
如图15b中进一步所示，在操作1540，处理1500b可包括：将相乘的结果添加到第四位块和第五位块。
[0157]
尽管图15a至图15b示出处理1500a至处理1500b的示例框，但是在一些实施方式中，处理1500a至处理1500b可包括与图15a至图15b中所描绘的框相比附加的框、更少的框、不同的框、或不同地布置的框。另外地或可选地，处理1500a至处理1500b的框中的两个或更多个框可以任何顺序被布置或组合，或者并行被执行。例如，在实施例中，操作1528至操作1536可被包括在操作1520中。作为另一示例，在实施例中，操作1538至操作1540可被包括在操作1522中。
[0158]
图16是根据实施例的包括存储器系统的计算机系统16000的框图。根据实施例，计算机系统16000(诸如，移动装置、台式计算机和服务器)可采用存储器系统16400。
[0159]
计算机系统16000可包括中央处理器16100、ram 16200、用户接口16300和存储器系统16400，中央处理器16100、ram 16200、用户接口16300和存储器系统16400电连接到总线16500。如上所述的主机可包括计算机系统16000中的中央处理器16100、ram 16200和用户接口16300。中央处理器16100可控制整个计算机系统16000，并且可执行与经由用户接口16300输入的用户命令对应的计算。ram 16200可用作中央处理器16100的数据存储器，并且中央处理器16100可向存储器系统16400写入数据/从存储器系统16400读取数据。
[0160]
如在上述示例实施例中，存储器系统16400可包括存储器控制器16410和存储器装置16420。存储器控制器16410可包括编码器和解码器，并且存储器装置16420可包括包含多个存储器单元的单元阵列。
[0161]
根据实施例，存储器控制器16410可由上面参照图1讨论的存储器控制器100来实现，并且存储器装置11420可由上面参照图1讨论的存储器装置110来实现。
[0162]
图17是示出根据实施例的存储卡17000的框图。根据上面参照图1讨论的示例实施例的存储器系统1000可以是存储卡17000。例如，存储卡17000可包括嵌入式多媒体卡(emmc)、安全数字(sd)卡或通用闪存存储(ufs)卡。如图17中所示，存储卡17000可包括存储器控制器17100、非易失性存储器17200和端口区域17300。存储器控制器17100可由上面参照图1讨论的存储器控制器100来实现，并且图17中所示的非易失性存储器17200可由上面参照图1讨论的存储器装置110来实现。
[0163]
存储器控制器17100可包括编码器和解码器。编码器和解码器可执行根据实施例的编码方法和解码方法。存储器控制器17100可遵循预设协议经由端口区域17300与外部主机进行通信。协议可以是emmc协议、sd协议、sata协议、sas协议、usb协议、ufs协议、非易失性存储器快速(nvme)协议、外围组件互连快速(pcie)协议或计算快速链路(cxl)协议。非易失性存储器17200可包括即使供应到其的电力被阻断也保持存储在其中的数据的存储器单元。例如，非易失性存储器17200可包括闪存、磁随机存取存储器(mram)、电阻式ram(rram)、铁电ram(fram)或相变存储器(pcm)。
[0164]
根据实施例，存储器控制器17100和非易失性存储器17200可分别由上面参照图1讨论的存储器控制器100和存储器装置110来实现。
[0165]
图18是根据实施例的包括存储器系统的网络系统18000的框图。如图18中所示，网络系统18000可包括经由网络18200连接的服务器系统18100以及多个终端18300、18400和18500(即，终端1 18300、终端2 18400和终端n 18500)。服务器系统18100可包括用于处理
从连接到网络18200的多个终端18300、18400和18500接收的请求的服务器18110以及用于存储与从终端18300、18400和18500接收的请求对应的数据的ssd 18120。这里，ssd 18120可以是根据实施例的存储器系统。
[0166]
根据实施例，ssd 18120可由上面参照图1讨论的存储器系统1000来实现。
[0167]
如本领域中传统的那样，在附图中以功能块、单元和/或模块的形式描述和示出实施例。本领域技术人员将理解，这些块、单元和/或模块由电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等)物理地实现，电子(或光学)电路可使用基于半导体的制造技术或其他制造技术来形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可使用软件(例如，微代码)来编程以执行这里讨论的各种功能，并且可可选地由固件和/或软件驱动。可选地，每个块、单元和/或模块可由专用硬件实现，或者实现为用于执行一些功能的专用硬件和用于执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。此外，在不脱离本范围的情况下，实施例的每个块、单元和/或模块可物理地分成两个或更多个相互作用和离散的块、单元和/或模块。此外，在不脱离本范围的情况下，实施例的块、单元和/或模块可物理地组合成更复杂的块、单元和/或模块。
[0168]
上述方法的各种操作可由能够执行操作的任何合适的手段(诸如，各种一个或多个硬件和/或软件组件、电路和/或一个或多个模块)来执行。
[0169]
软件可包括用于实现逻辑功能的可执行指令的有序列表，并且可体现在任何“处理器可读介质”中，以供指令执行系统、设备或装置(诸如，单核或多核处理器或包含处理器的系统)使用或与指令执行系统、设备或装置(诸如，单核或多核处理器或包含处理器的系统)结合使用。
[0170]
结合这里公开的实施例描述的方法或算法和功能的框或步骤可直接以硬件、以由处理器执行的软件模中或以两者的组合被体现。如果以软件体现，则功能可作为一个或多个指令或代码存储在有形的非暂时性计算机可读介质上或通过有形的非暂时性计算机可读介质传输。软件模块可驻留在随机存取存储器(ram)、闪存、只读存储器(rom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、寄存器、硬盘、可移动盘、cd rom、或本领域中已知的任何其他形式的存储介质中。
[0171]
前述内容是对实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些实施例，但是本领域技术人员将容易理解，在实质上不脱离本范围的情况下，在实施例中可进行许多修改。
[0172]
选择的符号和缩写：
[0173]nfull
：子码字的全长(非缩短)
[0174]kfull
：子信息字的全长(未缩短)
[0175]
short：码字/信息字内的缩短位的数量
[0176]
k＝k
fuu-short：子信息字的长度
[0177]
n＝n
full-short：子码字的长度
[0178]
p＝n-k：每个子码字的奇偶校验的长度
[0179]
g：构成码产生矩阵。左系统(g＝(i；a))
[0180]
s：gldpc码字中的子码字的数量
[0181]
t：信息块中的子码字的数量
[0182]
j：gldpc码字的等效布置的数量
[0183]
inda，indb，indc：每个块的置换索引
[0184]
ind
sh
：作为gldpc码字的一部分但是未被发送的位的索引。被解码器认为具有已知值(
‘0’
)
[0185]
l
cop
：校验上校验块(位)的长度
[0186]
ind
bal
：平衡位的索引
[0187]
t
bal
，平衡位到coc传递矩阵(和其逆)
[0188]
平衡位(和其对应的奇偶校验)到bc1位块传递矩阵
[0189]
l
unused
：发送但是未使用的位的数量。被解码器认为具有已知值(
‘0’
)
[0190]
π1→2(j1)，π2→1(j2)：j1布置与j2布置之间的置换
[0191]
i0：纯信息位的数量
[0192]
p0：被分配用于除信息之外的其他目的(奇偶校验、平衡、crc等)的位的数量
[0193]
n0＝i0+p0：发送的位的总数
[0194]
sh
total
：被认作gldpc码字的一部分的未发送的位的数量
[0195]
n＝n0+sh
total
：位的总数
[0196]
码字的开销
[0197]
ind
crc
：crc序列位的索引
[0198]
l
crc
：crc序列(位)的长度
[0199]gcrc
：crc码产生多项式

技术特征：
1.一种存储系统，包括：存储装置，被配置为存储多个广义低密度奇偶校验gldpc码字；至少一个处理器，被配置为：获得信息位，并且将信息位放置在包括在gldpc码字的第一布置中的第一位块中；将包括在第一位块中的平衡位设置为零；使用系统码对信息位和平衡位进行编码，以产生第一奇偶校验位，并且将第一奇偶校验位放置在第一位块中；置换第一位块，以产生第一置换位，并且将第一置换位放置在包括在gldpc码字的第二布置中的第二位块中；使用系统码对第一置换位进行编码，以产生第二奇偶校验位，并且将第二奇偶校验位放置在包括在第二布置中的第三位块中；置换第三位块的第一部分，以产生第二置换位，并且将第二置换位放置在包括在第一布置中的第四位块中；使用系统码对第二置换位进行编码，以产生第三奇偶校验位，并且将第三奇偶校验位放置在包括在第一布置中的第五位块中；置换第三位块的第二部分，以产生第四置换位；通过基于第五位块与第四置换位之间的比较调整平衡位来调整第一位块，并且基于调整的第一位块来调整第四位块和第五位块；基于调整的第一位块、调整的第四位块和调整的第五位块获得gldpc码字；并且将gldpc码字存储在存储装置中。2.如权利要求1所述的存储系统，其中，在第一布置与第二布置之间存在双射映射，并且其中，在双射映射内，第一位块的位被排他地映射到第二位块的位，第四位块的位被排他地映射到第三位块的第一部分的位，并且第五位块的位被排他地映射到第三位块的第二部分的位。3.如权利要求1所述的存储系统，其中，第一布置包括第一多个行，并且第二布置包括第二多个行，并且其中，第一多个行的数量不同于第二多个行的数量。4.如权利要求3所述的存储系统，其中，第一多个行和第二多个行中的每个行包括系统码的码字，并且其中，系统码包括来自里德-马勒码、哈达玛码、博斯－乔赫里－霍克文黑姆码和汉明码之中的至少一个。5.如权利要求1至4中的任一项所述的存储系统，其中，调整平衡位的步骤包括：确定第五位块与第四置换位之间的差；和通过将所述差乘以第一平衡矩阵来获得调整的平衡位。6.如权利要求5所述的存储系统，其中，第一奇偶校验位包括对应于平衡位的奇偶校验平衡位，并且其中，调整第一位块的步骤包括：将调整的平衡位添加到第一位块；
使用系统码对调整的平衡位进行编码，以产生第四奇偶校验位；和通过添加第四奇偶校验位来调整奇偶校验平衡位。7.如权利要求6所述的存储系统，其中，调整第四位块和第五位块的步骤包括：将调整的平衡位和调整的奇偶校验平衡位乘以第二平衡矩阵；和将相乘的结果添加到第四位块和第五位块。8.一种用于对信息位进行编码以存储在存储装置中的装置，所述装置包括：存储器接口，被配置为与存储装置进行通信；和至少一个处理器，被配置为：使用第一编码方案对信息位和平衡位进行编码，以获得包括在对应于第二编码方案的码字的第一布置中的第一位块；置换第一位块，以获得包括在对应于第二编码方案的码字的第二布置中的第二位块；使用第一编码方案对第二位块的位进行编码，以获得包括在第二布置中的第三位块；置换第三位块的第一部分，以获得包括在第一布置中的第四位块，并且使用第一编码方案对第四位块的位进行编码，以获得包括在第一布置中的第五位块；置换第三位块的第二部分，并且基于第五位块与第三位块的置换的第二部分之间的比较来调整平衡位；基于调整的平衡位来调整第一布置，并且基于调整的第一布置来获得对应于第二编码方案的码字；并且控制存储器接口将获得的码字发送到存储装置。9.如权利要求8所述的装置，其中，第一编码方案包括来自里德-马勒编码方案、哈达玛编码方案、博斯－乔赫里－霍克文黑姆编码方案和汉明编码方案之中的至少一个，并且其中，第二编码方案包括广义低密度奇偶校验编码方案。10.如权利要求8所述的装置，其中，在第一布置与第二布置之间存在双射映射，并且其中，在双射映射内，第一位块的位被排他地映射到第二位块的位，第四位块的位被排他地映射到第三位块的第一部分的位，并且第五位块的位被排他地映射到第三位块的第二部分的位。11.如权利要求8所述的装置，其中，第一布置包括第一多个行，并且第二布置包括第二多个行，并且其中，第一多个行的数量不同于第二多个行的数量。12.如权利要求11所述的装置，其中，第一多个行和第二多个行中的每个行包括对应于第一编码方案的码字。13.如权利要求8至12中的任一项所述的装置，其中，调整平衡位的步骤包括：确定第五位块与第三位块的置换的第二部分之间的差；和通过将所述差乘以第一平衡矩阵来获得调整的平衡位。14.如权利要求13所述的装置，其中，第一位块包括对应于平衡位的奇偶校验平衡位，并且其中，调整第一布置的步骤包括：将调整的平衡位添加到第一位块；使用第一编码方案对调整的平衡位进行编码，以产生第二奇偶校验位；和
通过添加第二奇偶校验位来调整奇偶校验平衡位。15.如权利要求14所述的装置，其中，调整第一布置的步骤还包括：将调整的平衡位和调整的奇偶校验平衡位乘以第二平衡矩阵；和将相乘的结果添加到第四位块和第五位块。16.一种控制存储系统的方法，所述方法由至少一个处理器执行并且包括：获得信息位，并且将信息位放置在包括在广义低密度奇偶校验gldpc码字的第一布置中的第一位块中；将包括在第一位块中的平衡位设置为零；使用系统码对信息位和平衡位进行编码，以产生第一奇偶校验位，并且将第一奇偶校验位放置在第一位块中；置换第一位块，以产生第一置换位，并且将第一置换位放置在包括在gldpc码字的第二布置中的第二位块中；使用系统码对第一置换位进行编码，以产生第二奇偶校验位，并且将第二奇偶校验位放置在包括在第二布置中的第三位块中；置换第三位块的第一部分，以产生第二置换位，并且将第二置换位放置在包括在第一布置中的第四位块中；使用系统码对第二置换位进行编码，以产生第三奇偶校验位，并且将第三奇偶校验位放置在包括在第一布置中的第五位块中；置换第三位块的第二部分，以产生第四置换位；通过基于第五位块与第四置换位之间的比较调整平衡位来调整第一位块，并且基于调整的第一位块来调整第四位块和第五位块；基于调整的第一位块、调整的第四位块和调整的第五位块获得gldpc码字；并且将gldpc码字存储在存储装置中。17.如权利要求16所述的方法，其中，在第一布置与第二布置之间存在双射映射，并且其中，在双射映射内，第一位块的位被排他地映射到第二位块的位，第四位块的位被排他地映射到第三位块的第一部分的位，并且第五位块的位被排他地映射到第三位块的第二部分的位。18.如权利要求16所述的方法，其中，第一布置包括第一多个行，并且第二布置包括第二多个行，并且其中，第一多个行的数量不同于第二多个行的数量。19.如权利要求18所述的方法，其中，第一多个行和第二多个行中的每个行包括系统码的码字，并且其中，系统码包括来自里德-马勒码、哈达玛码、博斯－乔赫里－霍克文黑姆码和汉明码之中的至少一个。20.如权利要求16至19中的任一项所述的方法，其中，调整平衡位的步骤包括：确定第五位块与第四置换位之间的差；和通过将所述差乘以第一平衡矩阵来获得调整的平衡位。

技术总结
提供存储系统、控制其的方法和用于对信息位进行编码的装置。用于对信息位进行编码以供存储的系统、装置和方法，包括：对信息位和平衡位进行编码，以获得第一布置的第一位块；置换第一位块，以获得第二布置的第二位块；对第二位块进行编码，以获得第二布置的第三位块；置换第三位块的第一部分，以获得第一布置的第四位块，并且对第四位块进行编码，以获得第一布置的第五位块；置换第三位块的第二部分，并且基于第五位块和第三位块的置换的第二部分来调整平衡位；基于调整的平衡位来调整第一布置，并且基于调整的第一布置来获得码字；并且将码字发送到存储装置。将码字发送到存储装置。将码字发送到存储装置。


技术研发人员：里奥
受保护的技术使用者：三星电子株式会社
技术研发日：2023.03.21
技术公布日：2023/9/26