具有沟槽接触部的过电压保护器件的制作方法

1.本技术涉及半导体器件，并且具体地涉及过电压保护器件。


背景技术：

2.诸如晶体管、二极管、电阻器、电光器件、精密薄膜电阻器和各种集成电路等组件都对静电放电(electrostatic discharge，esd)敏感。随着电子制造商努力使器件小型化并且提高操作速度，器件对esd的易损性正在增加。器件在每个生产阶段都会受到esd损坏。为了避免在组装或操作期间脉冲对集成电路或电子器件造成损坏，esd保护器件被连接在集成电路的引脚之间，以防止电路故障或击穿。esd保护器件通过将电压维持在安全操作范围内并且变得导电以对落在安全操作范围之外的电压进行钳位来操作。
3.一些esd应用非常容易受到负esd冲击，并且在负极性中需要低钳位电压，而在正极性中需要相对较高的钳位电压。这些esd应用可能需要esd保护器件具有低寄生电容和/或小器件占地面积和/或低生产成本。用于实现这些目标的常规esd保护解决方案具有相互冲突的权衡。因此，需要提供一种具有最低可能寄生电容、最小可能封装占地面积和最低成本的esd保护器件。


技术实现要素：

4.本领域技术人员在阅读以下详细描述并且查看附图之后将能够认识到其他特征和优点。
5.公开了一种过电压保护器件。根据一个实施例，该过电压保护器件包括半导体本体、设置在半导体本体的上表面之上的第一接触焊盘和第二接触焊盘、形成在半导体本体中的沟槽式连接件，以及形成在半导体本体中的竖直电压阻挡器件，该半导体本体包括设置在半导体本体的上表面之下(beneath)的衬底区域，其中沟槽式连接件包括形成在半导体本体的上表面中并且延伸到衬底区域的沟槽的金属电极，并且该金属电极设置在沟槽内，其中金属电极在第一接触焊盘与衬底区域之间形成导电连接，并且其中电压阻挡器件连接在第二接触焊盘与衬底区域之间。
6.根据另一实施例，该过电压保护器件包括半导体本体、设置在半导体本体的上表面之上的第一接触焊盘和第二接触焊盘、电连接在第一接触焊盘与衬底区域之间的沟槽式连接件，以及形成在半导体本体中并且连接在第二接触焊盘与衬底区域之间的单向电压钳位器件，该半导体本体包括设置在半导体本体的上表面之下的衬底区域。
7.根据又一实施例，该过电压保护器件包括：半导体本体，包括基极区域和设置在基极区域的上表面上的多个半导体台面(mesa)；设置在半导体台面中的分开的半导体台面的上表面上的第一接触焊盘和第二接触焊盘；形成在半导体台面的下表面处的多个掺杂区域，半导体台面的下表面面向基极区域；以及形成在半导体台面中的多个沟槽式连接件，其中沟槽式连接件中的每个沟槽式连接件包括形成在半导体台面的上表面中并且延伸到基极区域的沟槽、设置在沟槽内的金属电极，以及作为沟槽的侧壁的衬里的掺杂侧壁区域，并
且其中掺杂区域和沟槽式连接件共同形成在第一接触焊盘与第二接触焊盘之间的第一电压阻挡器件。
附图说明
8.附图中的元件不一定要相互成比例。类似的附图标记表示对应相似部件。除非它们彼此排斥，否则各种所示实施例的特征可以组合。实施例在附图中描绘，并且在下面的描述中详细描述。
9.图1描绘了根据一个实施例的过电压保护器件的截面图；
10.图2描绘了根据一个实施例的图1的过电压保护器件的等效电路示意图；
11.图3描绘了根据一个实施例的图1的过电压保护器件的平面图；
12.图4描绘了根据另一实施例的过电压保护器件的截面图；
13.图5描绘了根据又一实施例的过电压保护器件的截面图；
14.图6描绘了根据一个实施例的图5的过电压保护器件的等效电路示意图；以及
15.图7描绘了根据一个实施例的图5的过电压保护器件的平面图。
具体实施方式
16.本文中描述了过电压保护器件的实施例，该过电压保护器件包括形成在半导体本体内的电压阻挡器件和沟槽式连接件。电压阻挡器件可以被配置为esd保护器件，该esd保护器件允许在第一接触焊盘与第二接触焊盘之间施加的电势在限定的电压范围内偏离，同时在所施加的电势落在允许的电压范围之外的情况下对所施加的电势进行钳位。根据一个实施例，电压阻挡器件是连接在第一接触焊盘与半导体本体的衬底区域之间的竖直电压阻挡器件，并且沟槽式连接件提供衬底区域与第二接触焊盘之间的电连接。这种布置可以促进以低成本和低面积消耗在芯片级封装中形成竖直二极管结构和由此产生的性能益处。
17.本文中单独地或相结合地描述了一种半导体器件，该半导体器件包括形成在半导体本体内的沟槽式连接件。沟槽式连接件可以包括设置在沟槽内的金属电极和作为沟槽的侧壁的衬里的掺杂侧壁区域。金属电极可以在下方半导体区域与设置在半导体本体的表面上的接触焊盘之间形成导电连接。根据一个实施例，掺杂侧壁区域形成有源半导体器件的有源器件区域的一部分，例如，阳极、阴极、发射极、集电极等。这种布置允许有源半导体器件的操作电流在多个方向上流动，即，在横向方向和竖直方向上流动。结果，可以改善重要器件参数，诸如电容、电阻和面积消耗。
18.参考图1，示出了根据一个实施例的过电压保护器件100。过电压保护器件100形成在半导体本体102中。半导体本体102通常可以包括标准半导体材料。根据一个实施例，半导体本体102是基于硅的半导体本体。
19.半导体本体102包括设置在半导体本体102的上表面106之下的衬底区域104。衬底区域104可以对应于用于在其上形成外延材料的体衬底，诸如硅晶圆。衬底区域104可以具有第一导电类型(例如，n型)，并且可以是高掺杂的，例如，具有在10
18
个掺杂剂原子/cm3至10
20
个掺杂剂原子/cm3之间的净掺杂剂浓度。如图所示，衬底区域104可以延伸到半导体本体102的、与上表面106相对的后表面108。替代地，衬底区域104可以设置在半导体本体102的另一部分(未示出)之上。
20.半导体本体102包括掩埋层110和低掺杂区域112。掩埋层110布置在衬底区域104与低掺杂区域112之间。低掺杂区域112布置在掩埋层110与半导体本体102的上表面106之间。掩埋层110可以具有与衬底区域104相同的第一导电类型(例如，n型)。掩埋层110可以具有低于衬底区域104的净掺杂剂浓度。例如，掩埋层110可以具有在10
15
个掺杂剂原子/cm3至10
18
个掺杂剂原子/cm3之间的净掺杂剂浓度。低掺杂区域112可以具有低于掩埋层110和衬底区域104的净掺杂剂浓度。例如，低掺杂区域112所具有的掺杂剂浓度可以不大于10
15
个掺杂剂原子/cm3，并且更典型地在10
11
个掺杂剂原子/cm3至10
13
个掺杂剂原子/cm3的范围内，这可以对应于未被有意掺杂的半导体材料的本征掺杂剂浓度。低掺杂区域112可以具有第一导电类型(例如，n型)或与第一导电类型相反的第二导电类型(例如，p型)。低掺杂区域112可以是通过外延工艺形成在衬底区域104上的半导体材料(例如，硅)的外延区域。掩埋层110可以对应于形成低掺杂区域112并且通过特定掺杂工艺而被更重度掺杂的外延材料的一部分。替代地，掩埋层110可以对应于通过掺杂工艺而形成的衬底区域104的一部分。
21.过电压保护器件100包括设置在半导体本体102的上表面106上的层间电介质114。层间电介质114可以包括钝化材料和/或电隔离材料。例如，层间电介质114可以包括sio2(二氧化硅)、si3n4(氮化硅)、sio
x
ny(氮氧化硅)等。层间电介质114可以包括相同材料或不同材料的多个层。
22.过电压保护器件100包括设置在半导体本体102的上表面106之上的第一接触焊盘116和第二接触焊盘118。如图所示，第一接触焊盘116和第二接触焊盘118形成在层间电介质114上，并且因此通过层间电介质114与半导体本体102分开。第一接触焊盘116和第二接触焊盘118各自可以由导电材料形成，例如铜、铝、镍及其合金。第一接触焊盘116和第二接触焊盘118可以被配置为外部可到达(accessible)的电接触点，该电接触点可以由诸如接合线、夹、带、焊料等互连结构接触。
23.过电压保护器件100包括设置在层间电介质114内的导电互连层120和导电过孔122。导电互连层120可以形成在半导体本体102的上表面106上，并且包括导电材料，诸如铜、铝或高掺杂多晶硅。导电互连层120被构造成焊盘区域，该焊盘区域用于形成下级(lower-level)电互连件和/或通过层间电介质114实现竖直连接。导电过孔122可以是层间电介质114中的、被填充有导电材料(例如，钨、铝、铜、多晶硅等)的沟槽式接触结构。如图所示，导电互连层120和导电过孔122组合使用以在半导体本体102的上表面106与第一接触焊盘116以及与第二接触焊盘118之间提供竖直电连接。
24.过电压保护器件100包括形成在半导体本体102中的竖直电压阻挡器件124。竖直电压阻挡器件124包括第一电压阻挡器件126和第二电压阻挡器件128。第一电压阻挡器件126包括第一掺杂区域130和第一掩埋掺杂区域132，第一掺杂区域130从半导体本体102的上表面106延伸到低掺杂区域112中，第一掩埋掺杂区域132布置在低掺杂区域112与掩埋层110之间。第一掺杂区域130可以是第一导电类型区域(例如，n型)，其净掺杂剂浓度例如在10
17
个掺杂剂原子/cm3至10
20
个掺杂剂原子/cm3之间。第一掩埋掺杂区域132可以是第二导电类型区域(例如，p型)，其净掺杂剂浓度为至少10
15
个掺杂剂原子/cm3，更典型地在10
17
个掺杂剂原子/cm3至10
19
个掺杂剂原子/cm3的范围内。第二电压阻挡器件128包括第二掺杂区域134和第二掩埋掺杂区域136，第二掺杂区域134从半导体本体102的上表面106延伸到低掺杂区域112中，第二掩埋掺杂区域136布置在低掺杂区域112与掩埋层110之间。第二掺杂
区域134可以是第二导电类型区域(例如，p型)，其净掺杂剂浓度例如在10
17
个掺杂剂原子/cm3至10
20
个掺杂剂原子/cm3之间。第二掩埋掺杂区域136可以是第一导电类型区域(例如，n型)，其净掺杂剂浓度为至少10
15
个掺杂剂原子/cm3，更典型地在10
17
个掺杂剂原子/cm3至10
19
个掺杂剂原子/cm3的范围内。
25.第一电压阻挡器件126和第二电压阻挡器件128各自以反并联(antiparallel)配置连接在第二接触焊盘118与衬底区域104之间，这表示，第一电压阻挡器件126被正向偏置，而第二电压阻挡器件128被反向偏置，反之亦然。第一电压阻挡器件126被布置为传导从衬底区域104流向第二接触焊盘118的竖直电流138。第二电压阻挡器件128被布置为传导从第二接触焊盘118流向衬底区域104的竖直电流140。
26.过电压保护器件100包括形成在半导体本体102中的沟槽式连接件142。沟槽式连接件142各自包括沟槽144和金属电极146，沟槽144形成在半导体本体102的上表面106中并且延伸到衬底区域104，金属电极146设置在沟槽144内。例如，金属电极146可以由钨、铝、铜、镍等和其他高导电金属形成，或者包括钨、铝、铜、镍等和其他高导电金属。金属电极146在第一接触焊盘116与衬底区域104之间形成导电连接。也就是说，金属电极146为第一接触焊盘116与衬底区域104之间的电流流动提供低电阻欧姆连接。可以看出，金属电极146可以与互连层120的结构化部分结构，该结构化部分又电连接到第一接触焊盘116。
27.根据一个实施例，沟槽式连接件142包括作为沟槽144的侧壁的衬里的掺杂侧壁区域148。掺杂侧壁区域148可以是第一导电类型区域(例如，n型)，其掺杂剂浓度相对较高，例如，净掺杂剂浓度在10
18
个掺杂剂原子/cm3至10
21
个掺杂剂原子/cm3之间。这促进金属电极146与衬底区域104之间的低欧姆连接。一般来说，沟槽144可以通过包括湿法蚀刻或干法蚀刻技术在内的各种技术来形成。掺杂侧壁区域148可以通过例如在沟槽144的形成之后将掺杂剂原子注入到沟槽144的侧壁和底部来创建。
28.过电压保护器件100包括从半导体本体102的上表面106延伸到衬底区域104中的电隔离结构150。电隔离结构150围绕并且横向电隔离第一电压阻挡器件126和第二电压阻挡器件128，使得第一电压阻挡器件126的竖直电流138流过半导体本体102的第一横向隔离区域，并且使得第二电压阻挡器件128的竖直电流140流过半导体本体102的第二横向隔离区域。也就是说，电隔离结构150在第一电压阻挡器件126和第二电压阻挡器件128的有源区域周围形成围护结构(enclosure)。结果，竖直电流138和竖直电流140与半导体本体102的横向相邻的区域内的潜在干扰场和/或电流横向隔离。
29.在所示实施例中，电隔离结构150由从半导体本体102的上表面106延伸到衬底区域104中的多个隔离沟槽152提供。隔离沟槽152至少部分地由电绝缘材料填充或由电绝缘材料作为衬里。例如，隔离沟槽152可以包括基于硅的绝缘体，诸如sio2(二氧化硅)、si3n4(氮化硅)、sio
x
ny(氮氧化硅)等。隔离沟槽152可以完全由电绝缘材料填充。替代地，隔离沟槽152可以包括导电结构，诸如通过电介质材料与相邻半导体本体102分开的金属或高掺杂多晶硅。这些导电结构例如可以被配置为电屏蔽元件。
30.参考图2，示出了过电压保护器件100的等效电路图。衬底区域104形成电路的连接到竖直电压阻挡器件124和沟槽式连接件142的节点。第一电压阻挡器件126包括以反串联(anti-serial)配置布置的阻挡二极管154和正向二极管156。这些器件由开放(open)基极双极晶体管(即，npn结构或pnp结构)产生，该开放基极双极晶体管通过掩埋层110、第一掩
埋掺杂区域132、低掺杂区域112的布置在第一掩埋掺杂区域132与第一掺杂区域130之间的部分的组合来实现。阻挡二极管154可以对应于掩埋层110与第一掩埋掺杂区域132之间的p-n结。正向二极管156可以对应于第一掺杂区域130、第一掩埋掺杂区域132和低掺杂区域112的中间部分的组合，它们共同可以被视为pin二极管。pin二极管是指包括本征半导体区域的二极管类型，例如，介于p型阳极区域与n型阴极区域之间的相对较低掺杂或未掺杂的半导体材料区域。同时，第二电压阻挡器件128由pin二极管产生，该pin二极管对应于第二掩埋掺杂区域136、低掺杂区域112的布置在第二掩埋掺杂区域136与第二掺杂区域134之间的部分以及第二掺杂区域134的组合。在第二电压阻挡器件128的情况下。
31.过电压保护器件100的工作原理如下。竖直电压阻挡器件124和沟槽式连接件142共同在第一接触焊盘116与第二接触焊盘118之间形成单向电压钳位器件。单向电压钳位器件是指其中钳位电压在正向偏置方向上与在反向偏置方向上不同的器件。在该器件中，在第一接触焊盘116与第二接触焊盘118之间的负偏置处，器件的负钳位电压由第二电压阻挡器件128限定。当第一接触焊盘116与第二接触焊盘118之间的负偏置超过第二电压阻挡器件128的正向导通电压时，第二电压阻挡器件128传导从第二接触焊盘118流向衬底区域104的竖直电流140，并且沟槽式连接件142为该电流从衬底区域104流向第一接触焊盘116形成传导路径。在第一接触焊盘116与第二接触焊盘118之间的正偏置处，单向电压钳位器件的正钳位电压由第一电压阻挡器件126限定。当第一接触焊盘116与第二接触焊盘118之间的正偏置超过第一电压阻挡器件126的反向导通电压和正向二极管156的正向导通电压时，第一电压阻挡器件126变为导通。在这种状态下，第一电压阻挡器件126传导从衬底区域104流向第二接触焊盘118的竖直电流138，并且沟槽式连接件142为该电流从第一接触焊盘116流向衬底区域104形成传导路径。
32.参考图3，示出了根据一个实施例的过电压保护器件100的平面图布局。在该布置中，第一电压阻挡器件126和第二电压阻挡器件128被配置为使得这些器件的有源区域形成在第二接触焊盘118下面(beneath)的封闭区域。这些有源区域被圆形的电隔离结构150包围，从而形成半导体本体102的圆形的被隔离部分，以用于第一竖直电流138和第二竖直电流150在第二接触焊盘118与衬底区域104之间流动。沟槽式连接件142被形成为以类似的圆形几何形状包围圆形电隔离结构150。如可以看到的，沟槽式连接件142可以非常靠近第一电压阻挡器件126和第二电压阻挡器件128的有源区域而形成。例如，电隔离结构150与沟槽式连接件142之间的分开距离可以对应于用于形成沟槽式连接件142和电绝缘结构150的处理技术(例如，沟槽形成)的最小尺寸。沟槽式连接件142的金属电极146与第一接触焊盘116之间的电连接可以使用导电互连层120的结构化跨度(span)来实现，该结构化跨度在金属电极146之上形成环并且从第一接触焊盘116下面到从第二接触焊盘118下面延伸。图3所示的布局有利地衬底区域104的电流必须在第一电压阻挡器件126和第二电压阻挡器件128与沟槽式连接件142之间流动的横向部分最小化，从而降低了器件的电阻和电容。
33.参考图4，示出了根据另一实施例的过电压保护器件100。过电压保护器件100可以与参考图1描述的实施例具有以下区别。在该实施例中，电隔离结构150被替换为沟槽式连接件142。也就是说，沟槽式连接件142具有双重作用。首先，沟槽式连接件142起到其先前描述的在衬底区域104与第一接触焊盘116之间提供电连接的功能。沟槽式连接件142为第一电压阻挡器件126和第二电压阻挡器件128提供电隔离，类似于前面描述的电隔离结构150。
沟槽式连接件142的电极146可以用作屏蔽结构以提供这种电隔离。
34.在图4的实施例中，第一电压阻挡器件126可以以与图1的实施例相同的方式操作，即，作为连接在第二接触焊盘118与衬底区域104之间的开放基极双极晶体管。如可以看到的，在第一掩埋掺杂区域132与沟槽式连接件142的掺杂侧壁区域148之间设置有分开距离。这确保了第一掩埋掺杂区域132与掩埋层110之间的p-n结有效地作为阻挡二极管154操作。
35.在图4的实施例中，第二电压阻挡器件128可以以与图1的实施例相同的方式操作，即，作为pin二极管，但以下情况除外。代替具有仅在竖直方向上流动的竖直电流140，第二电压阻挡器件128被配置为在器件的正向传导模式下传导多向电流158。该多向电流158包括以与上述类似的方式流入第二掩埋掺杂区域136中的竖直分量。此外，该多向电流158包括横向分量，该横向分量横向地跨连接沟槽144的横向侧壁流动并且流入金属电极146中。这种多向电流158是由于与第二电压阻挡器件128邻接的沟槽式连接件142的掺杂侧壁区域148具有与第二掩埋掺杂区域136相同的导电类型并且从而形成第二掩埋掺杂区域136的延伸部。因此，载流子可以从其流入器件中的有源区域(在该示例中为pin二极管的阴极)的有效面积增加。
36.除了本文中描述的特定过电压保护器件实施例之外，包括沟槽式连接件142的半导体器件可以具有多种不同配置，该沟槽式连接件142具有掺杂侧壁区域148作为传导器件的操作电流的器件的有源区域。可以包括沟槽式连接件142的器件的示例包括但不限于：齐纳二极管、开放基极双极晶体管(即，npn或pnp结构)、开放基极晶闸管(即，npnp或pnpn结构)、竖直mosfet器件、竖直dmos器件、pin二极管、pn二极管等。在每种情况下，通过使用掺杂侧壁区域148作为传导操作电流的有源器件区域的替代物或与该有源器件区域结合，可以实现器件的有效面积的有利增加。单独地或组合地，掺杂侧壁区域148可以具有不同导电类型的多个不同区域，例如，p型和n型的交替区域，以实现作为沟槽式连接件142的一部分的多个有源器件区域。
37.参考图5，根据一个实施例，描绘了过电压保护器件100。过电压保护器件100可以与参考图1和图4描述的实施例具有以下区别。图5的实施例中的过电压保护器件100包括半导体本体102，半导体本体102包括基极区域160和设置在基极区域160的上表面161上的多个半导体台面162。基极区域160可以包括半导体材料，诸如硅(si)和锗(ge)、碳化硅(sic)等。基极区域160可以包括体晶圆，诸如硅晶圆，例如，其上设置有一个或多个半导体层和/或电介质层。单独地或组合地，基极区域160可以包括其他电绝缘体，例如，玻璃材料、模制环氧树脂材料、树脂等。如图所示，基极区域160包括延伸到基极区域160的上表面161的电介质层164。电介质层164可以包括绝缘体，诸如sio2、si3n4、sio
x
ny等。半导体台面162是形成在基极区域160上并且通过开口区域彼此横向隔离的半导体材料区域。例如，半导体台面162可以通过将一个或多个有源半导体晶圆接合到载体上来形成。有源半导体晶圆可以被蚀刻，和/或多个有源半导体晶圆可以被接合。
38.过电压保护器件100包括设置在两个单独的半导体台面162的上表面163上的第一接触焊盘116和第二接触焊盘118。在所描绘的实施例中，第一接触焊盘116设置在台面162中的第一台面的上表面上，第二接触焊盘118设置在与第一台面162横向间隔开的第二台面162的上表面162上。
39.过电压保护器件100包括形成在半导体台面162的下部区域中的多个掺杂区域
166。掺杂区域166形成在半导体台面162的面向基极区域160的下表面处。在图5的横截面透视图中，包括设置在其上的第一接触焊盘116的第一台面162包括掺杂区域166中的一个掺杂区域166，并且在横向上位于第一台面162与第二台面162之间的第三台面162包括掺杂区域166中的一个掺杂区域166。掺杂区域166具有比半导体台面162内的相邻半导体材料更高的净掺杂剂浓度。例如，半导体台面162所具有的底层掺杂剂浓度可以不大于10
15
个掺杂剂原子/cm3，更典型地在10
11
个掺杂剂原子/cm3至10
13
个掺杂剂原子/cm3的范围内，这可以对应于不接受有源或有意掺杂工艺的半导体材料的本征掺杂剂浓度。相反，掺杂区域166可以具有例如介于10
18
个掺杂剂原子/cm3至10
21
个掺杂剂原子/cm3之间的掺杂剂浓度。
40.过电压保护器件100包括形成在半导体台面162中的多个沟槽式连接件142。以与前述实施例中描述的方式类似的方式，沟槽式连接件142包括沟槽144、金属电极146和掺杂侧壁区域148，沟槽144形成在半导体台面162的上表面中并且延伸到基极区域160，金属电极146设置在沟槽144内，掺杂侧壁区域148作为沟槽144的侧壁的衬里。
41.过电压保护器件100的沟槽式连接件142中的一些沟槽式连接件142与掺杂区域166形成电压阻挡器件168。在图5的横截面透视图中，包括设置在其上的第一接触焊盘116的第一台面162中的沟槽式连接件142形成电压阻挡器件168，并且在横向上位于第一台面162与第二台面162之间的第三台面162中的沟槽式连接件142形成电压阻挡器件168。在这些电压阻挡器件168中，掺杂区域166和掺杂侧壁区域148可以形成电压阻挡器件168的阳极区域和阴极区域(反之亦然)。为此，掺杂区域166可以具有净第一导电类型(例如，p型)，并且掺杂侧壁区域148可以具有与第一导电类型相反的净第二导电类型(例如，n型)。半导体台面162的在掺杂区域166与掺杂侧壁区域148之间的区域可以是形成pin二极管的本征区域的第一导电类型或第二导电类型的相对较低掺杂区域。在该布置中被配置为pin二极管的电压阻挡器件168被配置为传导多向电流170。在电压阻挡器件168的正向导通状态下，多向电流170在掺杂区域166与掺杂侧壁区域148之间横向流动，并且沿着沟槽144的侧壁从台面162的下部区域竖直扩散到沟槽式连接件142的上部。这种布置以与上述方式类似的方式有利地增加了器件的有效面积。上述掺杂区域166和沟槽式连接件142可以形成单位单元，使得任何数目的pin二极管(例如，两个、三个、四个等)可以连接在第一接触焊盘116与第二接触焊盘118之间。
42.过电压保护器件100的沟槽式连接件142中的一些沟槽式连接件142用作连接元件，以将电压阻挡器件168电连接到第一接触焊盘116和第二接触焊盘118。如图所示，包括设置在其上的第二接触焊盘118的第一半导体台面162包括用于将第二接触焊盘118电连接到基极区域160的沟槽式连接件142。沟槽式连接件142的金属电极146与设置在电介质层164内的掩埋金属化层172形成低欧姆接触。掩埋金属化层172被构造成能够促进不同半导体台面162之间的电连接的互连线。
43.参考图6，示出了图5中的过电压保护器件100的等效电气原理图。第一接触焊盘116形成电路的第一节点，并且第二接触焊盘118形成电路的第二节点。该电路包括以反并联配置方式连接在第一接触焊盘116与第二接触焊盘118之间的第一电压阻挡器件126和第二电压阻挡器件128。如图5所示，第一电压阻挡器件126和第二电压阻挡器件128各自包括由沟槽式连接件142形成的一对电压阻挡器件168。在第一接触焊盘116与第二接触焊盘118之间的正偏置处，过电压保护器件100的正向(forward)钳位电压由第一电压阻挡器件126
的正向导通电压确定。在第一接触焊盘116与第二接触焊盘118之间的负偏置处，过电压保护器件100的负钳位电压由第二电压阻挡器件128的导通电压确定。根据一个实施例，过电压保护器件100是双向器件，使得正(positive)钳位电压和负钳位电压相同。
44.参考图7，示出了根据一个实施例的过电压保护器件100的平面图布局。过电压保护器件100包括在横向上位于第一半导体台面162与第二半导体台面162之间的第三半导体台面162和第四半导体台面162，半导体台面162包括设置在其上的第一接触焊盘116和第二接触焊盘118。如图6所示，第三半导体台面162和第四半导体台面162中的每个半导体台面包括由沟槽式连接件142形成的电压阻挡器件168中的一个电压阻挡器件。此外，如图6所示，由沟槽式连接件142形成的电压阻挡器件168中的一个电压阻挡器件168形成在第一半导体台面162和第二半导体台面162中的每个半导体台面中，第一和第二半导体台面162包括设置在其上的第一接触焊盘和第二接触焊盘。掩埋金属化层172的结构化区域用于在分开的台面162之间提供电连接。结果，第一电压阻挡器件126和第二电压阻挡器件128由连接在第一接触焊盘116与第二接触焊盘118之间的两组串联连接的电压阻挡器件168来实现。
45.可以看出，电压阻挡器件168由包括多个掺杂区域166的布局来实现，其中这些掺杂区域166中的每个掺杂区域具有细长的几何形状并且彼此平行延伸。沟槽式连接件142被布置为具有指状物，这些指状物具有细长几何形状，这些指状物在紧邻的掺杂区域166之间交错。结果，当二极管处于正向传导模式时，多向电流170(即，在多于一个方向上流动的电流)在多个方向上横向远离掺杂区域166扩散，从而增加了器件的有效面积。
46.虽然本公开不限于此，但以下编号的示例说明了本公开的一个或多个方面。
47.示例1.一种过电压保护器件，包括：半导体本体，包括设置在半导体本体的上表面之下的衬底区域；第一接触焊盘和第二接触焊盘，设置在半导体本体的上表面之上；沟槽式连接件，形成在半导体本体中；以及竖直电压阻挡器件，形成在半导体本体中，其中沟槽式连接件包括形成在半导体本体的上表面中并且延伸到衬底区域的沟槽以及设置在沟槽内的金属电极，其中金属电极在第一接触焊盘与衬底区域之间形成导电连接，并且其中电压阻挡器件连接在第二接触焊盘与衬底区域之间。
48.示例2.根据示例1所述的过电压保护器件，其中沟槽式连接件还包括作为沟槽的侧壁的衬里的掺杂侧壁区域，并且其中金属电极直接邻接掺杂侧壁区域并且经由掺杂侧壁区域与衬底区域低欧姆接触。
49.示例3.根据示例2所述的过电压保护器件，其中竖直电压阻挡器件包括第一电压阻挡器件和第二电压阻挡器件，其中第一电压阻挡器件和第二电压阻挡器件以反并联配置方式连接在第二接触焊盘与衬底区域之间，其中第一电压阻挡器件被布置为传导从衬底区域流向第二接触焊盘的竖直电流，并且其中第二电压阻挡器件被布置为传导从第二接触焊盘流向衬底的竖直电流。
50.示例4.根据示例3所述的过电压保护器件，其中半导体本体包括低掺杂区域和掩埋层，其中掩埋层布置在衬底区域与低掺杂区域之间，其中低掺杂区域布置在掩埋层与半导体本体的上表面之间，并且其中掩埋层具有与衬底区域相同的导电类型并且具有低于衬底区域的净掺杂剂浓度。
51.示例5.根据示例4所述的过电压保护器件，其中第一电压阻挡器件包括从半导体本体的上表面延伸到低掺杂区域中的第一掺杂区域和布置在低掺杂区域与掩埋层之间的
第一掩埋掺杂区域，并且其中第二电压阻挡器件包括从半导体本体的上表面延伸到低掺杂区域中的第二掺杂区域和布置在低掺杂区域与掩埋层之间的第二掩埋掺杂区域。
52.示例6.根据示例3所述的过电压保护器件，其中过电压保护器件包括从半导体本体的上表面延伸到衬底区域中的电隔离结构，其中电隔离结构围绕并且横向电隔离第一电压阻挡器件和第二电压阻挡器件，使得第一电压阻挡器件的电流流过半导体本体的第一横向隔离区域并且使得第二电压阻挡器件的电流流过半导体本体的第二横向隔离区域。
53.示例7.根据示例6所述的过电压保护器件，其中电隔离结构与沟槽式连接件分开。
54.示例8.根据示例6所述的过电压保护器件，其中电隔离结构包括沟槽式连接件。
55.示例9.根据示例8所述的过电压保护器件，其中围绕并且横向电隔离第二电压阻挡器件的沟槽式连接件被布置为使得第二竖直电流跨连接沟槽的侧壁流动。
56.示例10.一种过电压保护器件，包括：半导体本体，包括设置在半导体本体的上表面之下的衬底区域；第一接触焊盘和第二接触焊盘，设置在半导体本体的上表面之上；沟槽式连接件，电连接在第一接触焊盘与衬底区域之间；以及单向电压钳位器件，形成在半导体本体中并且连接在第二接触焊盘与衬底区域之间。
57.示例11.根据示例10所述的过电压保护器件，其中沟槽式连接件包括形成在半导体本体的上表面中并且延伸到衬底区域的沟槽、设置在沟槽内的金属电极，以及作为沟槽的侧壁的衬里的掺杂侧壁区域，并且其中金属电极直接邻接掺杂侧壁区域并且经由掺杂侧壁区域与衬底区域低欧姆接触。
58.示例12.根据示例11所述的过电压保护器件，其中单向电压钳位器件包括第一电压阻挡器件和第二电压阻挡器件，其中第一电压阻挡器件和第二电压阻挡器件以反并联配置方式连接在第二接触焊盘与衬底区域之间，其中在第一接触焊盘与第二接触焊盘之间的负偏置处，单向器件的负钳位电压由第二电压阻挡器件限定，并且其中在第一接触焊盘与第二接触焊盘之间的正偏置处，单向器件的正钳位电压由第一电压阻挡器件限定。
59.示例13.根据示例12所述的过电压保护器件，其中第一电压阻挡器件是开放基极双极晶体管，并且其中第二电压阻挡器件是pin二极管。
60.示例14.根据示例13所述的过电压保护器件，其中沟槽式连接件被布置为紧邻pin二极管的本征区域，使得pin二极管的正向电流跨沟槽的侧壁流动。
61.示例15.一种过电压保护器件，包括：半导体本体，包括基极区域和设置在基极区域的上表面上的多个半导体台面；第一接触焊盘和第二接触焊盘，设置在半导体台面中的分开的半导体台面的上表面上；多个掺杂区域，形成在半导体台面的下表面处，半导体台面的下表面面向基极区域；以及多个沟槽式连接件，形成在半导体台面中，其中沟槽式连接件中的每个沟槽式连接件包括形成在半导体台面的上表面中并且延伸到基极区域的沟槽、设置在沟槽内的金属电极，以及作为沟槽的侧壁的衬里的掺杂侧壁区域，并且其中掺杂区域和沟槽式连接件共同形成在第一接触焊盘与第二接触焊盘之间的第一电压阻挡器件。
62.示例16.根据示例15所述的过电压保护器件，其中多个掺杂区域各自具有细长的几何形状并且彼此平行地延伸，并且其中沟槽式连接件在掺杂区域中的紧邻的掺杂区域之间交错。
63.示例17.根据示例16所述的过电压保护器件，其中多个掺杂区域和沟槽式连接件形成连接在第一接触焊盘与第二接触焊盘之间的pin二极管，并且其中半导体台面的在掺
杂区域与掺杂侧壁区域之间的区域形成pin二极管的本征区域。
64.示例18.根据示例16所述的过电压保护器件，其中在第一电压阻挡器件的正向导通状态下，电流在半导体台面中从沟槽式连接件跨沟槽的侧壁在多个方向上流动。
65.示例19.根据示例15所述的过电压保护器件，其中第一接触焊盘设置在台面中的第一台面上，其中第二接触焊盘设置在台面中的第二台面上，并且其中掺杂区域和沟槽式连接件中的至少一些设置在台面中的第三台面中，第三台面在第一台面与第二台面之间。
66.示例20.根据示例15所述的过电压保护器件，其中掺杂区域和掺杂侧壁区域共同布置为形成在第一接触焊盘与第二接触焊盘之间的第二电压阻挡器件，并且其中第一电压阻挡器件和第二电压阻挡器件以反并联配置方式布置。
67.本文中使用的“横向(lateral)”器件是指传导仅仅在平行于半导体衬底的主表面或上表面的横向方向上的操作电流的半导体器件。相比之下，本文中使用的“竖直”器件是指传导至少部分地在垂直于半导体衬底的主表面或上表面的竖直方向上流动的操作电流的半导体器件。竖直器件包括传导同时以横向分量和竖直分量进行流动的操作电流的器件。
68.术语“低欧姆接触”或“低欧姆连接”旨在描述两个元件之间的非整流电接触或连接，例如，其中电流可以在两个方向上以低电阻流动的接触或连接。相反，非欧姆接触或非欧姆连接旨在描述具有非线性i-v特性的接触或连接。
69.本文中公开的半导体本体可以包括iv族元素半导体的半导体材料、iv-iv化合物半导体材料、iii-v化合物半导体材料，或由其的组成。iv族元素半导体的半导体材料的示例尤其包括硅(si)和锗(ge)。iv-iv化合物半导体材料的示例尤其包括碳化硅(sic)和硅锗(sige)。iii-v化合物半导体材料的示例尤其包括砷化镓(gaas)、氮化镓(gan)、磷化镓(gap)、磷化铟(inp)、氮化铟镓(ingan)和砷化镓铟(ingaas)。
70.本说明书涉及“第一”和“第二”导电类型的掺杂剂。这些术语是指掺杂半导体区域的多数载流子类型。本说明书还涉及n型半导体区域(即，具有净n型多数载流子浓度的半导体区域)和p型半导体区域(即，具有净p型多数载流子浓度的半导体区域)。在本文中描述的任何实施例中，掺杂类型可以颠倒以获取以类似工作原理操作的器件。例如，通过将n型区域改变为p型区域，可以将n型器件转换为p型器件，反之亦然。任何二极管结构的极性都可以通过将n型区域改变为p型区域来反转，反之亦然。本说明书涵盖所有这样的实施例。
71.为了便于描述，使用诸如“下面”、“下方”、“下部”、“之下”、“上面”、“上方”、“之上”、“上部”等空间相对术语来解释一个元件相对于第二元件的定位。这些术语旨在除了包括图中所示的器件的取向外，还包括器件的不同的取向。此外，诸如“第一”、“第二”等术语也用于描述各种要素、区域、部分等，并且也不旨在是限制性的。在整个描述中，相同的术语指代相同的要素。
72.如本文中使用的，术语“具有”、“包含”、“包括(including)”、“包括(comprising)”等是开放式术语，其指示所述要素或特征的存在，但不排除其他要素或特征。除非上下文另有明确规定，否则“一”、“一个”、“所述”和“该”条款(article)应当包括复数和单数。
73.考虑到上述变化和应用范围，应当理解，本发明不受以上描述的限制，也不受附图的限制。相反，本发明仅受以下权利要求及其法律等同方案的限制。

技术特征：
1.一种过电压保护器件，包括：半导体本体，包括设置在所述半导体本体的上表面之下的衬底区域；第一接触焊盘和第二接触焊盘，设置在所述半导体本体的所述上表面之上；沟槽式连接件，形成在所述半导体本体中，以及竖直电压阻挡器件，形成在所述半导体本体中，其中所述沟槽式连接件包括形成在所述半导体本体的所述上表面中并且延伸到所述衬底区域的沟槽以及设置在所述沟槽内的金属电极，其中所述金属电极在所述第一接触焊盘与所述衬底区域之间形成导电连接，并且其中所述电压阻挡器件连接在所述第二接触焊盘与所述衬底区域之间。2.根据权利要求1所述的过电压保护器件，其中所述沟槽式连接件还包括作为所述沟槽的侧壁的衬里的掺杂侧壁区域，并且其中所述金属电极直接邻接所述掺杂侧壁区域并且经由所述掺杂侧壁区域与所述衬底区域低欧姆接触。3.根据权利要求2所述的过电压保护器件，其中所述竖直电压阻挡器件包括第一电压阻挡器件和第二电压阻挡器件，其中所述第一电压阻挡器件和所述第二电压阻挡器件以反并联配置方式连接在所述第二接触焊盘与所述衬底区域之间，其中所述第一电压阻挡器件被布置为传导从所述衬底区域流向所述第二接触焊盘的竖直电流，其中所述第二电压阻挡器件被布置为传导从所述第二接触焊盘流向所述衬底的竖直电流。4.根据权利要求3所述的过电压保护器件，其中所述半导体本体包括低掺杂区域和掩埋层，其中所述掩埋层布置在所述衬底区域与所述低掺杂区域之间，其中所述低掺杂区域布置在所述掩埋层与所述半导体本体的所述上表面之间，并且其中所述掩埋层具有与所述衬底区域相同的导电类型并且具有低于所述衬底区域的净掺杂剂浓度。5.根据权利要求4所述的过电压保护器件，其中所述第一电压阻挡器件包括第一掺杂区域和第一掩埋掺杂区域，所述第一掺杂区域从所述半导体本体的所述上表面延伸到所述低掺杂区域中，所述第一掩埋掺杂区域布置在所述低掺杂区域与所述掩埋层之间，其中所述第二电压阻挡器件包括第二掺杂区域和第二掩埋掺杂区域，所述第二掺杂区域从所述半导体本体的所述上表面延伸到所述低掺杂区域中，所述第二掩埋掺杂区域布置在所述低掺杂区域与所述掩埋层之间。6.根据权利要求3所述的过电压保护器件，其中所述过电压保护器件包括从所述半导体本体的所述上表面延伸到所述衬底区域中的电隔离结构，其中所述电隔离结构围绕并且横向电隔离所述第一电压阻挡器件和所述第二电压阻挡器件，使得所述第一电压阻挡器件的电流流过所述半导体本体的第一横向隔离区域，并且使得所述第二电压阻挡器件的电流流过所述半导体本体的第二横向隔离区域。7.根据权利要求6所述的过电压保护器件，其中所述电隔离结构与所述沟槽式连接件分开。8.根据权利要求6所述的过电压保护器件，其中所述电隔离结构包括所述沟槽式连接件。9.根据权利要求8所述的过电压保护器件，其中围绕并且横向电隔离所述第二电压阻挡器件的所述沟槽式连接件被布置为使得所述第二竖直电流跨所述连接沟槽的侧壁流动。10.一种过电压保护器件，包括：
半导体本体，包括设置在所述半导体本体的上表面之下的衬底区域；第一接触焊盘和第二接触焊盘，设置在所述半导体本体的所述上表面之上；沟槽式连接件，电连接在所述第一接触焊盘与所述衬底区域之间；以及单向电压钳位器件，形成在所述半导体本体中并且连接在所述第二接触焊盘与所述衬底区域之间。11.根据权利要求10所述的过电压保护器件，其中所述沟槽式连接件包括形成在所述半导体本体的所述上表面中并且延伸到所述衬底区域的沟槽、设置在所述沟槽内的金属电极以及作为所述沟槽的侧壁的衬里的掺杂侧壁区域，并且其中所述金属电极直接邻接所述掺杂侧壁区域并且经由所述掺杂侧壁区域与所述衬底区域低欧姆接触。12.根据权利要求11所述的过电压保护器件，其中所述单向电压钳位器件包括第一电压阻挡器件和第二电压阻挡器件，其中所述第一电压阻挡器件和所述第二电压阻挡器件以反并联配置方式连接在所述第二接触焊盘与所述衬底区域之间，其中在所述第一接触焊盘与所述第二接触焊盘之间的负偏置处，所述单向器件的负钳位电压由所述第二电压阻挡器件限定，并且其中在所述第一接触焊盘与所述第二接触焊盘之间的正偏置处，所述单向器件的正钳位电压由所述第一电压阻挡器件限定。13.根据权利要求12所述的过电压保护器件，其中所述第一电压阻挡器件是开放基极双极晶体管，并且其中所述第二电压阻挡器件是pin二极管。14.根据权利要求13所述的过电压保护器件，其中所述沟槽式连接件被布置为紧邻所述pin二极管的本征区域，使得所述pin二极管的正向电流跨所述沟槽的侧壁流动。15.一种过电压保护器件，包括：半导体本体，包括基极区域和设置在所述基极区域的上表面上的多个半导体台面；第一接触焊盘和第二接触焊盘，设置在所述半导体台面中的分开的半导体台面的上表面上；多个掺杂区域，形成在所述半导体台面的下表面处，所述半导体台面的所述下表面面向所述基极区域；以及多个沟槽式连接件，形成在所述半导体台面中，其中所述沟槽式连接件中的每个沟槽式连接件包括形成在所述半导体台面的上表面中并且延伸到所述基极区域的沟槽、设置在所述沟槽内的金属电极以及作为所述沟槽的侧壁的衬里的掺杂侧壁区域，其中所述掺杂区域和所述沟槽式连接件共同形成在所述第一接触焊盘与所述第二接触焊盘之间的第一电压阻挡器件。16.根据权利要求15所述的过电压保护器件，其中所述多个掺杂区域各自具有细长的几何形状并且彼此平行地延伸，其中所述沟槽式连接件在所述掺杂区域中的紧邻的掺杂区域之间交错。17.根据权利要求16所述的过电压保护器件，其中所述多个掺杂区域和所述沟槽式连接件形成连接在所述第一接触焊盘与所述第二接触焊盘之间的pin二极管，并且其中所述半导体台面的在所述掺杂区域与所述掺杂侧壁区域之间的区域形成所述pin二极管的本征区域。18.根据权利要求16所述的过电压保护器件，其中在所述第一电压阻挡器件的正向导
通状态下，电流在所述半导体台面中从所述沟槽式连接件跨所述沟槽的侧壁在多个方向上流动。19.根据权利要求15所述的过电压保护器件，其中所述第一接触焊盘设置在所述台面中的第一台面上，其中所述第二接触焊盘设置在所述台面中的第二台面上，其中所述掺杂区域和所述沟槽式连接件中的至少一些设置在所述台面中的第三台面中，所述第三台面在所述台面中的所述第一台面与所述台面中的所述第二台面之间。20.根据权利要求15所述的过电压保护器件，其中所述掺杂区域和所述掺杂侧壁区域共同布置为形成在所述第一接触焊盘与所述第二接触焊盘之间的第二电压阻挡器件，其中所述第一电压阻挡器件和所述第二电压阻挡器件以反并联配置方式布置。

技术总结
本公开涉及具有沟槽接触部的过电压保护器件。一种过电压保护器件包括半导体本体、设置在半导体本体的上表面之上的第一接触焊盘和第二接触焊盘、形成在半导体本体中的沟槽式连接件，以及形成在半导体本体中的竖直电压阻挡器件，该半导体本体包括设置在半导体本体的上表面之下的衬底区域，其中沟槽式连接件包括形成在半导体本体的上表面中并且延伸到衬底区域的沟槽以及设置在沟槽内的金属电极，其中金属电极在第一接触焊盘与衬底区域之间形成导电连接，并且其中电压阻挡器件连接在第二接触焊盘与衬底区域之间。触焊盘与衬底区域之间。触焊盘与衬底区域之间。


技术研发人员：A
受保护的技术使用者：英飞凌科技股份有限公司
技术研发日：2023.03.22
技术公布日：2023/9/26