DPLL电路及其操作方法和用于频率锁定的方法与流程

dpll电路及其操作方法和用于频率锁定的方法
技术领域
1.本公开内容涉及数字锁相环，并且更具体地，涉及使用向目标频率逐次逼近的快速锁相环锁定。


背景技术：

2.锁相环(pll)是生成相位与输入信号的相位相关的输出信号的控制系统。存在若干不同类型的锁相环，但是最简单的类型是在反馈环路中包括可变频率振荡器和鉴相器的电子电路。振荡器生成周期信号，并且鉴相器将该信号的相位与输入周期信号的相位进行比较，从而调整振荡器以保持相位匹配。因此，pll对可以被理解为输入参考时钟和反馈时钟的两个输入进行操作。pll的部分功能是逼近所述两个输入之间的延迟以便进行匹配调整，直到输出“锁定”到输入参考时钟的频率和相位上。
3.在某些数字pll(dpll)中，数控振荡器(dco)被描述为码频电路，其中，针对每个输入码有唯一的输出频率。dpll的dco锁定到参考时钟的频率/相位所花费的时间被称为锁定时间。dpll通常通过dpll的环路进行多次迭代，以便dco最终执行该锁定。在某些片上系统(soc)中，电路被设计为具有相对长的休眠模式和快速激活模式，该快速激活模式仅在短时间内工作，例如在传感器、警报致动器等中，而在其他时间是空闲的。因此，包括dpll的现有soc设计试图快速锁定到参考频率和相位上以减少soc的耗电的激活模式。


技术实现要素：

4.根据本公开内容的一个方面，提供了一种数字锁相环(dpll)电路，包括：时间数字转换器(tdc)，其用于基于dpll电路的参考时钟与反馈时钟之间的相位误差来生成多位码；数字环路滤波器(dlf)，其被耦接至tdc；数控振荡器(dco)电路，其被耦接至dlf并且用于生成能够转换为所述反馈时钟的输出信号；以及逻辑部件，其被耦接在dpll电路的输入端与输出端之间，并且被耦接至dco电路的输入端。逻辑部件用于：响应于检测到dpll电路的通电，触发开关以将dlf与dco电路解耦；根据参考时钟确定目标频率；测量反馈时钟的频率；以及基于反馈时钟在每次迭代期间的频率，向dco电路的输入端迭代地生成数字位集合，数字位集合使反馈时钟的频率逐次地向目标频率会聚。
5.根据本公开内容的另一个方面，提供了一种用于频率锁定的方法，包括：响应于检测到数字锁相环(dpll)电路的通电，使dpll电路的数字环路滤波器(dlf)与数控振荡器(dco)电路解耦；根据输入到dpll电路的参考时钟来确定目标频率；对dpll电路的反馈时钟的频率进行测量；以及基于反馈时钟在每次迭代期间的频率，向dco电路的输入端迭代地生成数字位集合，数字位集合使反馈时钟的频率逐次地向目标频率会聚。
6.根据本公开内容的又另一个方面，提供了一种操作数字锁相环(dpll)电路的方法，dpll电路包括时间数字转换器(tdc)、耦接至tdc的数字环路滤波器(dlf)、耦接至dlf的数控振荡器(dco)电路以及耦接在dco电路与dpll电路的输入端之间的逐次逼近(sar)逻辑部件。操作dpll电路的方法包括：由tdc基于dpll电路的参考时钟与反馈时钟之间的相位误
差来生成多位码；由dlf对多位码进行数字滤波以生成经滤波的多位码；以及由sar逻辑部件执行多个操作，包括：响应于检测到dpll电路的通电，触发开关以将dlf与dco电路解耦；根据参考时钟确定目标频率；测量反馈时钟的频率；以及基于反馈时钟在每次迭代期间的频率，向dco电路的输入端迭代地生成数字位集合，数字位集合使反馈时钟的频率逐次地向目标频率会聚。
附图说明
7.图1是在某些电子装置中采用的数字锁相环(dpll)的简化框图。
8.图2是根据至少一些实施方式的dpll的更详细的框图。
9.图3是根据至少一些实施方式的在快速会聚到目标频率上的频率阶段期间、图2的dpll的输出的曲线图。
10.图4是根据至少一些实施方式的可以由逻辑部件执行的方法的流程图，该逻辑部件部分地执行使dpll的数控振荡器(dco)电路迭代地会聚到目标频率上的数字位集合的逐次逼近。
11.图5是根据至少一个实施方式的操作数字pll(dpll)的方法的流程图。
具体实施方式
12.以下描述阐述了许多具体细节，例如特定系统、部件、方法等的示例，以提供对本文所描述的数字锁相环(dpll)的各种实施方式的良好理解。可以在不同类型的运输交通工具中的存储器控制单元中或者在任何数目的其他应用例如家庭自动化和安全中采用这样的dpll。然而，对于本领域技术人员将明显的是，可以在没有这些具体细节的情况下实践至少一些实施方式。在其他实例中，未对公知的部件、元件或方法进行详细描述而是以简单的框图格式来呈现以便避免不必要地模糊本文所描述的主题。因此，在下文中阐述的具体细节仅是示例性的。特定实现方式可以不同于这些示例性细节，并且仍然被认为在本实施方式的精神和范围之内。
13.在说明书中对“实施方式”、“一个实施方式”、“示例实施方式”、“一些实施方式”和“各种实施方式”的引用意指结合实施方式描述的特定特征、结构、步骤、操作或特性包括在至少一个实施方式中。此外，在说明书中各个地方出现的短语“实施方式”、“一个实施方式”、“示例实施方式”、“一些实施方式”和“各种实施方式”不一定指相同的实施方式。
14.说明书包括对附图的参照，这些附图构成具体实施方式的一部分。附图示出了根据示例性实施方式的图示。以足够详细的方式对本文中也可以被称为“示例”的这些实施方式进行描述，以使得本领域技术人员能够实践本文所描述的要求保护的主题的实施方式。在不脱离所要求保护的主题的范围和精神的情况下，可以对实施方式进行组合、可以利用其他实施方式或者可以进行结构、逻辑和电气改变。应当理解，本文所描述的实施方式并不旨在限制主题的范围，而是使本领域技术人员能够实践、制造和/或使用本主题。
15.图1是在某些电子装置中采用的数字锁相环(dpll)100的简化框图。在一些情况下，如所示出的，dpll100包括通常在环路中耦接在一起的鉴相器(pd)和时间数字转换器(tdc)110、数字环路滤波器(dlf)120、数控振荡器(dco)130和分频器150。在这样的dpll 100中，(pd&tdc 110中的)pd适于对输入参考时钟(refclck)和反馈时钟(fbclk)的相位和
频率进行检测。此外，在dpll 100中，pd&tdc 110中的tdc被配置成确定输入参考时钟的参考频率(fref)与反馈时钟的反馈频率(fb)之间的时间差(例如，相位误差)。
16.pd&tdc 110中的tdc生成对时间差进行数字编码(例如，量化相位误差)的多位码，并且被设计用于触发dco 130以调整dpll 100的交流(ac)输出信号的输出频率(fout)。通常将dpll的dco 130实现为码频电路，其中，针对每个输入码(例如，数字位集合)，存在dco 130的唯一的输出频率。耦接在tdc与dco 130之间的dlf 120被配置成对多位码进行数字滤波以确保将多位码的各个位准确地传递至dco 130。
17.在各种应用中，可以在例如非常期望低成本、低功率、更少的材料板(bom)和更小尺寸的电池供电的消费电子产品、低功率无线传感器、家庭自动化系统、远程控制和机动车辆存储器控制单元(mcu)中采用dpll 100。通常将dlf 120实现为片上集成的环路滤波器以进一步使设计保持比模拟对应物更小。分频器150将ac输出信号的输出频率除以整数值(n)，以便生成流回到pd&tdc 100中的反馈时钟。因此，dpll 100被设计成在反馈环路中工作，其中输入参考时钟与反馈时钟之间的时间差被最小化，直到“锁定”到输入参考时钟的频率和相位上。
18.在dpll的许多应用中，dco 130锁定到参考时钟的频率/相位上所花费的时间被称为锁定时间。dpll 100通常通过dpll 100的环路进行多次迭代，以便dco 130最终执行该锁定。在某些片上系统(soc)中，电路被设计为具有相对长的休眠模式和快速激活模式，例如，该快速激活模式仅在短时间内工作，例如在传感器、警报致动器、mcu等中，而在其他时间是空闲的。因此，包括dpll的现有soc设计试图快速锁定到参考频率和相位上以减少soc的耗电的激活模式。然而，由于锁定时间不满足寻求降低锁定到输入参考时钟的频率和相位两者所需的功耗的更严格标准，因此dpll100的现有设计对唤醒的反应相对缓慢。
19.图2是根据至少一些实施方式的数字pll(或dpll 200)的更详细的框图，dpll 200被设计成解决参照图1所讨论的某些dpll的缺陷。在各种实施方式中，dpll200可以是dpll电路、dpll器件或dpll装置。例如，dpll200可以包括鉴相器(pd)205、耦接至pd 205的时间数字转换器(tdc)210、耦接至tdc 210的数字环路滤波器(dlf)220、耦接至dlf 220的数控振荡器(dco)电路230以及耦接在dco电路230的输出与pd 205之间的分频器250，除了dco电路230可能包括一些模拟部件以外，所有上述部件都是数字部件。在至少一些实施方式中，如将要详细描述的，dpll200还包括适于在dpll 200的经修改的环路内执行逐次逼近的逻辑部件260，以便更快速地会聚到目标频率上。因此，例如，逻辑部件260可以是逐次逼近寄存器(sar)逻辑部件260。
20.在这些实施方式中，pd 205被配置成对输入参考时钟(refclck)和反馈时钟(fbclk)的相位和频率进行检测，例如，以便能够向tdc 210提供输入参考时钟的参考频率(fref)和相位以及反馈时钟的反馈频率(ffb)和相位。此外，tdc 210被配置成确定输入参考时钟的参考频率(fref)与反馈时钟的反馈频率(fb)之间的时间差(例如，相位误差)。根据这些实施方式，然后，tdc 210生成对时间差(例如，相位误差)进行数字编码的多位码，并且被设计成触发dco电路230以对dpll 200的交流(ac)输出信号的输出频率(fout)进行调整。dco电路230被配置成例如通过分频器250生成可转换为反馈时钟的输出信号。例如，反馈分频器250可以通过用整数值(例如，n)降低dco电路230的输出信号的频率来生成反馈时钟。
21.在至少一些实施方式中，dlf 220被配置成对来自tdc的多位码进行数字滤波以生成经滤波的多位码，例如，经滤波的多位码具有能够准确驱动dco电路230的准确位。例如，dlf 220可以包括具有第一增益的比例路径逻辑220a和具有第二增益的积分路径逻辑220b。在一些实施方式中，dlf 220实现z域传递函数以处理乘以第一增益的多位码的比例部分和乘以第二增益的多位码的积分部分的组合。比例路径逻辑220a和积分路径逻辑220b两者可以在dpll 200的片上集成的环路滤波器中实例化。
22.在至少一些实施方式中，并且为了克服先前设计的缺陷，dpll 200还包括被配置成在频率阶段控制dpll200的sar逻辑部件260，频率阶段使用逐次逼近引起对目标频率的超快搜索，标准相位阶段紧随频率阶段之后，其中，输入参考时钟的相位和频率最终锁定在dco 230的输出信号(fout)处。在开始操作的相位阶段之前，逻辑部件260针对通常由tdc 210生成的多位码生成数字位集合的初始值，并且将该数字位集合提供给dlf 220作为在相位阶段期间执行相位和频率锁定的起点。通过向dlf 220提供初始数字位来代替在操作开始时从tdc 210接收的相对随机位，锁定时间显著减少。此外，在这些实施方式中，dco电路230包括耦接至环形振荡器238的多位电流数模转换器(idac)232。例如，idac 232可以将从dlf 220(相位阶段)接收的经滤波的多位码或数字位集合(频率阶段)转换为供应给环形振荡器238的电流。环形振荡器238生成dpll 200的ac输出信号(fout)，该ac输出信号对应于所接收的电流。
23.具有附加的特异性，在频率阶段的一些实施方式中，逻辑部件260接收输入参考时钟(refclk)和反馈时钟(fbclk)，并且以在频率阶段期间从环路操作中去除pd 205、tdc 210和dlf 220的方式选择性地耦接至dco电路230。例如，为了实现选择性耦接，dpll 200还可以包括位于dlf 220与dco电路230之间的第一开关225，以及位于逻辑部件260与dco 230的输入之间的第二开关265。反相器267可以位于逻辑部件260与第二开关265之间，使得断开第一开关225的控制信号将闭合第二开关260，并且使得闭合第一开关225的控制信号将断开第二开关260。在另一实施方式中，采用单个开关227来替代一对单个开关，使得控制信号将与dco电路230的耦接从dlf 220切换至逻辑部件260。
24.在各种实施方式中，当dpll 200通电(或被唤醒)时，逻辑部件260最初在操作的频率阶段进行控制。在频率阶段期间，例如，逻辑部件可以触发开关以将dlf 220与dco电路230解耦。例如，可以响应于检测到dpll 200的通电(例如，由于dpll 200被唤醒或初始通电)来触发该解耦。为此，在一个实施方式中，逻辑部件260将第一开关225触发为断开，这将第二开关265通过反相器267触发为闭合。在另一实施方式中，逻辑部件260触发单个开关227以将dco电路230与dlf 220解耦，同时将dco电路230耦接至逻辑部件260。此外，在频率阶段期间，逻辑部件260可以根据参考时钟确定目标频率并测量反馈时钟的频率。为此，例如，逻辑部件260可以包括类似于pd 205的集成鉴相器。逻辑部件260还可以基于每次迭代期间的反馈时钟的频率来向dco电路230的输入端迭代地生成数字位集合，该数字位集合使反馈时钟的频率逐次地向目标频率会聚。
25.在至少一些实施方式中，为了执行逐次逼近，逻辑部件260在每个逐次迭代中将来自先前迭代的反馈时钟的频率的变化分频一半以生成更新的频率。然后，逻辑部件260在数字位集合中对更新的频率进行编码。
26.在至少一些实施方式中，为了确定何时停止执行逐次逼近迭代，逻辑部件260进一
步对满足目标频率的阈值百分比(例如，90％、95％、97％、99％、99.5％等)的反馈时钟的频率进行检测，或者对使dpll 200满足目标频率的特定阈值百分比(例如，被认为充分会聚到目标频率上)的已知固定次数的迭代的完成进行检测。响应于确定到了停止执行逐次逼近迭代的时间，逻辑部件260还可以向dlf提供最终码，最终码包括在满足目标频率的阈值百分比和/或满足固定次数的迭代的情况下在最终迭代期间生成的数字位集合。逻辑部件260还可以触发开关(例如，第一开关225或单个开关227)以将dlf 220和dco电路230重新耦接，例如，或者以其他方式使dlf 220重新耦接至dco电路230。逻辑部件260还可以中断逻辑部件260的sar循环迭代的操作(例如，中断迭代地生成数字位集合的操作)，或者将逻辑部件260与dco电路230解耦，例如，使得dpll 200的标准锁相环可以继续。
27.在这些实施方式中，为了开始相位阶段，当dpll 200开始完成相对于参考时钟的相位和频率锁定时，dlf 220可以在初始滤波中使用从逻辑部件260接收的最终码。换言之，dlf 220对其执行数字滤波处理的数字位的初始集从频率阶段的sar循环迭代产生的该最终码开始。以这种方式，dpll 200开始标准相位阶段，标准相位阶段包括相位和频率循环迭代以用与输入参考频率更密切关联的多位码来锁定参考时钟的相位和频率。因此，获得输入频率的锁定发生得快得多，并且还可以更快地同时获得相位锁定。
28.在各种实施方式中，逻辑部件260是在容纳dpll 200的芯片上实例化的专用逻辑。如所讨论的，该芯片在一个实施方式中可以是soc。在一些实施方式中，逻辑部件260是现场可编程门阵列(fpga)、专用集成电路(asic)或类似asic的电路、或其他可编程微处理器、处理器或处理逻辑。在这些实施方式中，可以使用提供紧凑设计的寄存器传输级(rtl)数字逻辑和硬件来实现逻辑部件260以及可选地来实现dpll 200的其他数字部件。
29.图3是根据至少一些实施方式的在快速会聚到目标频率上的频率阶段期间图2的dpll200的输出的曲线图。因此，图3的曲线图示出了作为多个sar循环迭代的结果的dpll 200的输出频率(fout)，该sar循环迭代逐次(并且快速)地会聚到目标频率上。如可以注意到的，仅通过示例的方式，曲线图中的目标频率是800兆赫(mhz)。第二次迭代没有完全示出，但是第二次迭代导致上跳至770mhz，随后跳至910mhz。一旦sar迭代通过目标频率，并且因此已经解析出达到目标频率的方向，则由逻辑部件260执行的sar算法在进行下一次迭代之前将先前的频率变化分频一半。因此，随后的迭代快速地将到目标频率的距离减半。在该示例中，因此，在大约七至八次迭代之后，输出频率完全地覆盖目标频率的90％，并且逻辑部件260的sar操作可以终止，例如，转换到操作的标准相位阶段。也许，在一些实施方式中，甚至更少的迭代(例如，5-6次迭代)也可能足够，例如，以在该转变之前满足所期望的目标频率的阈值百分比。
30.图4是根据至少一些实施方式的可由逻辑部件执行的方法400的流程图，该逻辑部件部分地执行使dpll 200的dco电路230迭代地会聚到目标频率上的数字位集合的逐次逼近。因此，在这些实施方式中，方法400由图2的dpll 200并且特别是逻辑部件260执行。除非明确地公开需要以这样的顺序执行，否则这些操作不必以特定的顺序执行。
31.在操作410处，方法400包括使数字锁相环(dpll)电路例如dpll 200内的数字环路滤波器(dlf)与数控振荡器(dco)电路例如dco电路230解耦。操作410可以响应于检测到dpll的通电。方法400还适用于dpll器件或dpll装置。
32.在操作420处，方法400还包括根据输入到dpll电路的参考时钟确定目标频率。
33.在操作430处，方法400还包括对dpll电路的反馈时钟的频率进行测量。
34.在操作440处，方法400还包括基于每次迭代期间的反馈时钟的频率迭代地向dco电路230的输入生成数字位集合，该数字位集合使反馈时钟的频率逐次地向目标频率会聚。
35.图5是根据至少一个实施方式的操作数字pll(dpll)的方法500的流程图。在这些实施方式中，方法500由图2的dpll 200执行。除非明确地公开需要以这样的顺序执行，否则这些操作不必以特定的顺序执行。
36.在操作560处，方法500包括由tdc 210基于数字锁相环(dpll)电路例如dpll200的参考时钟与反馈时钟之间的相位误差生成多位码。方法500还适用于dpll器件或dpll装置。
37.在操作570处，方法500还包括由dlf 220对多位码进行数字滤波以生成经滤波的多位码。
38.在操作510处，方法500还包括由sar逻辑部件260执行操作520至操作550的一组操作。
39.在操作520处，方法500还包括响应于检测到dpll电路的通电，触发开关以将dlf 220与dco电路230解耦。
40.在操作530处，方法500还包括根据参考时钟确定目标频率。
41.在操作540处，方法500还包括测量反馈时钟的频率。
42.在操作550处，方法500还包括基于每次迭代期间的反馈时钟的频率向dco电路230的输入端迭代地生成数字位集合，该数字位集合使反馈时钟的频率逐次地向目标频率会聚。当检测到反馈时钟的频率满足目标频率的阈值百分比和/或固定次数的迭代时，可以终止该迭代生成。
43.本文所描述的ac-dc反激式转换器的各种实施方式可以包括各种操作。这些操作可以由硬件部件、数字硬件和/或固件以及/或者其组合来执行和/或控制。如本文所使用的，术语“耦接至”可以意指直接连接或通过一个或更多个中间部件间接连接。通过各种片上总线提供的信号中的任何信号可以与其他信号进行时分复用并且可以通过一个或更多个公共的片上总线提供。另外，电路部件或块之间的互连可以被示出为总线或示出为单个信号线。总线中的每个总线可以可替选地是一个或多个单信号线，并且单信号线中的每个单信号线可以可替选地是总线。
44.某些实施方式可以通过存储在非暂态计算机可读介质(例如，诸如易失性存储器和/或非易失性存储器)上的固件指令来实现。这些指令可以用于对包括处理器(例如，cpu)或其等同物(例如，比如处理核、处理引擎、微控制器等)的一个或更多个装置进行编程和/或配置，使得在通过处理器或其等同物执行这些指令时，这些指令使所述装置执行针对本文所描述的usb-c模式转换架构所描述的操作。非暂态计算机可读存储介质可以包括但不限于电磁存储介质、只读存储器(rom)、随机存取存储器(ram)、可擦除可编程存储器(例如，eprom和eeprom)、闪存存储器或者另一种现在已知或后来开发的适于存储信息的非暂态类型的介质。
45.尽管在本文中以特定顺序示出并描述了电路和块的操作，但是在一些实施方式中，可以改变每个电路/块的操作的顺序，使得可以以相反的顺序执行某些操作，或者使得可以至少部分地与其他操作同时和/或并行地执行某些操作。在其他实施方式中，可以以间歇和/或交替的方式执行不同操作的指令或子操作。
46.在前述说明书中，已经参照本发明的具体示例性实施方式描述了本发明。然而，将明显的是，在不脱离如所附权利要求书中阐述的本发明的更宽泛的精神和范围的情况下，可以在本发明中进行各种修改和改变。因此，说明书和附图应被认为是说明性的而不是限制性的。

技术特征：
1.一种数字锁相环dpll电路，包括：时间数字转换器tdc，其用于基于所述dpll电路的参考时钟与反馈时钟之间的相位误差来生成多位码；数字环路滤波器dlf，其被耦接至所述tdc；数控振荡器dco电路，其被耦接至所述dlf并且用于生成能够转换为所述反馈时钟的输出信号；以及逻辑部件，其被耦接在所述dpll电路的输入端与输出端之间，并且被耦接至所述dco电路的输入端，所述逻辑部件用于：响应于检测到所述dpll电路的通电，触发开关以将所述dlf与所述dco电路解耦；根据所述参考时钟确定目标频率；测量所述反馈时钟的频率；以及基于所述反馈时钟在每次迭代期间的频率，向所述dco电路的输入端迭代地生成数字位集合，所述数字位集合使所述反馈时钟的频率逐次地向所述目标频率会聚。2.根据权利要求1所述的dpll电路，还包括反馈分频器，所述反馈分频器用于通过用整数值减小所述dco电路的输出的频率，来生成所述反馈时钟。3.根据权利要求1所述的dpll电路，其中，所述逻辑部件还用于在每次连续迭代中：将来自先前迭代的反馈时钟的频率变化分频一半，以生成更新的频率；以及在所述数字位集合中对所述更新的频率进行编码。4.根据权利要求1所述的dpll电路，其中，所述逻辑部件还用于：检测满足所述目标频率的阈值百分比的频率；向所述dlf提供最终码，所述最终码包括在满足所述目标频率的阈值百分比的情况下、在最终迭代期间生成的所述数字位集合；触发所述开关以将所述dlf和所述dco电路重新耦接；以及进行中断所述逻辑部件的操作和将所述逻辑部件与所述dco电路解耦中之一。5.根据权利要求4所述的dpll电路，其中，在所述dpll电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，所述dlf将在初始滤波中使用从所述逻辑部件接收的所述最终码。6.根据权利要求1所述的dpll电路，其中，所述逻辑部件还用于：检测固定次数的迭代的完成；向所述dlf提供最终码，所述最终码包括在所述固定次数的迭代的最终迭代期间生成的数字位集合；触发所述开关以将所述dlf和所述dco电路重新耦接；以及进行中断所述逻辑部件的操作和将所述逻辑部件与所述dco电路解耦中之一。7.根据权利要求6所述的dpll电路，其中，在所述dpll电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，所述dlf将在初始滤波中使用从所述逻辑部件接收的最终码。8.根据权利要求1所述的dpll电路，其中，所述dco电路包括多位电流数模转换器。9.一种用于频率锁定的方法，包括：响应于检测到数字锁相环dpll电路的通电，使所述dpll电路的数字环路滤波器dlf与
数控振荡器dco电路解耦；根据输入到所述dpll电路的参考时钟来确定目标频率；对所述dpll电路的反馈时钟的频率进行测量；以及基于所述反馈时钟在每次迭代期间的频率，向所述dco电路的输入端迭代地生成数字位集合，所述数字位集合使所述反馈时钟的频率逐次地向所述目标频率会聚。10.根据权利要求9所述的方法，还包括通过将所述dco电路的输出的频率除以整数值来生成所述反馈时钟。11.根据权利要求9所述的方法，还包括在每次连续迭代中：将来自先前迭代的反馈时钟的频率变化分频一半，以生成更新的频率；以及在所述数字位集合中对所述更新的频率进行编码。12.根据权利要求9所述的方法，还包括：检测满足所述目标频率的阈值百分比的频率；向所述dlf提供最终码，所述最终码包括在满足所述目标频率的阈值百分比的情况下、在最终迭代期间生成的数字位集合；使所述dlf重新耦接至所述dco电路；以及中断所述迭代地生成的操作。13.根据权利要求12所述的方法，还包括在所述dpll电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述dlf在初始滤波中使用所述最终码。14.根据权利要求9所述的方法，还包括：检测固定次数的迭代的完成；向所述dlf提供最终码，所述最终码包括在所述固定次数的迭代的最终迭代期间生成的数字位集合；使所述dlf重新耦接至所述dco电路；以及中断所述迭代地生成的操作。15.根据权利要求14所述的方法，还包括在所述dpll电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述dlf在初始滤波中使用所述最终码。16.根据权利要求9所述的方法，其中，所述dco电路包括多位电流数模转换器。17.一种操作数字锁相环dpll电路的方法，所述dpll电路包括时间数字转换器tdc、耦接至所述tdc的数字环路滤波器dlf、耦接至所述dlf的数控振荡器dco电路以及耦接在所述dco电路与所述dpll电路的输入端之间的逐次逼近sar逻辑部件，所述操作dpll电路的方法包括：由所述tdc基于所述dpll电路的参考时钟与反馈时钟之间的相位误差来生成多位码；由所述dlf对所述多位码进行数字滤波以生成经滤波的多位码；以及由所述sar逻辑部件执行多个操作，所述多个操作包括：响应于检测到所述dpll电路的通电，触发开关以将所述dlf与所述dco电路解耦；根据所述参考时钟确定目标频率；测量所述反馈时钟的频率；以及基于所述反馈时钟在每次迭代期间的频率，向所述dco电路的输入端迭代地生成数字位集合，所述数字位集合使所述反馈时钟的频率逐次地向所述目标频率会聚。
18.根据权利要求17所述的方法，其中，所述dpll电路还包括分频器，所述方法还包括通过所述分频器将所述dco电路的输出的频率除以整数值来生成所述反馈时钟。19.根据权利要求17所述的方法，其中，所述多个操作还包括：在每次连续迭代中：将来自先前迭代的反馈时钟的频率变化分频一半，以生成更新的频率；以及在所述数字位集合中对所述更新的频率进行编码。20.根据权利要求17所述的方法，其中，所述多个操作还包括：检测满足所述目标频率的阈值百分比的频率，向所述dlf提供最终码，所述最终码包括在满足所述目标频率的阈值百分比的情况下、在最终迭代期间生成的数字位集合，触发所述开关以将所述dlf与所述dco电路重新耦接，以及进行中断所述sar逻辑部件的操作和将所述sar逻辑部件与所述dco电路解耦中之一；以及其中，所述方法还包括在所述dpll电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述dlf在初始滤波中使用从所述sar逻辑部件接收的最终码。21.根据权利要求17所述的方法，其中，所述多个操作还包括：检测固定次数的迭代的完成，向所述dlf提供最终码，所述最终码包括在所述固定次数的迭代的最终迭代期间生成的数字位集合，触发所述开关以将所述dlf与所述dco电路重新耦接，以及进行中断所述sar逻辑部件的操作和将所述sar逻辑部件与所述dco电路解耦中之一；以及其中，所述方法还包括在所述dpll电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述dlf在初始滤波中使用从所述sar逻辑部件接收的最终码。

技术总结
公开了一种数字锁相环(DPLL)电路及其操作方法和用于频率锁定的方法。该DPLL电路包括：用于基于参考时钟与反馈时钟之间的相位误差生成多位码的时间数字转换器(TDC)、耦接至TDC的数字环路滤波器(DLF)、耦接至DLF并且用于生成可转换为反馈时钟的输出信号的数控振荡器(DCO)电路、以及耦接至DCO电路的输入端的逻辑部件。逻辑部件用于：响应于检测到DPLL电路的通电，触发开关以将DLF与DCO电路解耦；根据参考时钟确定目标频率；测量反馈时钟的频率；以及基于每次迭代期间的频率而向DCO电路的输入端迭代地生成数字位集合，该数字位集合使该频率逐次地向目标频率会聚。使该频率逐次地向目标频率会聚。使该频率逐次地向目标频率会聚。


技术研发人员：阿夫里
受保护的技术使用者：赛普拉斯半导体公司
技术研发日：2023.03.23
技术公布日：2023/9/26