三维半导体存储器件和包括该器件的电子系统的制作方法

三维半导体存储器件和包括该器件的电子系统
1.相关申请的交叉引用
2.本技术要求于2022年3月22日向韩国知识产权局递交的韩国专利申请10-2022-0035338的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开涉及一种半导体器件和包括该半导体器件的电子系统，并且具体地，涉及一种具有改进的可靠性和增加的集成密度的三维半导体存储器件、以及包括该器件的电子系统。


背景技术：

4.需要更高集成度的半导体器件来满足消费者对卓越性能和低廉价格的需求。在半导体器件的情况下，由于它们的集成度是决定产品价格的重要因素，因此尤其需要提高集成度。在二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积确定，因此集成度受精细图案形成技术水平很大的影响。然而，提高图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体器件的集成度设置了实际限制。因此，最近已经提出了包括三维布置的存储单元在内的三维半导体存储器件。


技术实现要素：

5.根据实施例，一种三维半导体存储器件可以包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区；堆叠结构，在衬底上交替堆叠的电极层和电极层间绝缘层，该电极层包括上电极层；第一绝缘线图案，设置在分离区上以贯穿上电极层，并在与第一方向交叉的第二方向上延伸；第二绝缘线图案和第三绝缘线图案，设置在分离区上以贯穿第一绝缘线图案和堆叠结构，并在第二方向上延伸以将堆叠结构划分为第一子堆叠结构和第二子堆叠结构；以及剩余堆叠结构，介于第二绝缘线图案和第三绝缘线图案之间，并与第一子堆叠结构和第二子堆叠结构间隔开。
6.根据实施例，三维半导体存储器件可以包括：外围电路结构和设置在其上的单元阵列结构。该单元阵列结构可以包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区；源极结构，在衬底上；堆叠结构，包括在源极结构上交替堆叠的电极层和电极层间绝缘层，电极层包括布置在堆叠结构的顶表面附近的上电极层；第一绝缘线图案，设置在分离区上以贯穿上电极层，并在与第一方向交叉的第二方向上延伸；第二绝缘线图案和第三绝缘线图案，设置在分离区上以贯穿第一绝缘线图案和堆叠结构，并在第二方向上延伸以将堆叠结构划分为第一子堆叠结构和第二子堆叠结构，第一子堆叠结构和第二子堆叠结构中的每一个包括下堆叠结构和其上的上堆叠结构；平坦化绝缘层，设置在第一连接区和第二连接区上以覆盖第一子堆叠结构和第二子堆叠结构的端部；多个竖直半导体图案，设置在第一单元区和第二单元区上以贯穿第一子堆叠结构和第二子堆叠结构以及源极结构，并与衬底相邻；以及位线焊盘，分别设置在竖直半导体
图案上。竖直半导体图案的每一个侧表面可以在下堆叠结构与上堆叠结构之间的界面附近具有拐点。电极层还可以包括设置在第一绝缘线图案下方的中间电极层。作为中间电极层中的最上层的中间电极层的第一中间电极层可以与第一绝缘线图案的底表面接触。第一中间电极层可以在第一绝缘线图案下方具有第一厚度。第一中间电极层可以在电极层间绝缘层之间具有第二厚度。第一厚度可以大于第二厚度。
7.根据实施例，一种电子系统可以包括：半导体器件，包括外围电路结构、外围电路结构上的单元阵列结构、以及电连接到外围电路结构的输入/输出焊盘；以及控制器，通过输入/输出焊盘电连接到半导体器件，并用于控制半导体器件。单元阵列结构可以包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区；堆叠结构，在衬底上交替堆叠的电极层和电极层间绝缘层，该电极层包括上电极层；第一绝缘线图案，设置在分离区上以贯穿上电极层，并在与第一方向交叉的第二方向上延伸；第二绝缘线图案和第三绝缘线图案，设置在分离区上以贯穿第一绝缘线图案和堆叠结构，并在第二方向上延伸以将堆叠结构划分为第一子堆叠结构和第二子堆叠结构；以及剩余堆叠结构，介于第二绝缘线图案和第三绝缘线图案之间，并与第一子堆叠结构和第二子堆叠结构间隔开。
附图说明
8.通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
9.图1a是示意性地示出了包括根据实施例的半导体器件的电子系统的图。
10.图1b是示意性地示出了包括根据实施例的半导体器件的电子系统的透视图。
11.图1c和图1d是示意性地示出了根据实施例的半导体封装的截面图。
12.图1e是示出了根据实施例的三维半导体存储器件的框图。
13.图2是示出了根据实施例的三维半导体存储器件的平面图。
14.图3a是沿图2的线a-a’截取的截面图。
15.图3b是沿图2的线b-b’截取的截面图。
16.图3c是沿图2的线c-c’截取的截面图。
17.图4a是示出了图3a的部分“p1”的放大的截面图。
18.图4b是示出了图3a的部分“p2”的放大的截面图。
19.图4c是示出了图3a的三维半导体存储器件的一部分的透视图。
20.图4d是示出了图3b的部分“p3”的放大的截面图。
21.图5a至图5i是示出了制造具有图2的平面图的三维半导体存储器件的过程中的多个阶段的平面图。
22.图6a至图6q是示出了制造具有图3a的截面的三维半导体存储器件的过程中的多个阶段的截面图。
23.图7是示出了制造具有图3b的截面的三维半导体存储器件的过程的截面图。
24.图8是示出了制造具有图3a的截面的三维半导体存储器件的过程的截面图。
25.图9是示出了根据实施例的三维半导体存储器件的平面图。
26.图10是沿图9的线a-a’截取的截面图。
27.图11是示出了根据实施例的三维半导体存储器件的平面图。
28.图12a是沿图11的线a-a’截取的截面图。
29.图12b是示出了图12a的部分“p1”的放大的截面图。
30.图13是示出了制造具有图11的平面图的三维半导体存储器件的过程的平面图。
31.图14a至图14c是示出了制造图12a的三维半导体存储器件的过程中的多个阶段的截面图。
32.图15a和图15b是示出了根据实施例的三维半导体存储器件的截面图。
33.图16是示出了制造具有图15a和15b的截面的三维半导体存储器件的过程的截面图。
34.图17是示出了根据实施例的半导体器件的截面图。
具体实施方式
35.图1a是示意性地示出了包括根据实施例的半导体器件的电子系统的图。
36.参考图1a，根据实施例的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备或包括该存储设备的电子设备。例如，电子系统1000可以是其中设置了至少一个半导体器件1100的固态驱动器(ssd)设备、通用串行总线(usb)、计算系统、医疗系统或通信系统。
37.半导体器件1100例如可以是非易失性存储器件(例如，nand flash存储器件)。半导体器件1100可以包括第一结构1100f和第一结构1100f上的第二结构1100s。在实施例中，第一结构1100f可以设置在第二结构1100s旁边(例如，横向相邻)。第一结构1100f可以是包括解码器电路1110、页缓冲器电路1120和逻辑电路1130的外围电路结构。第二结构1100s可以是包括位线bl、公共源极线csl、字线wl、第一栅极上部线ul1和第二栅极上部线ul2、第一栅极下部线ll1和第二栅极下部线ll2、以及在位线bl和公共源极线csl之间的存储单元串cstr在内的存储单元结构。
38.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。可以根据实施例对下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量进行各种改变。
39.在实施例中，上晶体管ut1和ut2可以包括至少一个串选择晶体管，并且下晶体管lt1和lt2可以包括至少一个地选择晶体管。栅极下部线ll1和ll2可以分别被用作下晶体管lt1和lt2的栅电极。字线wl可以分别被用作存储单元晶体管mct的栅电极，并且栅极上部线ul1和ul2可以分别被用作上晶体管ut1和ut2的栅电极。
40.在实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可以用于使用栅极感应漏极泄漏(gidl)现象擦除存储在存储单元晶体管mct中的数据的擦除操作。
41.公共源极线csl、第一栅极下部线ll1和第二栅极下部线ll2、字线wl、以及第一栅极上部线ul1和第二栅极上部线ul2可以通过从第一结构1100f延伸到第二结构1100s中的第一连接线1115电连接到解码器电路1110。位线bl可以通过从第一结构1 100f延伸到第二
结构1100s中的第二连接线1125电连接到页缓冲器电路1120。
42.在第一结构1100f中，解码器电路1110和页缓冲器电路1120可以被配置为对存储单元晶体管mct中的至少一个执行控制操作。解码器电路1110和页缓冲器电路1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1 100f延伸到第二结构1 100s的输入/输出连接线1135电连接到逻辑电路1130。
43.控制器1200可以包括处理器1211、nand控制器1220和主机接口1230。在实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制半导体器件1100。
44.处理器1211可以控制包括控制器1200的电子系统1000的整体操作。处理器1211可以基于特定固件来操作，并且可以控制nand控制器1220以访问半导体器件1100。nand控制器1220可以包括用于与半导体器件1100通信的nand接口1221。nand接口1221可以用于发送和接收用于控制半导体器件1100的控制命令、以及将要写入半导体器件1100的存储单元晶体管mct中或从其读取的数据。主机接口1230可以被配置为实现电子系统1000与外部主机之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1211可以响应于该控制命令来控制半导体器件1100。
45.图1b是示意性地示出了包括根据实施例的半导体器件的电子系统的透视图。
46.参考图1b，根据实施例的电子系统2000可以包括主衬底2001和安装在主衬底2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(dram)2004。半导体封装2003和dram2004可以通过形成在主衬底2001中的互连图案2005连接到控制器2002。
47.主衬底2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口而改变。在实施例中，电子系统2000可以根据例如以下接口之一与外部主机通信：通用串行总线(usb)、外围组件互连快速(pci-快速)、串行高级技术附件(sata)、通用闪存(ufs)m-phy等。在实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000还可以包括被配置为将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(pmic)。
48.控制器2002可以被配置为控制对半导体封装2003的写入或读取操作，并提高电子系统2000的操作速度。
49.dram 2004可以是缓冲存储器，其减轻了作为数据存储设备的半导体封装2003与外部主机之间的速度差异导致的技术困难。在实施例中，电子系统2000中的dram 2004可以用作高速缓存器，并且可以用作被配置为在对半导体封装2003的控制操作期间临时存储数据的存储空间。在电子系统2000包括dram 2004的情况下，除了用于控制半导体封装2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
50.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、在封装衬底2100上的半导体芯片2200、设置在半导体芯片2200的相应底表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及设
置在封装衬底2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
51.封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1a的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠3210和竖直结构3220。每个半导体芯片2200可以包括将在下文描述的根据实施例的半导体器件。
52.在实施例中，连接结构2400可以是被设置为将输入/输出焊盘2210电连接到封装上焊盘2130的接合布线。因此，在第一导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以以接合布线的方式彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。备选地，在第一导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构(而不是通过以接合布线的形式设置的连接结构2400)彼此电连接。
53.在实施例中，控制器2002和半导体芯片2200可以被包括在单个封装中。在实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的附加插入衬底上，并且可以通过设置在插入衬底中的互连线彼此连接。
54.图1c和图1d是截面图，其分别示意性地示出了根据实施例的半导体封装。图1c和图1d是沿图1b的线i-i’截取的截面图，并示出了图1b的半导体封装的两个不同示例。
55.参考图1c，半导体封装2003的封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、设置在封装衬底主体部分2120的顶表面上的封装上焊盘2130(例如，参见图1b)、设置在封装衬底主体部分2120的底表面上或由该底表面暴露的下焊盘2125、以及设置在封装衬底主体部分2120中以将封装上焊盘2130电连接到下焊盘2125的内部线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到图1b中所示的电子系统2000的主衬底2001的互连图案2005。
56.每个半导体芯片2200可以包括半导体衬底3010、以及依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围线3110。第二结构3200可以包括源极结构3205、在源极结构3205上的堆叠3210、贯穿堆叠3210的竖直结构3220和分离结构、电连接到竖直结构3220的位线3240、以及电连接到堆叠3210的字线wl(例如，参见图1a)的栅极连接线3250和单元接触插塞3235。第一结构3100和第二结构3200以及半导体芯片2200中的每一个还可以包括将在下面描述的分离结构。
57.每个半导体芯片2200可以包括电连接到第一结构3100的外围线3110并延伸到第二结构3200中的贯穿线3245。贯穿线3245可以设置在堆叠3210的外部，并且在实施例中，贯穿线3245可以被设置为进一步贯穿堆叠3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围线3110的输入/输出焊盘2210(例如，参见图1b)。
58.参考图1d，在半导体封装2003a中，每个半导体芯片2200b可以包括半导体衬底4010、在半导体衬底4010上的第一结构4100、以及设置在第一结构4100上并以晶圆接合的方式接合到第一结构4100的第二结构4200。
59.第一结构4100可以包括外围电路区，该外围电路区包括外围线4110和第一结结构4150。第二结构4200可以包括源极结构4205、在源极结构4205和第一结构4100之间的堆叠4210、贯穿堆叠4210的竖直结构4220和分离结构、以及电连接到竖直结构4220且分别连接
到堆叠4210的字线wl(例如，参见图1a)的第二结结构4250。例如，第二结结构4250可以通过位线4240和单元接触插塞4235分别电连接到竖直结构4220和字线wl(例如，参见图1 a)，其中位线4240电连接到竖直结构4220，单元接触插塞4235电连接到字线wl(例如，参见图1a)。第一结构4100的第一结结构4150可以与第二结构4200的第二结结构4250接触且接合。第一结结构4150和第二结结构4250的接合部分可以由例如铜(cu)形成，或包括例如铜(cu)。
60.第一结构4100和第二结构4200以及半导体芯片2200b中的每一个还可以包括根据将在下文描述的实施例的源极结构。每个半导体芯片2200b还可以包括电连接到第一结构4100的外围线4110的输入/输出焊盘2210(例如，参见图1b)。
61.图1c的半导体芯片2200和图1d的半导体芯片2200b可以通过以接合布线的形式设置的连接结构2400彼此电连接。然而，在实施例中，设置在每个半导体封装中的半导体芯片(例如，图1c的半导体芯片2200和图1d的半导体芯片2200b)可以通过包括硅通孔(tsv)的连接结构彼此电连接。
62.图1c的第一结构3100和图1d的第一结构4100可以对应于将在下文描述的实施例中的外围电路结构，并且图1c的第二结构3200和图1d的第二结构4200可以对应于将在下文描述的实施例中的单元阵列结构。
63.图1e是示出了根据实施例的三维半导体存储器件的框图。
64.参考图1e，三维半导体存储器件可以包括外围逻辑结构ps、在外围逻辑结构ps上的单元阵列结构cs、以及将单元阵列结构cs连接到外围逻辑结构ps的互连结构。图1e的三维半导体存储器件可以对应于图1a的半导体器件1100。外围逻辑结构ps可以对应于图1a的第一结构1100f，并且可以包括行解码器电路和列解码器电路、页缓冲器电路、以及控制电路。单元阵列结构cs可以对应于图1a的第二结构1100s，并且可以包括多个存储块blk1-blkn，每个存储块可以被配置为独立地执行擦除操作。存储块blk1-blkn可以在第一方向d1和第二方向d2上二维地布置。例如，奇数存储块blk1、blk3、
…
和blkn-1可以布置在第二方向d2上以形成第一列。偶数存储块blk2、blk4、
…
和blkn可以被设置为分别在第一方向d1上与奇数存储块blk1、blk3、
…
和blkn-1间隔开。偶数存储块blk2、blk4、
…
和blkn可以布置在第二方向d2上以形成第二列。每个存储块blk1-blkn可以包括具有三维结构或竖直结构的存储单元阵列。每个存储块blk1-blkn可以具有现有存储容量的一半。例如，每个存储块blk1-blkn可以具有8kb的存储容量。这种布置可以减少被修复存储块或备用存储块占用的面积。因此，可以减小半导体存储芯片的大小。
65.图2是示出了根据实施例的三维半导体存储器件的平面图。图3a是沿图2的线a-a’截取的截面图。图3b是沿图2的线b-b’截取的截面图。图3c是沿图2的线c-c’截取的截面图。图4a是示出了图3a的部分“p1”的放大的截面图。图4b是示出了图3a的部分“p2”的放大的截面图。图4c是示出了图3a的三维半导体存储器件的一部分的透视图。图4d是示出了图3b的部分“p3”的放大的截面图。
66.参考图2、图3a至图3c和图4a至图4d，单元阵列结构cs可以设置在外围电路结构pst上。外围电路结构pst可以包括第一衬底103。第一衬底103可以是例如单晶硅衬底或绝缘体上硅(soi)衬底。器件隔离层105可以设置在第一衬底103中以界定有源区。外围晶体管ptr可以设置在有源区上。每个外围晶体管ptr可以包括外围栅电极、外围栅极绝缘层、以及形成在第一衬底103中和外围栅电极的两侧处的外围源/漏区。外围晶体管ptr可以覆盖有
外围层间绝缘层107。外围层间绝缘层107可以包括例如氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一种，并且可以具有单层或多层结构。外围线109可以设置在外围层间绝缘层107中。外围线109可以由导电材料中的至少一种形成，或包括导电材料中的至少一种。
67.外围线109中的一些可以电连接到外围晶体管ptr。外围线109和外围晶体管ptr可以构成图1a的页缓冲器电路1120和解码器电路11 10。外围电路结构pst可以包括设置在外围层间绝缘层107的上部中的外围导电焊盘30b。
68.单元阵列结构cs可以包括第二衬底201。例如，第二衬底201可以是例如单晶硅层、硅外延层或soi衬底。在实施例中，第二衬底201可以掺杂有第一导电类型的杂质。例如，杂质可以是硼，第一导电类型可以是p型。在另一示例中，杂质可以是砷或磷，并且第一导电类型可以是n型。
69.第二衬底201可以包括在第一方向d1上依次布置的第一存储块区blk1、分离区snr和第二存储块区blk2。第一存储块区blk1可以包括在第一方向d1上依次布置的第一连接区cnr1和第一单元区car1。第二存储块区blk2可以包括在第一方向d1上依次布置的第二单元区car2和第二连接区cnr2。
70.源极结构scl可以设置在第二衬底201上。源极结构scl可以包括介于最下层的电极层间绝缘层12与第二衬底201之间的第一源极图案sc1、以及介于第一源极图案sc1与第二衬底201之间的第二源极图案sc2。第一源极图案sc1可以包括掺杂半导体图案(例如，第一导电类型的掺杂多晶硅图案)。第二源极图案sc2可以包括掺杂半导体图案(例如，掺杂多晶硅图案)。第二源极图案sc2还可以包括与第一源极图案sc1不同的半导体材料。第二源极图案sc2可以具有与第一源极图案sc1相同的导电类型。第二源极图案sc2的掺杂浓度可以等于或不同于第一源极图案sc1的掺杂浓度。源极结构scl可以对应于图1a的公共源极线csl。此外，第二衬底201可以作为图1a的公共源极线csl。
71.在第一连接区cnr1和第二连接区cnr2中，可以设置衬底绝缘图案8以贯穿源极结构scl和第二衬底201，并与外围层间绝缘层107接触。衬底绝缘图案8可以具有包括例如氧化硅、氮化硅或氮氧化硅中的至少一种的单层或多层结构。
72.在第一存储块区blk1上，第一堆叠结构st1可以设置在源极结构scl上。在第二存储块区blk2上，第二堆叠结构st2可以设置在源极结构scl上。第一堆叠结构st1可以被称为“第一子堆叠结构st1”。第二堆叠结构st2可以被称为“第二子堆叠结构st2”。
73.第一堆叠结构st1和第二堆叠结构st2中的每一个可以包括下堆叠结构lst和设置在下堆叠结构lst上的上堆叠结构ust(第一堆叠结构st1和第二堆叠结构st2在图3a中用虚线表示)。下堆叠结构lst可以包括交替堆叠的第一电极层el1至第四电极层el4以及第一电极层间绝缘层12。上堆叠结构ust可以包括交替堆叠的第五电极层el5至第九电极层el9和第二电极层间绝缘层22。
74.第一电极层el1至第九电极层el9的端部可以在第一连接区cnr1和第二连接区cnr2中的每一个上形成台阶形状。第一堆叠结构st1和第二堆叠结构st2可以被设置为具有彼此对称的形状。剩余堆叠结构rst可以设置在第一堆叠结构st1和第二堆叠结构st2之间。剩余堆叠结构rst可以布置在分离区snr上。剩余堆叠结构rst可以包括在彼此的顶部上交替堆叠的第一电极层el1至第四电极层el4、第一电极层间绝缘层12、第五电极层el5至第七
电极层el7、以及第二电极层间绝缘层22。
75.第三绝缘线图案ip3可以介于第一堆叠结构st1和剩余堆叠结构rst之间。第四绝缘线图案ip4可以介于第二堆叠结构st2和剩余堆叠结构rst之间。例如，第三绝缘线图案ip3和第四绝缘线图案ip4可以被设置为在竖直方向上沿单元阵列结构cs的整个高度延伸以贯穿源极结构scl，并与第二衬底201接触。如图2所示，第三绝缘线图案ip3和第四绝缘线图案ip4可以在第二方向d2上延伸以将第一存储块区blk1与第二存储块区blk2分离。例如，如图2所示，第三绝缘线图案ip3和第四绝缘线图案ip4中的每一个在顶视图中可以是iii形，使得第三绝缘线图案ip3和第四绝缘线图案ip4中的每一个的三个平行部分以彼此间隔开的方式在第二方向上延伸，并且第三绝缘线图案ip3和第四绝缘线图案ip4中的每一个的一部分在第一方向d1上延伸以连接三个平行部分。例如，如图2所示，可以在三个平行部分的每两个之间限定一个存储块区blk。
76.如图2所示，在第一存储块区blk1附近的第三绝缘线图案ip3可以沿与第一方向d1相反的方向延伸，以将第一存储块区blk1与图1e中所示的第三存储块blk3分离。此外，如图2所示，在第一存储块区blk1的中心处的第三绝缘线图案ip3可以沿与第一方向d1相反的方向延伸，以将第一存储块区blk1划分为两个子块区sblk。设置在两个子块区sblk之间的第三绝缘线图案ip3可以在第一连接区cnr1中(例如，在图2的第六电极层el6上)被切割，并且可以被划分为两个部分。
77.如图2所示，在第三存储块区blk3附近的第四绝缘线图案ip4可以在第一方向d1上延伸，以将第三存储块区blk3与图1e中所示的第四存储块区blk4分离。如图2所示，在第二存储块区blk2的中心处，第四绝缘线图案ip4可以在第一方向d1上延伸以将第二存储块区blk2分成两个子块区sblk。设置在两个子块区sblk之间的第四绝缘线图案ip4可以在第二连接区cnr2中(例如，在图2的第六电极层el6上)被切割，并且可以被划分为两个部分。
78.下堆叠结构lst的端部可以覆盖有第一平坦化绝缘层210。上堆叠结构ust的端部和第一平坦化绝缘层210可以覆盖有第二平坦化绝缘层220。上堆叠结构ust和第二平坦化绝缘层220可以覆盖有第一上层间绝缘层18。
79.最下层的电极层(即，第一电极层el1)可以对应于图1a的第一栅极下部线ll1(即，下擦除控制晶体管lt1的栅电极)。布置在第一电极层el1上的第二电极层el2可以对应于图1a的第二栅极下部线ll2(即，地选择晶体管lt2的栅电极)。例如，第一栅极下部线ll1和第二栅极下部线ll2中的每一个可以具有单层结构或多个层。
80.最上层的电极层(即，第九电极层el9)可以对应于图1a的第二栅极上部线ul2(即，上擦除控制晶体管ut2的栅电极)。布置在第九电极层el9下方的第八电极层el8可以对应于图1a的第一栅极上部线ul1(即，串选择晶体管ut1的栅电极)。例如，第二栅极上部线ul2和第一栅极上部线ul1可以具有单层结构或多个层。
81.剩余的电极层el3-el7可以对应于图1a的字线wl。剩余的电极层el3-el7中的至少一个可以是不用于半导体存储器件的实际操作的虚设字线。
82.电极层el1-el9可以由以下材料中的至少一种形成，或包括以下材料中的至少一种：例如，掺杂半导体材料(例如，掺杂硅)、金属材料(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、或过渡金属(例如，钛或钽)。电极层间绝缘层12和22可以具有包括例如氧化硅层、氮化硅层、氧氮化硅层或多孔绝缘层中的至少一种的单层或多层结构。
83.如图3a中的截面图所示，可以设置第一绝缘线图案ip1以贯穿第九电极层el9和第八电极层el8，例如，第一绝缘线图案ip1可以不贯穿第七电极el7层。第一绝缘线图案ip1可以贯穿在第九电极层el9与第八电极层el8之间的第二电极层间绝缘层22。第一绝缘线图案ip1可以具有在第二方向d2上延伸的线形形状，如图2的平面图中所示，例如，第一绝缘线图案ip1可以在第一堆叠结构st1的上部和第二堆叠结构st2的上部之间在第二方向d2上沿单元阵列结构cs的整个宽度延伸。第一绝缘线图案ip1可以被第三绝缘线图案ip3和第四绝缘线图案ip4刺穿(例如，竖直地贯穿)。
84.参考图2和图3b，两个第二绝缘线图案ip2可以设置在子块区sblk中的每一个中。第二绝缘线图案ip2可以在第一方向d1上延伸。在子块区sblk中，第二绝缘线图案ip2可以被设置为贯穿第七电极层el7至第九电极层el9，并将第七电极层el7至第九电极层el9划分为导线。第二绝缘线图案ip2(在第一方向d1上)的端部可以插入到第一绝缘线图案ip1中(图3c)。如图3c中所示，第二绝缘线图案ip2的底表面可以位于比第一绝缘线图案ip1的底表面低的高度处。第一绝缘线图案ip1至第四绝缘线图案ip4中的每一个可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种独立地形成，或包括例如氧化硅、氮化硅和氮氧化硅中的至少一种，并且可以具有单层或多层结构。第三绝缘线图案ip3和第四绝缘线图案ip4可以由相同的材料形成，或包括相同的材料。
85.参考图3a和图4a，第四绝缘线图案ip4的部分可以朝向第一电极层el1至第七电极层el7突出，并且可以介于电极层间绝缘层12和22中的相邻电极层间绝缘层之间。第四绝缘线图案ip4的第一部分ip4(1)的侧表面可以从第二电极层间绝缘层22的侧表面朝向第七电极层el7突出第一距离ds1，例如，第四绝缘线图案ip4的第一部分ip4(1)的顶表面可以与第一绝缘线图案ip1的底部和第二电极层间绝缘层22的顶部接触并竖直地重叠。第四绝缘线图案ip4的第二部分ip4(2)的侧表面可以从第二电极层间绝缘层22的侧表面朝向第六电极层el6突出第二距离ds2，例如，第四绝缘线图案ip4的第二部分ip4(2)的顶表面可以与第二电极层间绝缘层22的底部和其下方的第二电极层间绝缘层22的顶部接触并竖直地重叠。第二距离ds2可以大于第一距离ds1。
86.第四绝缘线图案ip4的侧表面ip4 s可以具有不平坦的或凹凸结构，例如，第四绝缘线图案ip4可以填充电极层间绝缘层22水平突出超过电极层el6-el7的空间，以具有交替的台阶轮廓。第三绝缘线图案ip3的侧表面也可以具有不平坦的或凹凸结构，例如，重复且交替的凹凸台阶结构。第七电极层el7可以在第一绝缘线图案ip1下方在竖直方向上具有第一厚度t1。第七电极层el7可以在竖直相邻的第二电极层间绝缘层22之间在竖直方向上具有第二厚度t2。第一厚度t1可以大于第二厚度t2。第七电极层el7下方的第六电极层el6可以在第一绝缘线图案ip1下方具有第三厚度t3。第一厚度t1可以大于第三厚度t3。第三厚度t3可以等于第二厚度t2。
87.最上层的电极层(即，第九电极层el9)可以在第一绝缘线图案ip1附近具有第一厚度t1。第一绝缘线图案ip1的一部分可以延伸到第九电极层el9上的区域。第八电极层el8可以在第一绝缘线图案ip1附近具有第二厚度t2。在分离区snr附近，第九电极层el9的侧表面可以与第八电极层el8的侧表面对齐。
88.在每个子块区sblk的单元区car1和car2中，电极层间绝缘层12和22以及电极层el1-el9可以被竖直半导体图案vs和虚设竖直半导体图案dvs刺穿(例如，贯穿)。虚设竖直
半导体图案dvs可以位于竖直半导体图案vs之间。在每个子块区sblk的中心部分中，虚设竖直半导体图案dvs可以在第一方向d1上布置以形成列，如图2所示。
89.参考图3a和图4d，栅极绝缘层go可以介于电极层el1-el9与竖直半导体图案vs之间、以及电极层el1-el9与虚设竖直半导体图案dvs之间。竖直半导体图案vs和虚设竖直半导体图案dvs中的每一个可以具有中空杯形状。在实施例中，竖直半导体图案vs和虚设竖直半导体图案dvs可以包括掺杂或未掺杂的单晶硅层或多晶硅层。参考图3a，竖直半导体图案vs的侧表面可以在下堆叠结构lst与上堆叠结构ust之间的界面附近具有拐点ifp。
90.可以设置绝缘间隙填充图案29以填充竖直半导体图案vs和虚设竖直半导体图案dvs中的每一个的内部空间。绝缘间隙填充图案29可以具有包括例如氧化硅层、氮化硅层或氮氧化硅层中的至少一种的单层或多层结构。位线焊盘bpd可以分别设置在竖直半导体图案vs和虚设竖直半导体图案dvs上。位线焊盘bpd可以由掺杂的多晶硅或金属材料(例如，钨、铝和铜)中的至少一种形成，或包括掺杂的多晶硅或金属材料(例如，钨、铝和铜)中的至少一种。
91.参考图4d，栅极绝缘层go可以包括隧穿绝缘层tl、电荷存储层sn和阻挡绝缘层bcl。电荷存储层sn可以是陷阱绝缘层、浮动栅电极、或包括导电纳米点的绝缘层。详细地，电荷存储层sn可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层、或叠层陷阱层中的至少一种。隧穿绝缘层tl可以由带隙大于电荷存储层sn的材料之一形成、或包括带隙大于电荷存储层sn的材料之一，并且阻挡绝缘层bcl可以是高k介电层(例如，氧化铝层和氧化铪层)。
92.栅极绝缘层go还可以包括高k介电层hl。高k介电层hl可以介于阻挡绝缘层bcl与电极层el1-el9之间。高k介电层hl可以介于电极层el1-el9与电极层间绝缘层12和22之间。如图4a所示，高k介电层hl可以介于第一绝缘线图案ip1的侧表面与第八电极层el8和第九电极层el9之间。如图4a所示，高k介电层hl可以介于第一绝缘线图案ip1的底表面与第七电极层el7之间。高k介电层hl可以具有高于氧化硅层的介电常数，并且可以包括金属氧化物层(例如，氧化铪层和氧化铝层)。栅极绝缘层go可以被第二源极图案sc2划分为两部分。第三绝缘线图案ip3的一部分可以朝向电极层el1-el9突出，并且可以介于电极层间绝缘层12和22中的相邻电极层间绝缘层之间。第三绝缘线图案ip3的侧表面ip3 s可以具有不平坦的结构，例如，第三绝缘线图案ip3可以填充电极层间绝缘层12水平突出超过电极层el1-el4的空间，以具有交替的台阶轮廓。
93.参考图3a、图4b和图4c，电极层el1-el9中的每一个可以具有电极部分ep和焊盘部分pp。电极部分ep可以与第一单元区car1和第二单元区car2重叠，并且可以在第一方向d1上延伸。电极部分ep可以具有第四厚度t4。焊盘部分pp可以对应于电极层el1-el9的每个端部。焊盘部分pp可以具有大于第四厚度t4的第五厚度t5。可以设置电极层el1-el9的焊盘部分pp以形成台阶形状。图4b的第四厚度t4可以等于图4a的第二厚度t2。图4b的第五厚度t5可以等于图4a的第一厚度t1。
94.电极层el1-el9的每个焊盘部分pp可以连接到单元接触部cc。电极层el1-el9的每个焊盘部分pp可以被单元接触部cc刺穿。当在截面图中观察时，单元接触部cc可以包括主接触部分mp和覆盖该主接触部分的扩散阻挡层bm。主接触部分mp可以由金属材料(例如，钨、铜和铝)中的至少一种形成，或包括金属材料(例如，钨、铜和铝)中的至少一种。扩散阻
挡层bm可以由例如钛、氮化钛、钽或氮化钽中的至少一种形成，或包括例如钛、氮化钛、钽或氮化钽中的至少一种。就它们的形状而言，每个单元接触部cc可以具有从第二衬底201的顶表面沿竖直方向(例如，第三方向d3)延伸的柱部分cp1和从柱部分cp1的侧表面横向地突出的连接部分cp2。当在平面图中观察时，柱部分cp1可以是圆形的。当在平面图中观察时，连接部分cp2可以具有环形形状。单元接触部cc的每个连接部分cp2可以具有第一宽度w1。
95.单元接触部cc的连接部分cp2可以分别与电极层el1-el9的焊盘部分pp接触。单元接触部cc的柱部分cp1可以被设置为贯穿布置在焊盘部分pp下方的其他电极层el1-el9的电极部分ep。详细地，参考图4b，第二单元接触部cc(2)的连接部分cp2可以与第二电极层el2的焊盘部分pp接触。第一单元接触部cc(1)的连接部分cp2可以与第一电极层el1的焊盘部分pp接触。第二单元接触部cc(2)的柱部分cp1可以被设置为贯穿第二电极层el2下方的第一电极层el1的电极部分ep。接触绝缘图案16可以介于第二单元接触部cc(2)的柱部分cp1与第一电极层el1的电极部分ep之间。
96.单元接触部cc的柱部分cp1可以被设置为贯穿电极层间绝缘层12、衬底绝缘图案8和外围层间绝缘层107的一部分，并且可以连接到外围导电焊盘30b。接触绝缘图案16可以分别介于单元接触部cc的柱部分cp1与电极层el1-el9的电极部分ep之间。在实施例中，接触绝缘图案16可以由例如氧化硅形成，或包括例如氧化硅。当在平面图中观察时，每个接触绝缘图案16可以具有环形形状。每个接触绝缘图案16可以具有大于第一宽度w1的第二宽度w2。
97.单元接触部cc的连接部分cp2可以不与电极层el1-el9的电极部分ep重叠。单元接触部cc的连接部分cp2可以与接触绝缘图案16竖直地重叠。高k介电层hl可以覆盖接触绝缘图案16的侧表面。高k介电层hl可以在单元接触部cc的连接部分cp2的位置处与扩散阻挡层bm接触。单元接触部cc的扩散阻挡层bm可以介于与单元接触部cc的连接部分cp2相对应的主接触部分mp与电极层el的焊盘部分pp之间。例如，相对于第二衬底201的底部，单元接触部cc的连接部分cp2的最顶表面可以高于与其相邻的高k介电层hl的最顶表面。例如，相对于第二衬底201的底部，单元接触部cc的连接部分cp2的最底表面可以低于与其相邻的高k介电层hl的最底表面。电极层间绝缘层12和22可以在电极层el1-el9之间具有第六厚度t6。电极层间绝缘层12和22的第七厚度t7可以小于在单元接触部cc的连接部分cp2与接触绝缘图案16之间的第六厚度t6。
98.在根据实施例的三维半导体存储器件中，电极层间绝缘层12和22在电极层el1-el9之间的厚度可以保持为第六厚度t6。此外，从单元接触部cc的连接部分cp2到与其相邻的电极层el1-el9的距离可以保持为等于或大于第六厚度t6的值。因此，在三维半导体存储器件的操作期间，可以减少电极层el1-el9之间的干扰问题，并防止发生击穿电压下降问题。因此，可以防止三维半导体存储器件的操作错误，并提高三维半导体存储器件的可靠性。
99.返回参考图3a至图3c，第三绝缘线图案ip3和第四绝缘线图案ip4可以被设置为贯穿第一上层间绝缘层18。单元接触部cc也可以被设置为贯穿第一上层间绝缘层18。第二上层间绝缘层20可以设置在第一上层间绝缘层18上。在第二方向d2上延伸且彼此平行的第一导线bll可以设置在第二上层间绝缘层20上。第一导线bll可以对应于图1a的位线bl。第一接触部blc可以设置在单元区car1和car2上以贯穿第一上层间绝缘层18和第二上层间绝缘
层20，并将设置在竖直半导体图案vs上的位线焊盘bpd连接到第一导线bll之一。
100.参考图3a，边缘贯穿通孔ethv可以设置在连接区cnr1和cnr2上以贯穿第一上层间绝缘层18、平坦化绝缘层210和220、第二衬底201、和外围层间绝缘层107的一部分，并与外围导电焊盘30b中相应焊盘接触。边缘贯穿通孔ethv可以由金属材料(例如，钨、铝、铜、钛和钽)中的至少一种形成，或包括金属材料中的至少一种。
101.参考图3a，衬底接地区wr可以设置在第二衬底201的与边缘贯穿通孔ethv间隔开的部分中。可以对衬底接地区wr进行掺杂以具有与第二衬底201相同的导电类型(即，第一导电类型)，并具有比第二衬底201中的掺杂浓度高的掺杂浓度。在连接区cnr1和cnr2中，衬底连接接触部wc可以被设置为贯穿第一上层间绝缘层18以及平坦化绝缘层210和220，并与衬底接地区wr接触。第二导线24可以设置在第一上层间绝缘层18上。第二导线24可以与单元接触部cc、边缘贯穿通孔ethv和衬底连接接触部wc接触。
102.在根据实施例的三维半导体存储器件中，第一绝缘线图案ip1、第三绝缘线图案ip3和第四绝缘线图案ip4可以用于将单元阵列结构cs划分为第一存储块区和第二存储块区(或划分为第一子堆叠结构st1和第二子堆叠结构st2)，并且可以减少备用存储块区的面积。此外，每个存储块区可以被设置为仅包括一个连接区，并且因此，可以减少连接区所占用的面积。结果，可以减少半导体芯片的大小。
103.图5a至图5i是在制造具有图2的平面图的三维半导体存储器件的过程中的多个阶段的平面图。图6a至图6q是在制造具有图3a的截面的三维半导体存储器件的过程中的多个阶段的截面图。图7是制造具有图3b的截面的三维半导体存储器件的过程的截面图。
104.图6a是沿图5a的线a-a’截取的截面图。参考图5a和图6a，可以制造外围电路结构pst。详细地，可以在第一衬底103中形成器件隔离层105以界定有源区。可以在有源区上形成外围晶体管ptr。可以形成外围层间绝缘层107以覆盖外围晶体管ptr，并且可以在外围层间绝缘层107中形成外围线109。可以在外围层间绝缘层107的上部中形成外围导电焊盘30b。
105.接着，可以在外围层间绝缘层107上形成第二衬底201。第二衬底201可以通过形成半导体外延层，或通过将单晶半导体衬底附着到外围层间绝缘层107来形成。第二衬底201可以被称为半导体层。可以对第二衬底201进行掺杂以具有例如第一导电类型。可以在第二衬底201中形成衬底接地区wr。衬底接地区wr可以通过用第一导电类型的杂质掺杂第二衬底201来形成，并且可以具有比第二衬底201的杂质浓度高的杂质浓度。第二衬底201可以包括单元区car1和car2、连接区cnr1和cnr2、以及分离区snr。
106.可以在第二衬底201上依次堆叠第一缓冲层11、第一牺牲层41、第二缓冲层43和第一源极图案sc1。可以形成衬底绝缘图案8以贯穿第一源极图案sc1、第二缓冲层43、第一牺牲层41、第一缓冲层11和第二衬底201。可以通过在第一源极图案sc1上交替且重复地堆叠第一电极层间绝缘层12和第二牺牲层14来形成初步下堆叠结构pls。第一源极图案sc1可以是掺杂的多晶硅层。在实施例中，第一缓冲层11和第二缓冲层43以及电极层间绝缘层12可以包括例如氧化硅层。第一牺牲层41可以由相对于第一缓冲层11和第二缓冲层43、第一电极层间绝缘层12、第一源极图案sc1以及第二牺牲层14具有蚀刻选择性的材料形成，或包括该材料。例如，第二牺牲层14可以包括氮化硅层。第一牺牲层41可以包括硅锗层或氮氧化硅层。备选地，第一牺牲层41可以是具有与第一源极图案sc1不同的掺杂浓度的掺杂多晶硅
层。
107.图6b是沿图5b的线a-a’截取的截面图。参考图5b和图6b，可以重复修整工艺和各向异性蚀刻工艺以形成位于连接区cnr1和cnr2上的第一电极层间绝缘层12a-12e和第二牺牲层14a-14d的呈台阶形状的端部。这里，可以部分地蚀刻第一缓冲层11、第一牺牲层41、第二缓冲层43和第一源极图案sc1，并且因此，可以暴露第二衬底201的顶表面。此外，第二衬底201也可以被部分蚀刻以暴露外围电路结构pst的顶表面的一部分。初步下堆叠结构pls中的第二牺牲层14a-14d的端部可以在第一电极层间绝缘层12a-12e附近暴露。
108.参考图6c，尽管未示出，可以在初步下堆叠结构pls上形成第一初步焊盘层。第一初步焊盘层可以通过具有较差的台阶覆盖特性的沉积工艺(例如，物理气相沉积(pvd)、低压化学气相沉积(lpcvd)、或溅射工艺)来形成。第一初步焊盘层可以由与第二牺牲层14a-14d相同的材料(例如，氮化硅)形成，或包括该材料。可以使用形成为覆盖单元区car1和car2并暴露连接区cnr1和cnr2的掩模图案来执行选择性等离子体处理工艺，并且在这种情况下，在连接区cnr1和cnr2上的第一初步焊盘层可以被固化为具有硬表面。可以对第一初步焊盘层执行各向异性蚀刻工艺以形成第一初步焊盘图案45p。可以在各向异性蚀刻工艺期间完全去除布置在单元区car1和car2上且未暴露于等离子体处理工艺的第一初步焊盘层。第一初步焊盘图案45p可以由与第二牺牲层14a-14d相同的材料(例如，氮化硅)形成，或包括该材料。
109.图6d是沿图5c的线a-a’截取的截面图。参考图5c和图6d，可以在初步下堆叠结构pls上形成第一平坦化绝缘层210，然后，可以执行化学机械抛光(cmp)工艺以暴露初步下堆叠结构的顶表面pls。在单元区car1和car2中，可以蚀刻初步下堆叠结构pls、第一源极图案sc1、第二缓冲层43、第一牺牲层41、第一缓冲层11、和第二衬底201的一部分以形成多个底部孔bh。可以形成底部牺牲间隙填充图案bgp以分别填充底部孔bh。牺牲间隙填充图案bgp可以由以下材料形成或包括以下材料：被选择为相对于第一电极层间绝缘层12a-12e、第二牺牲层14a-14d、第一源极图案sc1、第二缓冲层43、第一牺牲层41、第一缓冲层11和第二衬底201中的全部具有蚀刻选择性的材料。例如，底部牺牲间隙填充图案bgp可以由旋涂硬掩模(soh)材料、非晶碳层(acl)材料或sige形成，或包括旋涂硬掩模(soh)材料、非晶碳层(acl)材料或sige。
110.图6e是沿图5d的线a-a’截取的截面图。参考图5d和图6e，可以通过在初步下堆叠结构pls和第一平坦化绝缘层210上交替且重复地堆叠第二电极层间绝缘层22和第三牺牲层26来形成初步上堆叠结构pus。第二电极层间绝缘层22可以由与第一电极层间绝缘层12相同的材料形成，或包括与第一电极层间绝缘层12相同的材料。第三牺牲层26可以由与第二牺牲层14相同的材料形成，或包括与第二牺牲层14相同的材料。可以在初步上堆叠结构pus上依次形成第一掩模图案mk1和第二掩模图案mk2。第一掩模图案mk1和第二掩模图案mk2可以由相对于彼此具有蚀刻选择性的材料形成，或包括相对于彼此具有蚀刻选择性的材料。第一掩模图案mk1和第二掩模图案mk2可以形成为具有彼此对齐的侧表面。第一掩模图案mk1和第二掩模图案mk2中的每一个可以是在第二方向d2上延伸的线形图案。第一掩模图案mk1可以由与第三牺牲层26相同的材料形成，或包括与第三牺牲层26相同的材料。第二掩模图案mk2可以由与第二电极层间绝缘层22相同的材料形成，或包括与第二电极层间绝缘层22相同的材料，但可以比第二电极层间绝缘层22厚。第一掩模图案mk1和第二掩模图案
mk2可以设置在单元区car1和car2中的每一个上，该单元区car1和car2在例如第一方向d1上彼此间隔开，并且分离区snr介于他们之间。
111.图6f是沿图5e的线a-a’截取的截面图。参考图5e和图6f，可以在初步上堆叠结构pus上形成第三掩模图案mk3。第三掩模图案mk3可以覆盖第一掩模图案mk1和第二掩模图案mk2。第三掩模图案mk3可以形成为覆盖单元区car1和car2以及连接区cnr1和cnr2，并暴露分离区snr。第三掩模图案mk3可以由相对于第一掩模图案mk1和第二掩模图案mk2具有蚀刻选择性的材料形成，或包括该具有蚀刻选择性的材料。在实施例中，第三掩模图案mk3可以具有包括例如光刻胶图案、多晶硅图案、soh图案或acl图案中的至少一种的单层或多层结构。可以通过使用第三掩模图案mk3作为蚀刻掩模蚀刻初步上堆叠结构pus的一部分来形成第一沟槽tr1。可以通过形成第一沟槽tr1的步骤来蚀刻初步上堆叠结构pus的第三牺牲层26的最上层和次上层。
112.图6g是沿图5f的线a-a’截取的截面图。参考图5f和图6g，可以去除第三掩模图案mk3以暴露初步上堆叠结构pus和第二掩模图案mk2。可以在第二掩模图案mk2上形成光刻胶图案46。光刻胶图案46可以填充第一沟槽tr1。
113.可以重复使用光刻胶图案46的修整工艺和各向异性蚀刻工艺以形成第二电极层间绝缘层22a-22f和第三牺牲层26a-26e，该第二电极层间绝缘层22a-22f和第三牺牲层26a-26e包括在连接区cnr1和cnr2上的以台阶形状形成的端部。这里，可以暴露第一平坦化绝缘层210的顶表面。此外，初步上堆叠结构pus的第二电极层间绝缘层22a-22e的端部可以在第三牺牲层26a-26e的端部附近暴露于外部。此后，可以去除光刻胶图案46以暴露第一沟槽tr1。
114.参考图6h，可以执行蚀刻工艺以去除第二电极层间绝缘层22a-22e的位于第三牺牲层26a-26e的端部附近的暴露的端部，结果，第三牺牲层26a-26e的端部可以暴露于外部。第三牺牲层26e的被布置在第一沟槽tr1的上侧表面上的最高高度处的顶表面可以被暴露。可以通过第一沟槽tr1的底部暴露第三牺牲层26a-26e中的一个(例如，26c)的顶表面。
115.参考图6i，可以在初步上堆叠结构pus上形成第二初步焊盘层。第二初步焊盘层可以通过具有较差的台阶覆盖特性的沉积工艺(例如，pvd、lpcvd或溅射工艺)来形成。第二初步焊盘层可以由与第三牺牲层26a-26e相同的材料(例如，氮化硅)形成，或包括与第三牺牲层26a-26e相同的材料。可以对第二初步焊盘层执行各向异性蚀刻工艺以形成第二初步焊盘图案47p。这里，可以在第一沟槽tr1的底部上形成第二初步剩余焊盘图案47r。第二初步剩余焊盘图案47r可以与第三牺牲层26a-26e中的一个(例如，26c)的顶表面接触。第二初步焊盘图案47p和第二初步剩余焊盘图案47r可以由与第三牺牲层26a-26e相同的材料(例如，氮化硅)形成，或包括与第三牺牲层26a-26e相同的材料。第二初步焊盘图案47p也可以形成在位于在第一沟槽tr1的侧表面上的最高高度处的第三牺牲层26e上。
116.参考图6i和图6j，可以在初步上堆叠结构pus和第二掩模图案mk2上形成第二平坦化绝缘层220，然后，可以执行cmp工艺以去除第一掩模图案mk1和第二掩模图案mk2，并暴露初步上堆叠结构pus的顶表面。这里，第二平坦化绝缘层220的一部分可以形成为填充第一沟槽tr1，并且可以用作第一绝缘线图案ip1。第一绝缘线图案ip1可以具有与初步上堆叠结构pus的顶表面共面的顶表面。
117.参考图6k，可以蚀刻初步上堆叠结构pus以形成分别暴露牺牲间隙填充图案bgp的
上部孔uh。
118.图6l是沿图5g的线a-a’截取的截面图。参考图5g、图6k和图6l，彼此重叠的上部孔uh和底部孔bh可以构成用于竖直半导体图案vs的竖直孔vh和用于虚设竖直半导体图案dvs的虚设竖直孔。如图2所示，用于虚设竖直半导体图案dvs的虚设竖直孔可以设置在竖直孔vh之间，并且可以沿第一方向d1布置。栅极绝缘层go可以形成在竖直孔vh中。可以在栅极绝缘层go上形成竖直半导体图案vs和虚设竖直半导体图案dvs，然后，可以形成绝缘间隙填充图案29以填充竖直孔vh的内部空间。可以通过部分地去除竖直半导体图案vs的上部和虚设竖直半导体图案dvs的上部，并用掺杂的硅层填充去除的部分来形成位线焊盘bpd。
119.图6m是沿图5h的线a-a’截取的截面图。参考图5h和图6m，可以在初步上堆叠结构pus、第二平坦化绝缘层220和第一绝缘线图案ip1上形成第一上层间绝缘层18。可以通过去除第一上层间绝缘层18、平坦化绝缘层220和210、初步上堆叠结构pus和初步下堆叠结构pls、初步焊盘图案47p和45p、衬底绝缘图案8、以及外围层间绝缘层107的一部分，来在连接区cnr1和cnr2上形成暴露外围导电焊盘30b的单元接触孔cch。可以通过单元接触孔cch来执行各向同性蚀刻工艺以部分地去除初步焊盘图案47p和45p以及第二牺牲层14a-14d和第三牺牲层26a-26e，并且因此，单元接触孔cch的内侧表面可以形成为具有不平坦结构。可以在单元接触孔cch中形成绝缘层，然后，可以执行各向同性蚀刻工艺以分别在单元接触孔cch中形成接触绝缘图案16。可以形成第二牺牲间隙填充图案49以分别填充单元接触孔cch。在连接区cnr1和cnr2中，可以蚀刻第一上层间绝缘层18以及平坦化绝缘层220和210以形成边缘贯穿孔eh和衬底接触孔wh。可以在衬底接触孔wh中形成第三牺牲间隙填充图案51，并且可以在边缘贯穿孔eh中形成第四牺牲间隙填充图案53。
120.图6n是沿图5i的线a-a’截取的截面图。图7是沿图5i的线b-b’截取的截面图。参考图5i、图6n和图7，可以依次蚀刻第一上层间绝缘层18、初步上堆叠结构pus和初步下堆叠结构pls、第一源极图案sc1、以及第二缓冲层43，以形成暴露第一牺牲层41的第一凹槽gr1和第二凹槽gr2。可以在第一凹槽gr1和第二凹槽gr2的内侧表面上形成保护间隔物。保护间隔物可以覆盖初步上堆叠结构pus和初步下堆叠结构pls的侧表面。
121.参考图6o，可以通过去除第二缓冲层43、第一牺牲层41和第一缓冲层11，来在第一源极图案sc1下方形成通过第一凹槽gr1和第二凹槽gr2的第一空白空间。这里，可以去除栅极绝缘层go的一部分以暴露竖直半导体图案vs的侧表面。可以共形地形成第二源极层以填充通过第一凹槽gr1和第二凹槽gr2的第一空白空间，然后，可以通过执行各向异性蚀刻工艺以从第一凹槽gr1和第二凹槽gr2去除第二源极层并将第二源极层留在第一空白空间中来形成第二源极图案sc2。在这种情况下，第一源极图案sc1和第二源极图案sc2可以构成源极结构scl。在实施例中，在该步骤期间，可以去除保护间隔物。第二源极图案sc2可以形成为与竖直半导体图案vs的侧表面接触。
122.参考图2、图3b、图6o和图6p，可以通过去除第二牺牲层14a-14d、第三牺牲层26a-26e、以及初步焊盘图案47p和45p，在电极层间绝缘层12a-12e和22a-22f之间形成通过第一凹槽gr1和第二凹槽gr2的第二空白空间。可以共形地形成第一导电层以填充通过第一凹槽gr1和第二凹槽gr2的第二空白空间。此后，可以执行各向异性蚀刻工艺以从第一凹槽gr1和第二凹槽gr2去除第一导电层，并在第二空白空间中形成电极层el1-el9。在形成第一导电层之前，可以共形地形成图4d的高k介电层hl。可以共形地形成绝缘层，然后可以各向异性
地蚀刻该绝缘层以形成填充第一凹槽gr1和第二凹槽gr2的第三绝缘线图案ip3和第四绝缘线图案ip4。
123.参考图2、图3b、图6o和图6p，可以通过在虚设竖直半导体图案dvs之间蚀刻第一上层间绝缘层18、第七电极层el7至第九电极层el9、以及在电极层之间的第二电极层间绝缘层22来形成在第一方向d1上延伸的凹入线，然后，可以通过用绝缘材料填充凹入线来形成第二绝缘线图案ip2。
124.在实施例中，可以在形成电极层el1-el9之后形成第二绝缘线图案ip2。对于在子块区sblk中设置了两个或更多个第二绝缘线图案ip2的结构，如果在形成第二绝缘线图案ip2之后去除第二牺牲层14a-14d和第三牺牲层26a-26e，可能难以去除第三牺牲层26a-26e中的在第二绝缘线图案ip2之间的一些第三牺牲层(例如，26c、26d和26e)。因此，可能无法实现具有两个或更多个第二绝缘线图案ip2的结构，并且在这种情况下，可能难以实现高度集成的半导体存储器件。相比之下，根据实施例，由于在形成电极层el1-el9之后形成第二绝缘线图案ip2，因此可以在每个子块区sblk中设置更多的存储单元，从而实现具有高集成密度和大存储容量的三维半导体存储器件。
125.参考图6p和图6q，可以通过用导电材料代替第二牺牲间隙填充图案至第四牺牲间隙填充图案49、51和53来形成单元接触部cc、衬底连接接触部wc和边缘贯穿通孔ethv。此后，可以进一步执行一些步骤以制造参考图2至图4d描述的三维半导体存储器件。
126.图8是示出了制造具有图3a的截面的三维半导体存储器件的过程的截面图。
127.参考图8，在根据本实施例的制造方法中，在图6e的步骤之后，可以对初步上堆叠结构pus的一部分交替且重复地执行第一修整工艺和第一蚀刻工艺，因此可以去除初步上堆叠结构pus的在分离区snr上的部分以形成第一沟槽tr1。然后，可以对初步上堆叠结构pus的剩余部分交替且重复地执行第二修整工艺和第二蚀刻工艺。当执行第二修整工艺和第二蚀刻工艺时，第一沟槽tr1可以填充有光刻胶图案46，如图6g所示。作为第一修整/蚀刻工艺或第二修整/蚀刻工艺的结果，第二掩模图案mk2可以形成为具有台阶截面。第二掩模图案mk2和第一掩模图案mk1可以通过图6i和图6j的cmp工艺被去除。可以以与上述基本相同或相似的方式来执行剩余的工艺。
128.图9是示出了根据实施例的三维半导体存储器件的平面图。图10是沿图9的线a-a’截取的截面图。沿图9的线b-b’的截面可以与图3b中所示的相同。
129.参考图9和图10，三维半导体存储器件还可以包括第一堆叠贯穿通孔cthv1和第二堆叠贯穿通孔cthv2。在与分离区snr相邻的单元区car1和car2中，第一堆叠贯穿通孔cthv1可以贯穿第一上层间绝缘层18、第一绝缘线图案ip1、第一堆叠结构st1和第二堆叠结构st2、源极结构scl、第二衬底201、以及外围层间绝缘层107的一部分，并且可以与外围导电焊盘30b接触。在分离区snr中，第二堆叠贯穿通孔cthv2可以贯穿第一上层间绝缘层18、第一绝缘线图案ip1、剩余堆叠结构rst、源极结构scl、第二衬底201、以及外围层间绝缘层107的一部分，并且可以与外围导电焊盘30b接触。第一堆叠贯穿通孔cthv1和第二堆叠贯穿通孔cthv2可以被通孔绝缘层tvl包围。第一堆叠贯穿通孔cthv1和第二堆叠贯穿通孔cthv2可以连接到第三导线25。除了前述特征之外，图9的半导体存储器件可以具有与参考图2至图4d描述的特征基本相同或相似的特征。
130.图11是示出了根据实施例的三维半导体存储器件的平面图。图12a是沿图11的线
a-a’截取的截面图。沿图11的线b-b’的截面可以与图3b中的相同。图12b是图12a的部分“p1”的放大的截面图。
131.参考图11、图12a和图12b，第一绝缘线图案ip1可以具有不平坦的侧表面，并且可以具有沿向下方向减小的宽度。第八电极层el8和第九电极层el9可以具有与分离区snr相邻的端部el8 e和el9 e。第八电极层el8和第九电极层el9的端部el8 e和el9 e可以形成台阶形状。第八电极层el8和第九电极层el9的端部el8 e和el9 e在第一绝缘线图案ip1下方可以具有第八厚度t8。第八电极层el8和第九电极层el9在第二电极层间绝缘层22之间可以具有第二厚度t2。第八厚度t8可以大于第二厚度t2。第八厚度t8可以等于第七电极层el7在第一绝缘线图案ip1下方的第一厚度t1。
132.在分离区snr上，电极层el1-el9可以彼此分离。第一剩余牺牲图案14r和第二剩余牺牲图案26r、以及第二初步剩余焊盘图案47r可以留在分离区snr上。第一剩余牺牲图案14r可以是图6o的第一牺牲层14a～14d的一部分，并且第二剩余牺牲图案26r可以是图6o的第二牺牲层26a～26e的一部分。第一剩余牺牲图案14r和第二剩余牺牲图案26r可以具有凹形侧表面。第一剩余牺牲图案14r和第二剩余牺牲图案26r、以及第二初步剩余焊盘图案47r的侧表面可以与高k介电层hl接触。
133.第八电极层el8和第九电极层el9的在分离区snr附近的端部el8_e和el9_e可以与辅助单元接触部acc接触。辅助单元接触部acc可以不贯穿第八电极层el8和第九电极层el9的在分离区snr附近的端部el8_e和el9_e。辅助单元接触部acc可以被设置为贯穿高k介电层hl，并且与第八电极层el8和第九电极层el9的端部el8_e和el9_e的顶表面接触。
134.在分离区snr上，衬底绝缘图案8可以被设置为贯穿源极结构scl和第二衬底201、并与外围层间绝缘层107接触。衬底绝缘图案8可以具有包括例如氧化硅、氮化硅或氮氧化硅中的至少一种的单层或多层结构。第二堆叠贯穿通孔cthv2可以贯穿第一绝缘线图案ip1、电极层间绝缘层12和22、第一剩余牺牲图案14r和第二剩余牺牲图案26r、第二初步剩余焊盘图案47r、衬底绝缘图案8、以及外围层间绝缘层107的一部分，并且可以与外围导电焊盘30b接触。第二堆叠贯穿通孔cthv2可以被通孔绝缘层tvl包围。第一堆叠贯穿通孔cthv1和第二堆叠贯穿通孔cthv2可以连接到第三导线25。除了前述特征之外，半导体存储器件可以具有与参考图2至图4d描述的特征基本相同或相似的特征。
135.图13是制造具有图11的平面图的三维半导体存储器件的过程的平面图。图14a至图14c是在制造具有图12a的截面的三维半导体存储器件的过程中的多个阶段的截面图。图14a是沿图13的线a-a’截取的截面图。
136.参考图13和图14a，在图6e的步骤之后，可以在初步上堆叠结构pus上形成第一光刻胶图案(未示出)。可以使用第一光刻胶图案在初步上堆叠结构pus的一部分上交替重复第一修整工艺和第一蚀刻工艺。这里，在该工艺期间，分离区上的初步上堆叠结构pus可以不被第一光刻胶图案暴露。随着第一修整工艺的重复，第一光刻胶图案的大小可以减小，并且由于使用该第一光刻胶图案来执行第一蚀刻工艺，第一沟槽tr1的内侧表面可以形成为具有台阶形状。换言之，第三牺牲层26a-26e中的一些(例如，26d和26e)可以形成为在分离区snr附近具有突出的端部。
137.可以去除第一光刻胶图案，然后，可以在初步上堆叠结构pus上形成第二光刻胶图案。第二光刻胶图案可以形成为填充第一沟槽tr1、覆盖单元区car1和car2、并暴露连接区
cnr1和cnr2。可以使用第二光刻胶图案对初步上堆叠结构pus的剩余部分交替且重复地执行第二修整工艺和第二蚀刻工艺。作为第一修整/蚀刻工艺和第二修整/蚀刻工艺的结果，初步上堆叠结构pus中的第二电极层间绝缘层22a-22e的在第三牺牲层26a-26e附近的端部可以暴露于外部。
138.参考图14b，可以执行蚀刻工艺以去除第二电极层间绝缘层22a-22e的位于第三牺牲层26a-26e的端部附近的暴露的端部，结果，第三牺牲层26a-26e的端部可以暴露于外部。可以在初步上堆叠结构pus上形成第二初步焊盘层。第二初步焊盘层可以通过具有较差的台阶覆盖特性的沉积工艺(例如，pvd、lpcvd或溅射工艺)来形成。第二初步焊盘层可以由与第三牺牲层26a-26e相同的材料(例如，氮化硅)形成，或包括与第三牺牲层26a-26e相同的材料。可以对第二初步焊盘层执行各向异性蚀刻工艺以在第三牺牲层26a-26e的在连接区cnr1和cnr2中的端部上形成第二初步焊盘图案47p。第二初步焊盘图案47p也可以形成在通过第一沟槽tr1暴露的第三牺牲层26d和26e上。此外，可以在第一沟槽tr1的底部上形成第二初步剩余焊盘图案47r。第二初步剩余焊盘图案47r可以与第三牺牲层26a-26e中的一个(例如，26c)的顶表面接触。
139.参考图14b和图14c，可以在初步上堆叠结构pus和第二掩模图案mk2上形成第二平坦化绝缘层220，然后，可以执行cmp工艺以去除第一掩模图案mk1和第二掩模图案mk2，并暴露初步上堆叠结构pus的顶表面。这里，第二平坦化绝缘层220的一部分可以形成为填充第一沟槽tr1，并且可以用作第一绝缘线图案ip1。第一绝缘线图案ip1可以具有与初步上堆叠结构pus的顶表面共面的顶表面。此后，可以执行参考图5g至图5i、图6k至图6q和图7描述的过程。
140.图15a和图15b是示出了根据实施例的三维半导体存储器件的截面图。
141.参考图15a，在根据本实施例的三维半导体存储器件中，与分离区snr相邻的第八电极层el8和第九电极层el9可以具有彼此对齐的侧表面。然而，第六电极层el6和第七电极层el7的与分离区snr相邻的端部可以横向地突出，并且可以形成台阶形状。在第一绝缘线图案ip1下方，第六电极层el6和第七电极层el7的与分离区snr相邻的端部可以具有参考图12b描述的第八厚度。在分离区snr上，第五电极层el5可以具有参考图4a或图12b描述的第一厚度。
142.参考图15b，电极层el1-el9可以具有基本均匀的厚度。单元接触部cc可以不贯穿电极层el1-el9。在连接区cnr1和cnr2中，单元接触部cc可以与电极层el 1-el9的端部的顶表面接触。除了前述特征之外，半导体存储器件可以具有与前述实施例中的特征基本相同或相似的特征。
143.在实施例中，单元接触部cc可以具有如参考图3a至图4c描述的贯穿电极层el1-el9的形状，或可以具有如图15b中所示的不贯穿电极层el1-el9且与电极层el1-el9的顶表面接触的形状。
144.图16是示出了制造具有图15a和图15b的截面的三维半导体存储器件的过程的截面图。
145.参考图16，在图6e的步骤之后，可以对初步上堆叠结构pus的一部分交替且重复地执行第一修整工艺和第一蚀刻工艺，可以去除初步上堆叠结构pus的在分离区snr上的部分以形成第一沟槽tr1，然后，可以对初步上堆叠结构pus的剩余部分交替且重复地执行第二
修整工艺和第二蚀刻工艺。作为第一修整/蚀刻工艺或第二修整/蚀刻工艺的结果，第二掩模图案mk2可以形成为具有台阶截面。第一沟槽tr1的下内侧表面可以形成为具有不平坦的形状。形成第一沟槽tr1的下内侧表面的第二电极层间绝缘层22b和22c可以包括形成台阶形状的突出的端部。第二掩模图案mk2和第一掩模图案mk1可以通过图6i和图6j的cmp工艺被去除。可以以与上述基本相同或相似的方式来执行剩余的工艺。
146.在制造图15b的三维半导体存储器件的方法中，可以省略形成图6a的衬底绝缘图案8以及形成图6c和图6i的初步焊盘图案45p和47p的步骤。
147.图17是示出了根据实施例的半导体器件的截面图。
148.参考图17，存储器件1400可以具有芯片到芯片(c2c)的结构。对于c2c结构，包括单元阵列结构cell的上部芯片可以制造在第一晶片上，包括外围电路结构peri的下部芯片可以制造在与第一晶片不同的第二晶片上，并且上部芯片和下部芯片可以以接合方式彼此连接。接合方式可以指将形成在上部芯片的最上层金属层中的接合金属电连接到形成在下部芯片的最上层金属层中的接合金属的方式。例如，在接合金属由铜(cu)形成的情况下，接合方式可以是cu-cu接合方式，但在实施例中，可以使用铝(a1)或钨(w)作为接合金属。
149.存储器件1400的外围电路结构peri和单元阵列结构cell中的每一个可以包括外焊盘接合区pa、字线接合区wlba和位线接合区blba。
150.外围电路结构peri可以包括第一衬底1210、层间绝缘层1215、形成在第一衬底1210上的多个电路器件1220a、1220b和1220c、分别连接到电路器件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在实施例中，第一金属层1230a、1230b和1230c可以由具有相对高电阻率的材料(例如，钨)形成，或包括该材料，并且第二金属层1240a、1240b和1240c可以由具有相对低电阻率的材料(例如铜)形成，或包括该材料。
151.尽管在本说明书中仅示出和描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但可以在第二金属层1240a、1240b、和1240c上进一步形成至少一个金属层。形成在第二金属层1240a、1240b和1240c上的附加金属层中的至少一个可以由电阻率比第二金属层1240a、1240b、1240c的材料(例如，铜)低的材料(例如，铝)形成。
152.层间绝缘层1215可以设置在第一衬底1210上以覆盖电路器件1220a、1220b和1220c、第一金属层1230a、1230b和1230c、以及第二金属层1240a、1240b和1240c，并且可以由绝缘材料(例如，氧化硅和氮化硅)中的至少一种形成、或包括该绝缘材料中的至少一种。
153.下接合金属1271b和1272b可以形成在字线接合区wlba的第二金属层1240b上。在字线接合区wlba中，外围电路结构peri的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构cell的上接合金属1371b和1372b，并且下接合金属1271b和1272b和上接合金属1371b和1372b可以由铝、铜或钨中的至少一种形成，或包括铝、铜或钨中的至少一种。
154.单元阵列结构cell可以对应于参考图2至图15b描述的单元阵列结构cs。单元阵列结构cell可以包括至少一个存储块。单元阵列结构cell可以包括第二衬底1310和公共源极线1320。多条字线1331-1338(1330)可以在第二衬底1310上沿垂直于第二衬底1310的顶表面的方向(例如，z轴方向)堆叠。串选择线和地选择线可以分别设置在字线1330上和下方；即，字线1330可以设置在串选择线和地选择线之间。
155.在位线接合区blba中，沟道结构ch可以被设置为沿垂直于第二衬底1310的顶表面
的方向(例如，z轴方向)延伸，在并穿透字线1330、串选择线和地选择线。沟道结构ch可以包括数据存储层、沟道层和绝缘间隙填充层，并且沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触部，并且第二金属层1360c可以是位线。在实施例中，位线1360c可以沿平行于第二衬底1310的顶表面的第一方向(例如，y轴方向)延伸。
156.在图17中所示的实施例中，设置有沟道结构ch和位线1360c的区域可以被定义为位线接合区blba。在位线接合区blba中，位线1360c可以电连接到设置在外围电路结构peri中以构成页缓冲器1393的电路器件1220c。作为示例，位线1360c可以通过上接合金属1371c和1372c连接到外围电路结构peri，并且上接合金属1371c和1372c可以连接到下接合金属1271c和1272c，该下接合金属1271c和1272c连接到页缓冲器1393的电路器件1220c。
157.在字线接合区wlba中，字线1330可以在垂直于第一方向且平行于第二衬底1310的顶表面的第二方向(例如，x轴方向)上延伸，并且可以连接到多个单元接触插塞1341-1347(1340)。单元接触插塞1341-1347或1340可以具有与图3a的单元接触部cc相同的形状。
158.单元接触插塞1340可以连接到在第二方向上延伸并具有彼此不同的长度的字线1330的焊盘。第一金属层1350b和第二金属层1360b可以依次与连接到字线1330的单元接触插塞1340的上部连接。在字线接合区wlba中，单元接触插塞1340可以通过单元阵列结构cell的上接合金属1371b和1372b以及外围电路结构peri的下接合金属1271b和1272b连接到外围电路结构peri。
159.在外围电路结构peri中，单元接触插塞1340可以电连接到构成行解码器1 394的电路器件1220b。在实施例中，构成行解码器1394的电路器件1220b的工作电压可以与构成页缓冲器1393的电路器件1220c的工作电压不同。例如，构成页缓冲器1393的电路器件1220c的工作电压可以高于构成行解码器1394的电路器件1220b的工作电压。
160.公共源极线接触插塞1380可以设置在外焊盘接合区pa中。公共源极线接触插塞1380可以由导电材料(例如，金属、金属化合物或多晶硅)形成，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以依次堆叠在公共源极线接触插塞1380上。设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外焊盘接合区pa。
161.同时，输入/输出焊盘1205和1305可以设置在外焊盘接合区pa中。参考图17，下绝缘层1201可以形成在第一衬底1210下方以覆盖第一衬底1210的底表面，并且第一输入/输出焊盘1205可以形成在下绝缘层1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到外围电路结构peri的电路器件1220a、1220b和1220c中的至少一个，并且可以通过下绝缘层1201与第一衬底1210分离。此外，侧壁绝缘层(未示出)可以设置在第一输入/输出接触插塞1203和第一衬底1210之间，以将第一输入/输出接触插塞1203与第一衬底1210电分离。
162.参考图17，上绝缘层1301可以形成在第二衬底1310上以覆盖第二衬底1310的顶表面，并且第二输入/输出焊盘1305可以设置在上绝缘层1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到外围电路结构peri的电路器件1220a、1220b和1220c中的至少一个。在实施例中，第二输入/输出焊盘1305可以电连接到电路器件1220a。
163.在实施例中，第二衬底1310和公共源极线1320可以不设置在设置有第二输入/输
出接触插塞1303的区域中。此外，第二输入/输出焊盘1305可以不在第三方向(即，z轴方向)上与字线1330重叠。参考图17，第二输入/输出接触插塞1303可以在平行于第二衬底1310的顶表面的方向上与第二衬底1310分离，可以穿透单元阵列结构cell的层间绝缘层1315，并且可以连接到第二输入/输出焊盘1305。
164.在实施例中，可以选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。作为示例，存储器件1400可以被配置为仅包括设置在第一衬底1210上的第一输入/输出焊盘1205，或仅包括设置在第二衬底1310上的第二输入/输出焊盘1305。备选地，存储器件1400可以被配置为包括第一输入/输出焊盘1205和第二输入/输出焊盘1305两者。
165.用作虚设图案的金属图案可以设置在包括在单元阵列结构cell和外围电路结构peri中的每一个中的外焊盘接合区pa和位线接合区blba的最上层金属层中，或可以不设置在最上层金属层中。
166.存储器件1400可以包括设置在外焊盘接合区pa中的上金属图案1372a和下金属图案1273a，并且这里，下金属图案1273a可以形成在外围电路结构peri的最上层金属层中以与形成在单元阵列结构cell的最上层金属层中的上金属图案1372a相对应，或具有与单元阵列结构cell的上金属图案1372a相同的形状。形成在外围电路结构peri的最上层金属层中的下金属图案1273a可以不连接到外围电路结构peri中的任何接触插塞。类似地，在外焊盘接合区pa中，上金属图案1372a可以形成在单元阵列结构cell的最上层金属层中以与形成在外围电路结构peri的最上层金属层中的下金属图案1273a相对应，并且在这种情况下，上金属图案1372a可以具有与外围电路结构peri的下金属图案1273a相同的形状。
167.下接合金属1271b和1272b可以形成在字线接合区wlba的第二金属层1240b上。在字线接合区wlba中，外围电路结构peri的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构cell的上接合金属1371b和1372b。
168.此外，在位线接合区blba中，上金属图案1392可以形成在单元阵列结构cell的最上层金属层中以与形成在外围电路结构peri的最上层金属层中的下金属图案1252相对应，并且在这种情况下，上金属图案1392可以具有与外围电路结构peri的下金属图案1252相同的形状。在实施例中，可以不在形成在单元阵列结构cell的最上层金属层中的上金属图案1392上形成任何接触插塞。
169.在根据实施例的三维半导体存储器件和包括该三维半导体存储器件的电子系统中，第一绝缘线图案、第三绝缘线图案和第四绝缘线图案可以用于将单元阵列结构划分为第一存储块区和第二存储块区(或划分为第一子堆叠结构和第二子堆叠结构)，并且在这种情况下，可以减少备用存储块区的面积。此外，每个存储块区可以被设置为仅包括一个连接区，并且因此，可以减少连接区所占用的面积。结果，可以减少半导体芯片的大小。
170.通过总结和回顾，实施例提供了一种高集成度和高可靠性的三维半导体存储器件以及包括该存储器件的电子系统。
171.本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本技术的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进
行形式和细节上的各种改变。

技术特征：
1.一种三维半导体存储器件，包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区；堆叠结构，包括在所述衬底上交替堆叠的电极层和电极层间绝缘层，所述电极层包括上电极层；第一绝缘线图案，在所述分离区上，所述第一绝缘线图案贯穿所述上电极层，并在与所述第一方向交叉的第二方向上延伸；第二绝缘线图案和第三绝缘线图案，在所述分离区上，所述第二绝缘线图案和所述第三绝缘线图案贯穿所述第一绝缘线图案和所述堆叠结构，并在所述第二方向上延伸以将所述堆叠结构划分为第一子堆叠结构和第二子堆叠结构；以及剩余堆叠结构，在所述第二绝缘线图案和所述第三绝缘线图案之间，所述剩余堆叠结构与所述第一子堆叠结构和所述第二子堆叠结构间隔开。2.根据权利要求1所述的半导体存储器件，其中，所述第一绝缘线图案的顶表面与所述堆叠结构的顶表面共面。3.根据权利要求1所述的半导体存储器件，其中：所述电极层还包括在所述第一绝缘线图案下方的中间电极层，作为所述中间电极层中最上层的中间电极层的第一中间电极层与所述第一绝缘线图案的底表面接触，并且所述第一中间电极层在所述第一绝缘线图案下方具有第一厚度，并且在所述电极层间绝缘层之间具有第二厚度，所述第一厚度大于所述第二厚度。4.根据权利要求3所述的半导体存储器件，其中，所述中间电极层还包括在所述第一中间电极层下方的第二中间电极层，所述第二中间电极层在所述第一绝缘线图案下方具有第三厚度，并且所述第三厚度小于所述第一厚度。5.根据权利要求3所述的半导体存储器件，还包括：第一高k介电层，在所述第一绝缘线图案的侧表面与所述上电极层之间；以及第二高k介电层，在所述第一绝缘线图案的底表面与所述第一中间电极层之间。6.根据权利要求1所述的半导体存储器件，还包括：外围电路结构，在所述衬底下方；贯穿电极，在所述分离区上并贯穿所述剩余堆叠结构和所述衬底，所述贯穿电极连接到所述外围电路结构；以及贯穿绝缘层，在所述贯穿电极与所述剩余堆叠结构之间。7.根据权利要求1所述的半导体存储器件，其中：所述上电极层从所述电极层间绝缘层横向突出以与所述第一绝缘线图案接触，每个所述上电极层在所述电极层间绝缘层之间具有第一厚度，并且所述上电极层的与所述第一绝缘线图案接触的端部具有大于所述第一厚度的第二厚度。8.根据权利要求1所述的半导体存储器件，其中，所述上电极层的端部从所述电极层间绝缘层横向突出以形成台阶形状，并与所述第一绝缘线图案接触。9.根据权利要求1所述的半导体存储器件，其中，所述第一绝缘线图案具有不平坦的侧
表面，并且具有沿向下方向减小的宽度。10.根据权利要求1所述的半导体存储器件，其中：所述上电极层包括依次堆叠的第一上电极层、第二上电极层、第三上电极层和第四上电极层，所述第三上电极层和所述第四上电极层的侧表面彼此对齐，并与所述第一绝缘线图案接触，并且所述第一上电极层和所述第二上电极层的端部从所述第三上电极层横向突出以与所述第一绝缘线图案接触，所述第一上电极层和所述第二上电极层的所述端部形成台阶形状。11.根据权利要求1所述的半导体存储器件，还包括：竖直柱，在所述第一单元区上并贯穿所述第一子堆叠结构，所述竖直柱在平面图中二维地布置；以及第四绝缘线图案，在所述第一方向上延伸以与所述竖直柱中的一些的上部交叉，所述第四绝缘线图案的一部分插入到所述第一绝缘线图案中，并且所述第四绝缘线图案的底表面低于所述第一绝缘线图案的底表面。12.根据权利要求11所述的半导体存储器件，其中，所述电极层还包括：第一中间电极层，在所述第一绝缘线图案下方并与所述第一绝缘线图案接触，所述第四绝缘线图案贯穿所述第一中间电极层。13.根据权利要求1所述的半导体存储器件，还包括：剩余牺牲图案，分别在所述分离区上和所述电极层中，所述剩余牺牲图案分别贯穿所述电极层，并与所述电极层间绝缘层接触。14.根据权利要求13所述的半导体存储器件，其中，所述剩余牺牲图案具有凹入的侧表面。15.根据权利要求13所述的半导体存储器件，还包括：高k介电层，在所述剩余牺牲图案和所述电极层之间。16.根据权利要求13所述的半导体存储器件，还包括：贯穿电极，贯穿所述第一绝缘线图案、所述电极层间绝缘层和所述剩余牺牲图案。17.一种三维半导体存储器件，包括：外围电路结构；以及单元阵列结构，在所述外围电路结构上，所述单元阵列结构包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区，源极结构，在所述衬底上，堆叠结构，包括在所述源极结构上交替堆叠的电极层和电极层间绝缘层，所述电极层包括布置在所述堆叠结构的顶表面附近的上电极层，第一绝缘线图案，在所述分离区上以贯穿所述上电极层，并在与所述第一方向交叉的第二方向上延伸，第二绝缘线图案和第三绝缘线图案，在所述分离区上以贯穿所述第一绝缘线图案和所述堆叠结构，并在所述第二方向上延伸以将所述堆叠结构划分为第一子堆叠结构和第二子
堆叠结构，所述第一子堆叠结构和所述第二子堆叠结构中的每一个包括下堆叠结构和在所述下堆叠结构上的上堆叠结构，平坦化绝缘层，在所述第一连接区和所述第二连接区上以覆盖所述第一子堆叠结构和所述第二子堆叠结构的端部，竖直半导体图案，在所述第一单元区和所述第二单元区上以贯穿所述第一子堆叠结构和所述第二子堆叠结构以及所述源极结构，并与所述衬底相邻，以及位线焊盘，分别在所述竖直半导体图案上，其中：所述竖直半导体图案的每一个侧表面在所述下堆叠结构与所述上堆叠结构之间的界面附近具有拐点，所述电极层还包括在所述第一绝缘线图案下方的中间电极层，其中作为所述中间电极层中最上层的中间电极层的第一中间电极层与所述第一绝缘线图案的底表面接触，并且所述第一中间电极层在所述第一绝缘线图案下方具有第一厚度，并且在所述电极层间绝缘层之间具有第二厚度，所述第一厚度大于所述第二厚度。18.根据权利要求17所述的半导体存储器件，还包括：剩余堆叠结构，在所述第二绝缘线图案和所述第三绝缘线图案之间，所述剩余堆叠结构与所述第一子堆叠结构和所述第二子堆叠结构间隔开。19.根据权利要求17所述的半导体存储器件，其中，所述第一绝缘线图案的顶表面与所述堆叠结构的顶表面共面。20.一种电子系统，包括：半导体器件，包括：外围电路结构、在所述外围电路结构上的单元阵列结构、以及电连接到所述外围电路结构的输入/输出焊盘；以及控制器，通过所述输入/输出焊盘电连接到所述半导体器件，所述控制器被配置为控制所述半导体器件，其中，所述单元阵列结构包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区，堆叠结构，包括在所述衬底上交替堆叠的电极层和电极层间绝缘层，所述电极层包括上电极层，第一绝缘线图案，在所述分离区上以贯穿所述上电极层，并在与所述第一方向交叉的第二方向上延伸，第二绝缘线图案和第三绝缘线图案，在所述分离区上以贯穿所述第一绝缘线图案和所述堆叠结构，并在所述第二方向延伸以将所述堆叠结构划分为第一子堆叠结构和第二子堆叠结构，以及剩余堆叠结构，在所述第二绝缘线图案和所述第三绝缘线图案之间，并与所述第一子堆叠结构和所述第二子堆叠结构间隔开。

技术总结
一种三维半导体存储器件，可以包括：衬底，包括在第一方向上依次设置的第一连接区、第一单元区、分离区、第二单元区和第二连接区；堆叠结构，包括在衬底上交替堆叠的电极层和绝缘层，该电极层包括上电极层；第一绝缘线图案，在分离区上以贯穿上电极层，并在与第一方向交叉的第二方向上延伸；第二绝缘线图案和第三绝缘线图案，在分离区上以贯穿第一绝缘线图案和堆叠结构，并在第二方向上延伸以将绝缘结构划分为第一子堆叠结构和第二子堆叠结构；以及剩余堆叠结构，在第二绝缘线图案和第三绝缘线图案之间，并与第一子堆叠结构和第二子堆叠结构间隔开。隔开。隔开。


技术研发人员：白石千 权美览
受保护的技术使用者：三星电子株式会社
技术研发日：2022.12.21
技术公布日：2023/9/23