页缓冲器电路及其操作方法与流程

页缓冲器电路及其操作方法
1.相关申请的交叉引用
2.本技术要求于2022年3月21日提交的韩国专利申请号10-2022-0034787的优先权，其全部公开内容通过引用并入本文。
技术领域
3.各种实施例一般涉及一种页缓冲器电路及其操作方法，更具体地，涉及一种能够对被编程在存储器单元中的数据执行数据感测操作的页缓冲器电路及其操作方法。


背景技术：

4.半导体存储器装置可以被分类为易失性存储器设备或非易失性存储器设备。存储器设备可以接收电源并执行存储或输出数据的数据处理操作。易失性存储器设备具有高数据处理操作速度，但是需要连续地接收电源以便保持所存储的数据。非易失性存储器设备不需要连续地接收电源以便保持所存储的存储数据，然而，它具有低数据处理速度。
5.半导体存储器装置的工艺和设计技术的最新发展已经减小了易失性存储器设备和非易失性存储器设备之间的数据处理速度的差异。因此，近来对相对不需要电源来保持所存储的数据的非易失性存储器设备给予了大量关注。
6.非易失性存储器设备的代表性示例是具有串结构的nand型快闪存储器设备，其中多个存储器单元被串联耦接。nand型快闪存储器设备的存储器单元各自包括浮置栅极。因此，存储器单元可以通过fowler-nordheim隧穿方法将电子注入到浮置栅极中或从浮置栅极发射电子来存储逻辑“高”数据或逻辑“低”数据。
7.包括nand型快闪存储器设备的非易失性存储器设备执行编程操作以将数据存储在存储器单元中，并且执行读取操作以输出存储在存储器单元中的数据。此外，非易失性存储器设备在执行编程操作之前执行擦除操作以擦除存储在存储器单元中的数据。非易失性存储器设备还执行验证期望数据是否被编程在存储器单元中的验证操作。读取操作和验证操作包括用于感测被编程到存储器单元中的数据的数据感测操作。


技术实现要素：

8.在根据本公开的一个实施例中，页缓冲器电路可以包括：数据传送电路，被配置为在数据感测操作期间将通过位线接收到的数据传送到第一感测节点和第二感测节点。页缓冲器电路还可以包括第一锁存电路，该第一锁存电路被配置为感测被传送到第一感测节点的数据，并且存储被传送到第一感测节点的被感测的数据。页缓冲器电路还可以包括第二锁存电路，该第二锁存电路被配置为感测被传送到第二感测节点的数据，并存储被传送到第二感测节点的被感测的数据。
9.根据本公开的页缓冲器电路的操作方法可以包括：基于在数据感测操作期间被传送的数据来评估多个感测节点。该方法还可以包括感测多个感测节点，并且存储感测结果。该方法还可以包括读取感测多个感测节点和存储感测结果的结果。
附图说明
10.图1是图示了根据一个实施例的半导体存储器装置的配置的框图。
11.图2是图示了图1中的多个页缓冲器电路的内部配置的框图。
12.图3是示意性地图示了图2的第一页缓冲器电路的一些组件的电路图。
13.图4是图示了图3中的共用感测节点和数据感测节点的电压电平的曲线图。
14.图5是用于描述图3的第一页缓冲器电路的电路操作的时序图。
15.图6是示意性地图示了根据图2的第一页缓冲器电路的一个实施例的一些组件的电路图。
16.图7是图示了根据图2的第一页缓冲器电路的一个实施例的一些组件的电路图。
17.图8是用于描述图3的第一页缓冲器电路的操作方法的图。
具体实施方式
18.本公开的说明是针对结构和/或功能说明的实施例。本公开的权利范围不应被解释为限于说明书中所描述的实施例。也就是说，由于实施例可以以各种方式进行修改并且可以具有各种形式，本公开的权利的范围应被理解为包括可以实现技术精神的等同物。此外，本公开中提出的目的或效果并不意味着特定实施例应包括所有目的或效果或仅包括这些效果。因此，本公开的权利范围不应被理解为受其限制。
19.本技术中描述的术语的含义应被理解为如下。
20.诸如“第一”和“第二”之类的术语被用来区分一个元件与另一个元件，并且本公开的范围不应受这些术语的限制。例如，第一元件可以被命名为第二元件。同样，第二元件可以被命名为第一元件。
21.除非在上下文中另有明确表述，否则单数的表述应被理解为包括复数的表述。诸如“包括”或“具有”之类的术语应被理解为指示存在设定的特性、数目、步骤、操作、元件、部分或其组合，但不排除存在或添加一个或多个其它特性、数目、步骤、操作、元件、部分或其组合的可能性。
22.在步骤中的每一个中，为了便于说明而使用了符号(例如，a、b和c)，并且这些符号不描述步骤的顺序。除非在上下文中清楚地描述了特定顺序，否则这些步骤可以以与上下文中描述的顺序不同的顺序来执行。也就是说，这些步骤可以按照所述顺序来执行，可以与所述顺序基本同时地被执行，或者可以以所述顺序的相反顺序来执行。
23.除非另有定义，否则本文中使用的所有术语(包括技术或科学术语)，具有与本领域技术人员通常理解的含义相同的含义。除非在申请中被明确定义，否则常用词典中定义的术语应被解释为与相关技术中的上下文中的含义相同的含义，而不应被解释为具有理想的或过于形式的含义。
24.各种实施例涉及一种能够最小化或减少对被编程在存储器单元中的数据的数据感测操作的页缓冲器电路及其操作方法。
25.根据本实施例，可以最小化或减少对被编程在存储器单元中的数据的数据感测操作，从而最小化或减少读取和验证操作时间。
26.图1是图示了根据一个实施例的半导体存储器装置的配置的框图。
27.参考图1，半导体存储器装置可以包括存储器单元阵列电路1000、操作驱动电路
2000和操作控制电路3000。
28.存储器单元阵列电路1000可以被配置为存储数据。存储器单元阵列电路1000可以包括多个存储器块电路bk1至bkn，其中n是自然数。多个存储器块电路bk1至bkn可以各自包括用于存储数据的多个存储器单元。多个存储器单元可以具有串结构，其中存储器单元在图1的竖直方向上串联耦接。多个存储器单元可以分别耦接到多条字线wl1至wln和多条位线bl1至bln，并且因此具有矩阵结构，其中m是自然数。尽管将在下面进行描述，但是可以根据字线驱动电路2200的编程操作、读取操作、擦除操作或验证操作而将多条字线wl1至wln驱动到预设电压。根据存储在存储器单元中的数据或要被存储在存储器单元中的数据，多条位线bl1至blm可以被驱动到预设电压。
29.操作驱动电路2000可以被驱动以对存储器单元阵列电路1000执行编程操作、读取操作、擦除操作或验证操作。操作驱动电路2000可以包括电压生成电路2100，字线驱动电路2200、多个页缓冲器电路2300、列解码电路2400和数据输入/输出电路2500。在下文中，将详细描述包括在操作驱动电路2000中的组件。
30.电压生成电路2100可以被配置为生成编程操作、读取操作、擦除操作和验证操作中的每一个所需的内部电压v_inn。电压生成电路2100可以基于由操作控制电路3000所生成的电压控制信号ctr_v来生成具有与各个操作相对应的各种电压电平的内部电压v_inn。
31.字线驱动电路2200可以被配置为将多条字线wl1至wln选择性地驱动到电压生成电路2100所生成的内部电压v_inn。字线驱动电路2200可以从电压生成电路2100接收内部电压v_inn，并从操作控制电路3000接收驱动地址信号add_d。驱动地址信号add_d可以是用于选择性地使能多条字线wl1至wln之中的对应字线的信号。因此，字线驱动电路2200可以基于驱动地址信号add_d和内部电压v_inn选择性地使能多条字线wl1至wln，并将被使能的字线驱动到对应的内部电压v_inn。
32.尽管在附图中未图示，但是字线驱动电路2200也可以耦接到存储器单元阵列电路1000中包括的漏极选择线、源极选择线和共用源极线。因此，字线驱动电路2200可以根据编程操作、读取操作、擦除操作或验证操作而将漏极选择线、源极选择线和共用源极线驱动到预设的内部电压v_inn。
33.如上所述，多个存储器单元可以分别耦接到多条字线wl1至wln。耦接到在编程操作、读取操作、擦除操作或验证操作期间被选择的存储器单元的字线可以由对应的内部电压v_inn驱动。以下，为了便于说明，将在编程操作、读取操作、擦除操作或验证操作期间被选择的存储器单元定义为“被选择的存储器单元”，并且耦接到被选择的存储器单元的字线将被定义为“被选择的字线”。此外，除了被选择的存储器单元之外的存储器单元将被定义为“未被选择的存储器单元”，并且耦接到未被选择的存储器单元的字线将被定义为“未被选择的字线”。换言之，在编程操作、读取操作、擦除操作或验证操作期间耦接到被选择的存储器单元的被选择的字线可以由对应的内部电压v_inn驱动。
34.例如，在编程操作期间，字线驱动电路2200可以将作为内部电压v_inn之一的编程电压施加到多条字线wl1至wln之中的被选择的字线，并且将编程通过电压施加到其它未被选择的字线，编程通过电压具有比编程电压更低的电压电平。此外，在读取操作期间，字线驱动电路2200可以将读取电压施加到被选择的字线，并且将读取通过电压施加到未被选择的字线，读取通过电压具有比读取电压更高的电压电平。此外，在擦除操作期间，字线驱动
电路2200可以将接地电压施加到被选择的字线。此外，在验证操作期间，字线驱动电路2200可以将作为内部电压v_inn之一的验证电压施加到被选择的字线，并且将验证通过电压施加到未被选择的字线，验证通过电压具有比验证电压更高的电压电平。
35.多个页缓冲器电路2300可以通过多条位线bl1至blm耦接到存储器单元阵列电路1000。多个页缓冲器电路2300可以被配置为在编程操作期间将数据传送到多条位线bl1至blm。此外，多个页缓冲器电路2300可以被配置为在读取操作和验证操作期间从多条位线bl1至blm接收数据。多个页缓冲器电路2300可以分别被配置为多个锁存电路。多个锁存电路可以各自基于由操作控制电路3000所生成的操作控制信号ctr_op对输入/输出的数据执行基于编程操作、读取操作或验证操作的电路操作。
36.多个锁存电路的数目可以取决于设计而改变。特别地，多个锁存电路的数目可以取决于存储在存储器单元中的数据分布的数目而改变。在这方面，非易失性存储器设备的存储器单元被定义为单层单元、多层单元、三层单元或四层单元，这取决于在编程操作期间存储在一个存储器单元中的数据分布的数目。单层单元可以存储对应于一位的两个逻辑数据状态之一。上面已经描述的逻辑“高”数据状态和逻辑“低”数据可以表示两个逻辑数据状态。多层单元可以存储对应于两个位的四个逻辑数据状态，三层单元可以存储对应于三个位的八个逻辑数据状态，并且四层单元可以存储对应于四个位的16个逻辑数据状态。因此，多个锁存电路的数目可以对应于存储在存储器单元中的数据分布的数目。
37.列解码电路2400可以被配置为控制输入/输出数据的传送路径。列解码电路2400可以从多个页缓冲器电路2300接收要被输出到半导体存储器装置外部的数据，并且可以从数据输入/输出电路2500接收要被输入到半导体存储器装置内部的数据。此外，列解码电路2400可以从操作控制电路3000接收选择地址信号add_s，并且控制输入/输出数据的传送路径。选择地址信号add_s可以是用于在多条位线bl1至blm之中选择对应位线的信号。
38.数据输入/输出电路2500可以被配置为控制内部数据信号dat_inn和外部数据信号dat_ext的输入/输出。内部数据信号dat_inn可以包括输入到半导体存储器设备内部的数据/从半导体存储器设备内部输出的数据。外部数据信号dat_ext可以包括输入到半导体存储器设备外部的数据/从半导体存储器设备的外部输出的数据。数据输入/输出电路2500可以基于由操作控制电路3000所生成的输入/输出控制信号ctr_io来执行数据输入/输出操作。数据输入/输出电路2500可以基于输入/输出控制信号ctr_io将例如在编程操作期间通过主机设备或控制设备输入的外部数据dat_ext作为内部数据dat_inn进行输出。此外，数据输入/输出电路2500可以基于输入/输出控制信号ctr_io将在读取操作期间从列解码电路2400输入的内部数据dat_inn作为外部数据dat_ext进行输出。
39.操作控制电路3000可以被配置为控制操作驱动电路2000中包括的电压生成电路2100、字线驱动电路2200、多个页缓冲器电路2300、列解码电路2400和数据输入/输出电路2500。例如，操作控制电路3000可以基于通过主机设备或控制设备而输入的命令信号cmd和地址信号add来生成用于控制电压生成电路2100的电压控制信号ctr_v。此外，操作控制电路3000可以生成用于控制字线驱动电路2200的驱动地址信号add_d、用于控制多个页缓冲器电路2300的操作控制信号ctr_op、用于控制列解码电路2400的选择地址信号add_s以及用于控制数据输入/输出电路2500的输入/输出控制信号ctr_io。因此，操作控制电路3000可以生成各种信号来控制半导体存储器装置的整体操作。
40.图2是图示了图1的多个页缓冲器电路2300的内部配置的框图。
41.参考图1和图2，多个页缓冲器电路2300可以被配置为基于操作控制信号ctr_op存储根据编程操作、读取操作和验证操作而输入/输出的数据。多个页缓冲器电路2300可以包括分别耦接到多条位线bl1至blm的第一页缓冲器电路210_1至第m页缓冲器电路210_m。在下文中，为了便于说明，将代表性地描述第一页缓冲器电路210_1至第m页缓冲器电路210_m之中耦接到第一位线bl1的第一页缓冲器电路210_1。
42.第一页缓冲器电路210_1可以耦接到第一位线bl1，并且被配置为在编程操作、读取操作和验证操作期间存储输入到第一位线bl1的数据/从第一位线bl1输出的数据。第一页缓冲器电路210_1可以包括感测锁存电路211、多个数据锁存电路212和高速缓存锁存电路213。
43.感测锁存电路211可以被配置为在读取操作期间接收存储在存储器单元中的数据，并且感测接收到的数据。在读取操作期间，取决于通过第一位线bl1传送的数据，感测锁存电路211可以保留存储在其中的数据或将数据反转并存储反转后的数据。
44.多个数据锁存电路212可以被配置为在编程操作和读取操作期间存储数据。多个数据锁存电路212的数目可以对应于存储在存储器单元中的数据分布的数目。此外，多个数据锁存电路212可以被用于各种目的。例如，多个数据锁存电路212可以包括用于基于验证操作来存储验证数据的验证数据锁存电路。
45.作为参考，图2分别图示了感测锁存电路211和多个数据锁存电路212。然而，感测锁存电路211和多个数据锁存电路212仅根据代表性用途而被彼此区分，并且它们的一般电路配置是彼此相同的。尽管下面更详细地描述，但是根据本实施例的第一页缓冲器电路210_1可以包括感测锁存电路211和多个数据锁存电路212之中的至少两个锁存电路。这两个锁存电路可以具有不同的电路配置。
46.高速缓存锁存电路213可以被配置为在读取操作期间接收存储在多个数据锁存电路212中的数据，并且将接收到的数据作为最终数据进行输出。高速缓存锁存电路213可以将所存储的最终数据传送到列解码电路2400(参考图1)。高速缓存锁存电路213可以被配置为在编程操作期间存储输入到第一页缓冲器电路210_1的数据。
47.图3是示意性图示了图2的第一页缓冲器电路210_1的一些组件的电路图。为了便于说明，图3代表性地图示了图2中的感测锁存电路211和多个数据锁存电路212之中的两个锁存电路。作为参考，两个锁存电路中的一个锁存电路可以被配置为高速缓存锁存电路213。在下面的说明中，两个锁存电路将被定义为第一锁存电路320和第二锁存电路330。
48.在进行说明之前，可以基于由图1的操作控制电路3000所生成的操作控制信号ctr_op来控制第一页缓冲器电路210_1。换言之，用于控制第一页缓冲器电路210_1的各种控制信号可以被包括在操作控制信号ctr_op中。下面将描述各种控制信号。读取操作和验证操作可以包括数据感测操作。数据感测操作可以包括用于感测通过第一位线bl1传送的数据并存储感测的数据的一系列操作。
49.参考图3，第一页缓冲器电路210_1可以包括数据传送电路310、第一锁存电路320和第二锁存电路330。
50.数据传送电路310可以被配置为在数据感测操作期间将通过第一位线bl1传送到共用感测节点cso的数据传送到数据感测节点dso。共用感测节点cso可以具有与在数据感
测操作期间被编程在被选择的存储器单元中的数据的状态相对应的电压电平。与共用感测节点cso类似，数据感测节点dso可以具有与在数据感测操作期间被编程在被选择的存储器单元中的数据的状态相对应的电压电平。换言之，数据传送电路310可以将被编程在被选择的存储器单元中的数据传送到共用感测节点cso和数据感测节点dso。数据传送电路310可以包括第一nmos晶体管至第三nmos晶体管nm1、nm2和nm3以及第一pmos晶体管pm1和第二pmos晶体管pm2。
51.第一nmos晶体管nm1可以耦接在第一位线bl1和共用感测节点cso之间。第一nmos晶体管nm1可以具有被配置为接收缓冲器感测控制信号pb_sense的栅极端子。第二nmos晶体管nm2可以耦接在第一pmos晶体管pm1和共用感测节点cso之间。第二nmos晶体管nm2可以具有被配置为接收电流控制信号sa_csoc的栅极端子。第三nmos晶体管nm3可以耦接在共用感测节点cso和数据感测节点dso之间。第三nmos晶体管nm3可以具有被配置为接收传送控制信号sa_sense的栅极端子。第一pmos晶体管pm1和第二pmos晶体管pm2可以串联耦接在电源电压端子vcore和数据感测节点dso之间。第一pmos晶体管pm1可以具有被配置为接收第一预充电信号sa_pre_n的栅极端子，并且第二pmos晶体管pm2可以具有被配置为接收第二预充电信号sa_prech_n的栅极端子。
52.在下文中，将描述用于数据传送电路310的数据感测操作的简单电路操作。作为参考，数据感测操作可以包括预充电操作、评估操作和数据锁存操作。
53.在预充电操作期间，第一pmos晶体管pm1和第二pmos晶体管pm2可以被导通。因此，数据感测节点dso可以以被施加到电源电压端子vcore的电压电平被预充电。第三nmos晶体管nm3也可以被导通。在此时，共用感测节点cso可以以低于数据感测节点dso的电压电平被预充电。当传送控制信号sa_sense的电压电平等于被施加到电源电压端子vcore的电压电平时，共用感测节点cso可以以比被施加到电源电压端子vcore的电压电平低第三nmos晶体管nm3的阈值电压的电压电平被预充电。
54.在评估操作期间，第二pmos晶体管pm2可以被截止。因此，可以根据被编程在被选择的存储器单元中的数据的状态来控制共用感测节点cso和数据感测节点dso的电压电平。被选择的存储器单元可以具有与被编程在其中的数据的状态相对应的阈值电压。因此，当在数据感测操作期间被选择的存储器单元的阈值电压高于被施加到被选择的字线的读取电压时，没有电流流过第一位线bl1。因此，共用感测节点cso和数据感测节点dso的电压电平可以被保持为预充电电压电平。相反，当在数据感测操作期间被选择的存储器单元的阈值电压低于被施加到被选择的字线的读取电压时，电流可以流过第一位线bl1。因此，共用感测节点cso和数据感测节点dso的电压电平可以被降低同样多。换言之，共用感测节点cso和数据感测节点dso可以具有与在数据感测操作期间被编程在被选择的存储器单元中的数据的状态相对应的电压电平。
55.结果，数据传送电路310可以在数据感测操作期间将通过第一位线bl1传送的数据通过共用感测节点cso传送到数据感测节点dso。以这种方式传送的数据可以通过数据锁存操作而被传送并存储在下面将描述的第一锁存电路320和第二锁存电路330中。
56.在描述第一锁存电路320和第二锁存电路330之前，将参考图4描述共用感测节点cso和数据感测节点dso的电压电平。
57.图4是图示了图3中的共用感测节点cso和数据感测节点dso的电压电平的曲线图。
在图4中，水平轴对应于时间t，并且竖直轴对应于电压v。如上所述，取决于被编程在被选择的存储器单元中的数据的状态，电流可以流过第一位线bl。以下，为了便于说明，将流过第一位线bl1的电流定义为跳变电流(trip current)itrip。换言之，取决于被编程在被选择的存储器单元中的数据的状态，对应于例如20na、30na、40na、50na或100na的跳变电流itrip可以流过第一位线bl1。
58.首先，共用感测节点cso和数据感测节点dso可以在预充电操作时段t1中被预充电。在此时，数据感测节点dso可以以对应于电源电压端子vcore的电压电平被预充电。此外，随着第三nmos晶体管nm3的阈值电压和栅极电压被反映到共用感测节点cso中，共用感测节点cso可以以比数据感测节点dso低的电压电平被预充电。
59.在评估操作时段t2期间，数据感测节点dso的电压电平可以根据跳变电流itrip而降低。在此时，当流过第一位线bl1的跳变电流itrip是50na或100na时，数据感测节点dso的电压电平可能变得低于共用感测节点cso被预充电的电压电平。换言之，当跳变电流itrip是50na或100na时，数据感测节点dso的电压电平可能变得低于在预充电操作时段t1中被预充电的共用感测节点cso的电压电平。
60.因此，可以基于低于与40na的跳变电流itrip相关联的电压并且高于与50na的跳变电流itrip相关联的电压的第一跳变电压(trip voltage)v_trip1来感测在数据锁存操作时段t3中被传送到共用感测节点cso的数据。例如，第一跳变电压v_trip1可以与45na的跳变电流itrip相关联。此外，例如，可以基于与30na的跳变电流itrip相对应的第二跳变电压v_trip2来感测在数据锁存操作时段t3中被传送到数据感测节点dso的数据。第二跳变电压v_trip2可以具有比第一跳变电压v_trip1更高的电压电平。下面将再次描述第一跳变电压v_trip1和第二跳变电压v_trip2。
61.根据本实施例的第一页缓冲器电路210_1可以基于第一跳变电压v_trip1感测被传送到共用感测节点cso的数据，并且基于第二跳变电压v_trip2感测被传送到数据感测节点dso的数据。换言之，第一页缓冲器电路210_1可以同时对作为不同感测节点的共用感测节点cso和数据感测节点dso执行数据感测操作。因此，第一页缓冲器电路210_1可以最小化或减少数据感测操作。此外，第一页缓冲器电路210_1可以通过这样的数据感测操作最小化或减少读取和验证操作时间。
62.作为参考，时下执行至少两个数据感测操作以便更准确地感测在被选择的存储器单元中编程的数据。换言之，在现有技术中，执行至少两个预充电操作、至少两个评估操作和至少两个数据锁存操作。然而，根据本实施例的第一页缓冲器电路210_1可以通过一个数据感测操作来感测作为不同跳变电压的第一跳变电压v_trip1和第二跳变电压v_trip2。因此，第一页缓冲器电路210_1可以最小化或减少数据感测操作。
63.再次参考图3，将描述第一锁存电路320和第二锁存电路330。
64.第一锁存电路320可以被配置为在数据感测操作期间感测被传送到共用感测节点cso的数据并存储感测到的数据。第一锁存电路320可以基于上述第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据。
65.然而，本实施例不限于此。第一跳变电压v_trip1可以通过第一锁存电路320的设计而被设置，以便区分共用感测节点cso的电压电平。第一锁存电路320可以包括锁存驱动电路321和电流控制电路322。
66.锁存驱动电路321可以被配置为存储传送到共用感测节点cso的数据。锁存驱动电路321可以包括第一驱动缓冲器bf1；第二驱动缓冲器bf2；以及第四nmos晶体管至第八nmos晶体管nm4、nm5、nm6、nm7和nm8。
67.第一驱动缓冲器bf1和第二驱动缓冲器bf2可以以锁存配置被耦接。换言之，第一驱动缓冲器bf1的输出端子可以耦接到第二驱动缓冲器bf2的输入端子，并且第二驱动缓冲器bf2的输出端子可以耦接到第一驱动缓冲器bf1的输入端子。第一驱动缓冲器bf1的输入端子被定义为第一主数据节点qn1，而第一驱动缓冲器bf1的输出端子被定义为第一辅助数据节点qn1_n。
68.通过这样的配置，锁存驱动电路321可以将被传送到共用感测节点cso的数据存储在作为第一驱动缓冲器bf1和第二驱动缓冲器bf2的相应输出端子的第一辅助数据节点qn1_n/第一主数据节点qn1中。用于将被传送到共用感测节点cso的数据传送到锁存驱动电路321的配置和操作将在下面针对电流控制电路322的说明中再次描述。
69.第四nmos晶体管nm4可以具有耦接在第一主数据节点qn1和第六nmos晶体管nm6之间的漏极端子和源极端子。第四nmos晶体管nm4可以具有被配置为接收第一复位控制信号rst1的栅极端子。第五nmos晶体管nm5可以具有耦接在第一辅助数据节点qn1_n和第六nmos晶体管nm6之间的漏极端子和源极端子。第五nmos晶体管nm5可以具有被配置为接收第一设置控制信号set1的栅极端子。第六nmos晶体管nm6可以具有耦接在接地电压端子vss与位于第四nmos晶体管nm4和第五nmos晶体管nm5之间的共用节点之间的漏极端子和源极端子。第六nmos晶体管nm6可以具有耦接到数据感测节点dso的栅极端子。第七nmos晶体管nm7和第八nmos晶体管nm8可以串联耦接在数据感测节点dso和接地电压端子vss之间。第七nmos晶体管nm7可以具有被配置为接收第一数据传送信号tran_1的栅极端子。第八nmos晶体管nm8可以具有耦接到第一主数据节点qn1的栅极端子。
70.通过这样的配置，锁存驱动电路321可以基于第一设置控制信号set1来对锁存驱动电路321执行设置操作，并且基于第一复位控制信号rst1来对锁存驱动电路321执行复位操作。此外，例如，在除了数据感测操作之外的数据迁移操作期间，锁存驱动电路321可以基于第一数据传送信号tran_1、根据存储在第一主数据节点qn1/第一辅助数据节点qn1_n中的数据来驱动数据感测节点dso。
71.电流控制电路322可以被配置为基于被传送到共用感测节点cso的数据来控制锁存驱动电路321的驱动电流。电流控制电路322可以基于在数据感测操作期间被激活的使能控制信号ctr_en来控制锁存驱动电路321的驱动电流。电流控制电路322可以包括第三十一nmos晶体管nm31和第三十二nmos晶体管nm32。
72.第三十一nmos晶体管nm31可以具有耦接在第一主数据节点qn1和第三十二nmos晶体管nm32之间的漏极端子和源极端子。第三十一nmos晶体管nm31可以具有耦接到共用感测节点cso的栅极端子。换言之，第三十一nmos晶体管nm31可以具有耦接到共用感测节点cso的栅极端子，以及耦接到第一主数据节点qn1的一侧。第三十二nmos晶体管nm32可以具有耦接在第三十一nmos晶体管nm31和接地电压端子vss之间的漏极端子和源极端子。第三十二nmos晶体管nm32可以具有被配置为接收使能控制信号ctr_en的栅极端子。换言之，第三十二nmos晶体管nm32可以通过其栅极端子接收使能控制信号ctr_en，并且可以耦接在第三十一nmos晶体管nm31的另一侧和接地电压端子vss之间。
73.尽管将参考图5再次描述，使能控制信号ctr_en可以是在数据感测操作期间被激活的信号。因此，当使能控制信号ctr_en在数据被传送到共用感测节点cso之后被激活时，第一主数据节点qn1和接地电压端子vss可以根据共用感测节点cso的电压电平而彼此电耦接。换言之，可以基于被施加到共用感测节点cso的数据来控制第一主数据节点qn1的驱动电流。当驱动电流被控制时，可以指示第一主数据节点qn1的电压电平也被控制。
74.通过这样的配置，电流控制电路322可以基于被传送到共用感测节点cso的数据来控制锁存驱动电路321的驱动电流。因此，锁存驱动电路321可以基于由电流控制电路322所控制的驱动电流来存储被传送到共用感测节点cso的数据。
75.简而言之，包括锁存驱动电路321和电流控制电路322的第一锁存电路320可以在数据感测操作期间感测并存储被传送到共用感测节点cso的数据。更具体地，第一锁存电路320可以基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据，并存储感测结果。第一跳变电压v_trip1的电压电平可以根据电流控制电路322中包括的第三十一nmos晶体管nm31和第三十二nmos晶体管nm32的工艺设计而被设置。虽然在附图中未图示，但是第一跳变电压的电压电平v_trip1可以通过附加的各种电路配置被不同地和选择性地设置。
76.第二锁存电路330可以被配置为在数据感测操作期间感测被传送到数据感测节点dso的数据并存储感测到的数据。第二锁存电路330可以基于上述第二跳变电压v_trip2来感测被传送到数据感测节点dso的数据。已经参考图4描述了第二跳变电压v_trip2可以具有与30na的跳变电流itrip相对应的电压电平。然而，本实施例不限于此。第二跳变电压v_trip2可以通过第二锁存电路330的设计而被设置，以便区分数据感测节点dso的电压电平。第二锁存电路330可以包括锁存驱动电路331和电流控制电路332。
77.锁存驱动电路331可以被配置为存储被传送到数据感测节点dso的数据。锁存驱动电路331可以包括第三驱动缓冲器bf3、第四驱动缓冲器bf4以及第十nmos晶体管nm10和第十一nmos晶体管nm11。
78.第三驱动缓冲器bf3和第四驱动缓冲器bf4可以以锁存配置而被耦接。换言之，第三驱动缓冲器bf3的输出端子可以耦接到第四驱动缓冲器bf4的输入端子，并且第四驱动缓冲器bf4的输出端子可以耦接到第三驱动缓冲器bf3的输入端子。第三驱动缓冲器bf3的输入端子被定义为第二主数据节点qn2，而第三驱动缓冲器bf3的输出端子被定义为第二辅助数据节点qn2_n。
79.通过这种配置，锁存驱动电路331可以将被传送到数据感测节点dso的数据存储在作为第三驱动缓冲器bf3和第四驱动缓冲器bf4的相应输出端子的第二辅助数据节点qn2_n/第二主数据节点qn2。用于将被传送到数据感测节点dso的数据传送到锁存驱动电路331的配置和操作将在下面针对电流控制电路332的说明中再次描述。
80.第十nmos晶体管nm10和第十一nmos晶体管nm11可以串联耦接在数据感测节点dso和接地电压端子vss之间。第十nmos晶体管nm10可以具有被配置为接收第二数据传送信号tran_2的栅极端子。第十一nmos晶体管nm11可以具有耦接到第二主数据节点qn2的栅极端子。
81.因此，通过这样的配置，例如，在除了数据感测操作之外的数据迁移操作期间，锁存驱动电路331可以基于第二数据传送信号tran_2、根据存储在第二主数据节点qn2/第二
辅助数据节点qn2_n中的数据来驱动数据感测节点dso。
82.电流控制电路332可以被配置为基于被传送到数据感测节点dso的数据来控制锁存驱动电路331的驱动电流。电流控制电路332可以包括第十二nmos晶体管至第十四nmos晶体管nm12、nm13和nm14。
83.第十二nmos晶体管nm12可以具有耦接在第二主数据节点qn2和第十四nmos晶体管nm14之间的漏极端子和源极端子。第十二nmos晶体管nm12可以具有被配置为接收第二复位控制信号rst2的栅极端子。第十三nmos晶体管nm13可以具有耦接在第二辅助数据节点qn2_n和第十四nmos晶体管nm14之间的漏极端子和源极端子。第十三nmos晶体管nm13可以具有被配置为接收第二设置控制信号set2的栅极端子。第十四nmos晶体管nm14可以具有耦接在接地电压端子vss与位于第十二nmos晶体管nm12和第十三nmos晶体管nm13之间的共用节点之间的漏极端子和源极端子。第十四nmos晶体管nm14可以具有耦接到数据感测节点dso的栅极端子。
84.通过这样的配置，电流控制电路332可以基于第二设置控制信号set2来对锁存驱动电路331执行设置操作，并且基于第二复位控制信号rst2来对锁存驱动电路331执行复位操作。第二复位控制信号rst2可以在数据感测操作期间被激活。因此，电流控制电路332可以基于被传送到数据感测节点dso的数据来控制锁存驱动电路331的驱动电流。因此，锁存驱动电路331可以基于由电流控制电路332控制的驱动电流来存储被传送到数据感测节点dso的数据。
85.简而言之，在数据感测操作期间，包括锁存驱动电路331和电流控制电路332的第二锁存电路330可以感测被传送到数据感测节点dso的数据并存储感测到的数据。更具体地，第二锁存电路330可以基于第二跳变电压v_trip2来感测被传送到数据感测节点dso的数据，并存储感测结果。第二跳变电压v_trip2的电压电平可以根据包括在电流控制电路332中的第十二nmos晶体管nm12和第十四nmos晶体管nm14的工艺设计来设置。虽然在附图中未图示，但是第二跳变电压的电压电平v_trip2可以通过附加的各种电路配置被不同地和选择性地设置。
86.在这方面，第一锁存电路320和第二锁存电路330的锁存驱动电路321和锁存驱动电路331可以通过相同的工艺设计来实现。当电路通过相同的工艺设计来实现时，可以指示相应电路的元件具有相同的电路操作特性。如上所述，第一跳变电压v_trip1可以由第一锁存电路320的电流控制电路322设置，并且第二跳变电压v_trip2可以由第二锁存电路330的电流控制电路332设置。因此，虽然第一锁存电路320和第二锁存电路330的锁存驱动电路321和锁存驱动电路331具有相同的电路操作特性，但是第一锁存电路320可以施加第一跳变电压v_trip1，而第二锁存电路330可以施加第二跳变电压v_trip2。
87.结果，在数据感测操作期间，第一锁存电路320可以基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据。然后，在数据感测操作期间，第二锁存电路330可以基于第二跳变电压v_trip2来感测被传送到数据感测节点dso的数据。
88.根据本实施例的第一页缓冲器电路210_1可以同时对共用感测节点cso和数据感测节点dso执行相应的数据感测操作。因此，第一页缓冲器电路210_1可以最小化或减少数据感测操作，从而最小化读取和验证操作时间。
89.图5是用于描述图3的第一页缓冲器电路210_1的电路操作的时序图。图5图示了被
选择的字线wl、缓冲器感测控制信号pb_sense、第一预充电信号sa_pre_n、电流控制信号sa_csoc、第二预充电信号sa_prech_n、传送控制信号sa_sense、数据感测节点dso、第二复位控制信号rst2以及使能控制信号ctr_en。
90.参考图3至图5，被选择的字线wl可以在预充电操作时段t1期间接收读取通过电压vpass。第一nmos晶体管nm1可以基于缓冲器感测控制信号pb_sense而被导通。第一pmos晶体管pm1可以基于第一预充电信号sa_pre_n而被导通。第二nmos晶体管nm2可以基于电流控制信号sa_csoc而被导通。第二pmos晶体管pm2可以基于第二预充电信号sa_prech_n而被导通。第三nmos晶体管nm3可以基于传送控制信号sa_sense而被导通。
91.换言之，在预充电操作时段t1中，电源电压端子vcore可以电耦接到数据感测节点dso并以对应于电源电压端子vcore的电压电平被预充电。如参考图4所描述的，共用感测节点cso也可以在预充电操作时段t1中被预充电，就像数据感测节点dso一样。
92.然后，在评估操作时段t2中，第二pmos晶体管pm2可以基于第二预充电信号sa_prech_n被截止。因此，数据感测节点dso的电压电平可以根据被编程在存储器单元中的数据的状态被降低。如参考图4所描述的，共用感测节点cso的电压电平也可以根据在评估操作时段t2中被编程在存储器单元中的数据的状态被降低，就像数据感测节点dso一样。当评估操作完成时，第三nmos晶体管nm3可以基于传送控制信号sa_sense被截止。
93.然后，在数据锁存操作时段t3中，可以激活第二复位控制信号rst2和使能控制信号ctr_en。当第二复位控制信号rst2被激活时，传送到数据感测节点dso的数据可以被存储在第二锁存电路330中。此外，当使能控制信号ctr_en被激活时，传送到共用感测节点cso的数据可以被存储在第一锁存电路320中。第二复位控制信号rst2和使能控制信号ctr_en的激活时段可以彼此重叠。换言之，可以同时执行第一锁存电路320的数据锁存操作和第二锁存电路330的数据锁存操作。
94.如上所述，第一锁存电路320可以基于第一跳变电压v_trip1来感测数据，并且第二锁存电路330可以基于第二跳变电压v_trip2来感测数据。因此，根据本实施例的第一页缓冲器电路210_1可以通过一次数据锁存操作而获取更准确的数据感测操作结果。
95.在图5中，以使能控制信号ctr_en在数据锁存操作时段t3中被激活的情况为例。使能控制信号ctr_en被激活的时间点不限于此。换言之，使能控制信号ctr_en可以在包括评估操作时段t2在内的其它时段中被激活。此外，使能控制信号ctr_en被去激活的时间点可以早于第二复位控制信号rst2被激活的时间点。因此，在第二锁存电路330感测被传送到数据感测节点dso的数据并存储感测到的数据之前，第一锁存电路320可以感测被传送到共用感测节点cso的数据并存储感测到的数据。此外，使能控制信号ctr_en被去激活的时间点可以晚于第二复位控制信号rst2被去激活的时间点。
96.在一个数据感测操作期间，根据本实施例的第一页缓冲器电路210_1可以分别基于彼此不同的第一跳变电压v_trip1和第二跳变电压v_trip2来感测被传送到共用感测节点cso和数据感测节点dso的数据。因此，第一页缓冲器电路210_1可以最小化或减少数据感测操作。
97.图6是示意性地图示了根据图2的第一页缓冲器电路210_1的一个实施例的一些组件的电路图。
98.参考图6，第一页缓冲器电路210_1可以包括数据传送电路610、第一锁存电路620
和第二锁存电路630。图6的配置在第一锁存电路620的配置方面与图3的配置不同。更具体地，图6的第一锁存电路620可以包括锁存驱动电路621和电流控制电路622。图6的锁存驱动电路621可以对应于图3的锁存驱动电路321。以下，为了便于说明，将描述电流控制电路622。
99.电流控制电路622可以被配置为基于被传送到共用感测节点cso的数据来控制锁存驱动电路621的驱动电流。电流控制电路622可以包括第十五nmos晶体管nm15和第十六nmos晶体管nm16。
100.第十五nmos晶体管nm15可以具有耦接在共用感测节点cso和第十六nmos晶体管nm16之间的源极端子和漏极端子。第十五nmos晶体管nm15可以具有被配置为接收使能控制信号ctr_en的栅极端子。换言之，第十五nmos晶体管nm15可以通过其栅极端子来接收使能控制信号ctr_en，并且具有耦接到共用感测节点cso的一侧。第十六nmos晶体管nm16可以具有耦接在第一主数据节点qn1和接地电压端子vss之间的漏极端子和源极端子。第十六nmos晶体管nm16可以具有耦接到第十五nmos晶体管nm15的栅极端子。换言之，第十六nmos晶体管nm16可以使其栅极端子耦接到第十五nmos晶体管nm15的另一侧，并且可以耦接在第一主数据节点qn1和接地电压端子vss之间。
101.通过这样的配置，电流控制电路622可以基于被传送到共用感测节点cso的数据来控制锁存驱动电路621的驱动电流。换言之，当使能控制信号ctr_en在数据被传送到共用感测节点cso之后被激活时，第一主数据节点qn1和接地电压端子vss可以根据共用感测节点cso的电压电平彼此电耦接。因此，电流控制电路622可以基于被施加到共用感测节点cso的数据来控制第一主数据节点qn1的驱动电流。因此，锁存驱动电路621可以基于由电流控制电路622控制的驱动电流来存储被传送到共用感测节点cso的数据。
102.简而言之，在数据感测操作期间，第一锁存电路620可以基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据并存储感测结果。第一跳变电压v_trip1的电压电平可以根据包括在电流控制电路622中的第十五nmos晶体管nm15和第十六nmos晶体管nm16的工艺设计而被设置。虽然在附图中未图示，但是第一跳变电压v_trip1的电压电平可以通过附加的各种电路配置被不同地和选择性地设置。
103.结果，在数据感测操作期间，第一锁存电路620可以基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据。然后，在数据感测操作期间，第二锁存电路630可以基于第二跳变电压v_trip2来感测被传送到数据感测节点dso的数据。
104.图7是图示了根据图2的第一页缓冲器电路210_1的一个实施例的一些组件的电路图。
105.参考图7，第一页缓冲器电路210_1可以包括数据传送电路710、第一锁存电路720和第二锁存电路730。图7的配置在第一锁存电路720的配置方面与图3的配置不同。更具体地，图7的第一锁存电路720可以包括锁存驱动电路721和电流控制电路722。图7的锁存驱动电路321可以对应于图3的锁存驱动电路321。以下，为了便于说明，对电流控制电路722进行描述。
106.电流控制电路722可以被配置为基于被传送到共用感测节点cso的数据来控制锁存驱动电路721的驱动能力。电流控制电路722可以包括第十七nmos晶体管nm17和第十八nmos晶体管nm18。
107.第十七nmos晶体管nm17可以具有耦接在第一主数据节点qn1和第十八nmos晶体管nm18之间的漏极端子和源极端子。第十七nmos晶体管nm17可以具有被配置为接收使能控制信号ctr_en的栅极端子。换言之，第十七nmos晶体管nm17可以通过其栅极端子接收使能控制信号ctr_en，并且具有耦接到第一主数据节点qn1的一侧。第十八nmos晶体管nm18可以具有耦接在第十七nmos晶体管nm17和接地电压端子vss之间的漏极端子和源极端子。第十八nmos晶体管nm18可以具有耦接到共用感测节点cso的栅极端子。换言之，第十八nmos晶体管nm18可以使其栅极端子耦接到共用感测节点cso，并且可以耦接在第十七nmos晶体管nm17和接地电压端子vss之间。
108.通过这样的配置，电流控制电路722可以基于被传送到共用感测节点cso的数据来控制锁存驱动电路721的驱动电流。此外，锁存驱动电路721可以基于由电流控制电路722控制的驱动电流来存储被传送到共用感测节点cso的数据。结果，在数据感测操作期间，第一锁存电路720可以基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据并存储感测结果。第一跳变电压v_trip1的电压电平可以根据包括在电流控制电路722中的第十七nmos晶体管nm17和第十八nmos晶体管nm18的工艺设计而被设置。此外，第一跳变电压v_trip1的电压电平可以根据第五驱动缓冲器bf5和第六驱动缓冲器bf6的工艺设计而被设置。
109.在图7的架构中，第十七nmos晶体管nm17可以执行锁存驱动电路721的复位操作。因此，用于控制第十七nmos晶体管nm17的使能控制信号ctr_en可以在复位操作期间被激活。
110.结果，在数据感测操作期间，第一锁存电路720可以基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据。此外，在数据感测操作期间，第二锁存电路730可以基于第二跳变电压v_trip2来感测被传送到数据感测节点dso的数据。
111.图8是用于描述图3的第一页缓冲器电路210_1的操作方法的流程图。
112.参考图3和图8，第一页缓冲器电路210_1的操作方法可以包括评估步骤810、感测和存储步骤820以及读取步骤830。
113.评估步骤810可以包括基于在数据感测操作期间被传送的数据来评估多个感测节点。换言之，评估步骤810可以包括基于通过第一位线bl1传送的数据来评估共用感测节点cso和数据感测节点dso。评估步骤810可以由图3的数据传送电路310执行。如上所述，数据传送电路310可以在评估操作时段t2(参考图4和图5)中将数据传送到共用感测节点cso和数据感测节点dso。因此，共用感测节点cso和数据感测节点dso可以各自具有对应于数据的电压电平。
114.感测和存储步骤820可以包括感测多个感测节点并存储感测结果。换言之，感测和存储步骤820可以包括基于数据感测共用感测节点cso和数据感测节点dso并存储感测结果。感测和存储步骤820可以由图3的第一锁存电路320和第二锁存电路330来执行。如上所述，第一锁存电路320和第二锁存电路330可以在数据锁存操作时段t3(参考图5)中感测共用感测节点cso和数据感测节点dso并存储感测结果。更具体地，第一锁存电路320可以基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据并存储感测结果。此外，第二锁存电路330可以基于第二跳变电压v_trip2来感测被传送到数据感测节点dso的数据并存储感测结果。
115.读取步骤830可以包括读取感测和存储步骤820的结果。读取步骤830可以包括基于存储在第一锁存电路320和第二锁存电路330中的数据来执行读取操作。步骤830可以包括验证操作。换言之，在验证操作期间，存储在被选择的存储器单元中的数据可以由第一页缓冲器电路210_1感测和锁存。因此，根据本实施例的第一页缓冲器电路210_1可以在验证操作期间基于第一跳变电压v_trip1来感测被传送到共用感测节点cso的数据并存储感测到的数据。此外，在验证操作期间，第一页缓冲器电路210_1可以基于第二跳变电压v_trip2来感测被传送到数据感测节点dso的数据并存储感测到的数据。
116.第一页缓冲器电路210_1的操作方法可以包括预充电步骤840。
117.可以在评估步骤810之前执行预充电步骤840。预充电步骤840可以包括对在数据感测操作期间数据被传送到的多个感测节点进行预充电。换言之，预充电步骤840可以包括对数据从第一位线bl1被传送到的共用感测节点cso和数据感测节点dso进行预充电。预充电步骤840可以由图3的数据传送电路310来执行。如上所述，数据传送电路310可以在预充电操作时段t1(参考图4和图5)中对共用感测节点cso和数据感测节点dso进行预充电。
118.在数据感测操作期间，根据本实施例的第一页缓冲器电路210_1可以分别基于彼此不同的第一跳变电压v_trip1和第二跳变电压v_trip2来感测作为多个感测节点的共用感测节点cso和数据感测节点dso，并存储感测结果。因此，第一页缓冲器电路210_1可以最小化或减少数据感测操作，从而最小化读取和验证操作时间。
119.尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，本文所描述的页缓冲器电路和操作方法不应基于所描述的实施例受到限制。

技术特征：
1.一种页缓冲器电路，包括：数据传送电路，被配置为在数据感测操作期间将通过位线接收到的数据传送到第一感测节点和第二感测节点；第一锁存电路，被配置为感测被传送到所述第一感测节点的数据，并且存储被传送到所述第一感测节点的被感测的数据；以及第二锁存电路，被配置为感测被传送到所述第二感测节点的数据，并且存储被传送到所述第二感测节点的被感测的数据。2.根据权利要求1所述的页缓冲器电路，其中：所述第一锁存电路基于第一跳变电压来感测被传送到所述第一感测节点的数据，以及所述第二锁存电路基于第二跳变电压来感测被传送到所述第二感测节点的数据。3.根据权利要求2所述的页缓冲器电路，其中所述第二跳变电压高于所述第一跳变电压。4.根据权利要求1所述的页缓冲器电路，其中所述第一锁存电路包括：锁存驱动电路，被配置为存储被传送到所述第一感测节点的数据；以及电流控制电路，被配置为基于被传送到所述第一感测节点的数据来控制所述锁存驱动电路的驱动电流。5.根据权利要求4所述的页缓冲器电路，其中所述锁存驱动电路和所述第二锁存电路具有相同的结构。6.根据权利要求4所述的页缓冲器电路，其中所述电流控制电路基于在所述数据感测操作期间被激活的使能控制信号来控制所述驱动电流。7.根据权利要求6所述的页缓冲器电路，其中所述电流控制电路包括：第一晶体管，具有被耦接到所述第一感测节点的栅极端子和被耦接到所述锁存驱动电路的数据节点的一侧；以及第二晶体管，被配置为通过其栅极端子来接收所述使能控制信号，所述第二晶体管被耦接在所述第一晶体管的另一侧和电源电压端子之间。8.根据权利要求6所述的页缓冲器电路，其中所述电流控制电路包括：第一晶体管，被配置为通过其栅极端子来接收所述使能控制信号，所述第一晶体管具有被耦接到所述第一感测节点的一侧；以及第二晶体管，被耦接在所述锁存驱动电路的数据节点和电源电压端子之间，所述第二晶体管具有被耦接到所述第一晶体管的另一侧的栅极端子。9.根据权利要求6所述的页缓冲器电路，其中所述电流控制电路包括：第一晶体管，具有被配置为接收在复位操作期间被激活的所述使能控制信号的栅极端子，并且具有被耦接到所述锁存驱动电路的数据节点的一侧；以及第二晶体管，被耦接在所述第一晶体管和电源电压端子之间，并且具有被耦接到所述第一感测节点的栅极端子。10.根据权利要求6所述的页缓冲器电路，其中所述使能控制信号在包括评估操作时段的时段中被激活。11.根据权利要求1所述的页缓冲器电路，其中所述第二锁存电路包括：锁存驱动电路，被配置为存储被传送到所述第二感测节点的数据；以及
电流控制电路，被配置为基于被传送到所述第二感测节点的数据来控制所述锁存驱动电路的驱动电流。12.一种页缓冲器电路的操作方法，所述方法包括：基于在数据感测操作期间被传送的数据来评估多个感测节点；感测所述多个感测节点，并且存储感测结果；以及读取感测所述多个感测节点和存储所述感测结果的结果。13.根据权利要求12所述的操作方法，其中感测所述多个感测节点并且存储所述感测结果包括：在所述数据感测操作期间分别以不同的跳变电压感测所述多个感测节点。14.根据权利要求12所述的操作方法，其中所述多个感测节点包括第一感测节点和第二感测节点，以及其中感测所述多个感测节点并且存储所述感测结果包括：第一存储操作，基于第一跳变电压来感测所述第一感测节点，并且存储所述第一感测节点的结果；以及第二存储操作，基于不同于所述第一跳变电压的第二跳变电压来感测所述第二感测节点，并且存储所述第二感测节点的结果。15.根据权利要求14所述的操作方法，其中所述第一存储操作和所述第二存储操作具有彼此重叠的激活时段。16.根据权利要求12所述的操作方法，其中读取感测所述多个感测节点和存储所述感测结果的结果包括验证操作。17.根据权利要求12所述的操作方法，还包括在评估所述多个感测节点之前对所述多个感测节点进行预充电。18.根据权利要求17所述的操作方法，其中所述多个感测节点包括共用感测节点和数据感测节点，以及其中对所述多个感测节点进行预充电包括：对所述共用感测节点进行预充电；以及以比所述共用感测节点更高的电压电平对所述数据感测节点进行预充电，其中感测所述多个感测节点并且存储所述感测结果包括：第一存储操作，基于第一跳变电压来感测所述共用感测节点，并且存储感测所述共用感测节点的结果；以及第二存储操作，基于高于所述第一跳变电压的第二跳变电压来感测所述数据感测节点，并且存储感测所述数据感测节点的结果。19.根据权利要求18所述的操作方法，其中在评估所述多个感测节点的同时所述第一存储操作被激活。20.根据权利要求18所述的操作方法，其中在所述第二存储操作被激活之前，所述第一存储操作被去激活。

技术总结
本公开的实施例涉及页缓冲器电路及其操作方法。页缓冲器电路可以包括：数据传送电路，被配置为在数据感测操作期间将通过位线传送到第一感测节点的数据传送到第二感测节点；第一锁存电路，被配置为感测被传送到第一感测节点的数据，并且存储感测到的数据；以及第二锁存电路，被配置为感测被传送到第二感测节点的数据，并且存储感测到的数据。并且存储感测到的数据。并且存储感测到的数据。


技术研发人员：蔡洙悦
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2023.01.09
技术公布日：2023/9/23