量子芯片、量子计算机以及制造方法与流程

1.本公开涉及计算机技术领域，尤其涉及量子芯片、量子计算机技术领域。


背景技术：

2.作为芯片尺寸突破经典物理极限的逻辑必然，同时也是后摩尔时代的标志性技术，量子计算获得了很大的关注。现如今，无论从应用层面、算法层面、还是硬件层面，量子计算发展都十分迅速。值得特别注意的是，量子算法和应用的实现高度依赖于量子硬件的发展和进步。受益于良好的扩展性和成熟的半导体制造工艺，超导量子电路被认为是目前最有前景的技术路线之一。近些年，随着超导量子计算技术方案和微纳加工工艺的发展，超导量子芯片上集成的量子比特数目越来越多，芯片结构也因此变得更加丰富和全面。但是，寻找性能优异的量子芯片的构型，是一个非常重要的课题。


技术实现要素：

3.本公开提供了一种量子芯片、量子计算机以及制造方法。
4.根据本公开的一方面，提供了一种量子芯片，包括：
5.至少一个量子比特；
6.其中，所述量子比特的构型包括：
7.位于第一平面的第一金属极板，其中，所述第一金属极板呈“v”型；
8.位于所述第一平面的第二金属极板，其中，所述第二金属极板呈三岔型；
9.位于所述第一金属极板和所述第二金属极板之间的连接组件，用于将所述第一金属极板和第二金属极板进行耦合。
10.根据本公开的另一方面，提供了一种量子计算机，至少包括以上所述的量子芯片，以及与所述量子芯片连接的外部控制系统。
11.根据本公开的再一方面，提供了一种量子芯片的制造方法，包括：
12.形成基底材料层；
13.在基底材料层上形成一层金属层；
14.进行刻蚀工艺，刻蚀掉金属层中的至少部分区域，并暴露出基底材料层中的至少部分区域，以形成以上所述的量子比特的构型；
15.设置连接组件，以将量子比特构型所包含的第一金属极板和第二金属极板进行耦合。
16.这样，与业界常见设计方案相比，本公开方案在连通性上呈现出显著优势。而且，本公开方案所述的量子芯片的拓展性好，尤其当量子比特数目呈规模化扩展时，本公开方案量子芯片的优势便会更近一步凸显出来。再有，受益于本公开方案的量子芯片的构型，有望实现更强的芯片性能，因此，本公开方案量子芯片的构型对量子芯片研发具有重要指导意义和价值。
17.应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特
征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
18.附图用于更好地理解本方案，不构成对本公开的限定。其中：
19.图1是根据本公开实施例量子芯片中量子比特的结构示意图；
20.图2是根据本公开实施例量子芯片的制造方法所得的芯片结构示意图；
21.图3(a)是根据本公开实施例量子芯片中“v”型结构的具体示意图；
22.图3(b)是根据本公开实施例量子芯片中三岔型结构的具体示意图；
23.图3(c)是根据本公开实施例量子芯片中量子比特的整体结构的示意图；
24.图4和图5是根据本公开实施例量子芯片中量子比特间耦合的示意图；
25.图6是根据本公开实施例量子芯片中二维密铺单元的结构示意图；
26.图7(a)和图7(b)是根据本公开实施例量子芯片中二维密铺结构的示意图；
27.图8是根据本公开实施例在一具体示例中量子比特的几何参数的示意图；
28.图9(a)和图9(b)是根据本公开实施例量子芯片在具体应用示例中的二维密铺结构的示意图；
29.图10(a)至图10(d)是业内常见量子芯片的结构示意图。
具体实施方式
30.以下结合附图对本公开的示范性实施例做出说明，其中包括本公开实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本公开的范围。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
31.本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括a、b、c中的至少一种，可以表示包括从a、b和c构成的集合中选择的任意一个或多个元素。本文中术语“第一”、“第二”表示指代多个类似的技术用语并对其进行区分，并不是限定顺序的意思，或者限定只有两个的意思，例如，第一特征和第二特征，是指代有两类/两个特征，第一特征可以为一个或多个，第二特征也可以为一个或多个。
32.另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，缺少某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
33.作为芯片尺寸突破经典物理极限的逻辑必然，同时也是后摩尔时代的标志性技术，量子计算获得了很大的关注。现如今，无论从应用层面、算法层面、还是硬件层面，量子计算发展都十分迅速。值得特别注意的是，量子算法和应用的实现高度依赖于量子硬件的发展和进步。在量子硬件实现上，量子计算拥有多种技术方案，比如超导量子电路、离子阱、光量子系统等等。受益于良好的扩展性和成熟的半导体制造工艺，超导量子电路被认为是目前最有前景的技术路线之一。近些年，随着超导量子计算技术方案和微纳加工工艺的发展，超导量子芯片上集成的量子比特数目越来越多，芯片结构也因此变得更加丰富和全面。
34.实际应用中，衡量量子芯片(比如超导量子芯片)的性能好坏有诸多因素，连通性是其中一个关键指标。这里，所谓连通性指的是量子芯片(比如超导量子芯片)中一个量子比特与剩余其他量子比特间的连通程度。以超导量子芯片为例，区别于离子阱量子计算，在超导量子电路中超导量子比特只能与相邻的超导量子比特进行耦合。受此限制，两超导量子比特门也局限在相邻超导量子比特间实现。然而，实践中为了实现任意两超导量子比特间的量子门操作，需要非相邻的超导量子比特之间的耦合。基于此，将算法层面的量子电路(也即逻辑量子电路)映射为满足超导量子芯片物理限制的物理层面量子电路则成为一个很重要的课题。这种映射虽然某种程度解决了问题，但带来的代价是需要额外引入大量的两比特量子门(比如两超导量子比特门)，无疑极大地降低了计算的效率与精度。
35.因此，寻找连通性高的量子比特的构型、进而得到连通性高的量子芯片则成为一个非常重要的课题。
36.基于此，本公开方案提出了一种量子芯片的具体构型，以实现量子比特之间的强连通。
37.图1是根据本公开实施例量子芯片中量子比特的结构示意图；如图1所示，所述量子芯片，包括：
38.至少一个量子比特；
39.进一步地，所述量子比特的构型包括：
40.位于第一平面的第一金属极板111，其中，所述第一金属极板呈“v”型；
41.位于所述第一平面的第二金属极板112，其中，所述第二金属极板呈三岔型；
42.位于所述第一金属极板和所述第二金属极板之间的连接组件113，用于将所述第一金属极板和第二金属极板进行耦合。
43.这里，需要指出的是，所述第一金属极板和第二金属极板为处于同一平面的两块金属板，而非一体化的结构，如此，为形成浮地floating型量子比特提供了构型支持。
44.进一步地，需要指出的是，所述第一金属板与第二金属板不对称，换言之，所述量子比特的构型为非对称结构。
45.这样，与业界常见设计方案相比，本公开方案在连通性上呈现出显著优势。而且，本公开方案所述的量子芯片的拓展性好，集成度高，尤其当量子比特数目呈规模化扩展时，本公开方案量子芯片的优势便会更近一步凸显出来。再有，受益于本公开方案的量子比特的构型(或称量子芯片的构型)，有望实现更强的芯片性能，因此，本公开方案量子芯片的构型对量子芯片研发具有重要指导意义和价值。
46.在本公开方案的一具体示例中，所述量子芯片为超导量子芯片。
47.需要说明的是，本公开方案所述的超导量子芯片是指由超导材料制备而成的量子芯片。比如，所述超导量子芯片中所用元器件均由超导材料制备而成。进一步地，所述超导量子芯片中的量子比特为超导量子比特。如此，为超导量子芯片的性能研究，以及实现更强芯片性能的超导量子芯片，提供了构型支持。
48.在一具体示例中，可以采用如下工艺流程，得到量子芯片中量子比特的构型，如图2所示，量子芯片的制造方法包括：
49.形成基底材料层，比如，采用采用蓝宝石作为基底材料；
50.在基底材料层上形成一层金属层，比如，形成一层超导金属层；
51.进行刻蚀工艺，并刻蚀掉金属层中的至少部分区域，并暴露出基底材料层中的至少部分区域，以形成以上所述的量子比特的构型；
52.在量子比特的构型的至少部分区域中设置以上所述的连接组件，以将量子比特构型所包含的第一金属极板和第二金属极板进行耦合。
53.如此，得到本公开方案所述的量子芯片。而且，本公开方案所述的量子芯片的拓展性好，集成度高，尤其当量子比特数目呈规模化扩展时，本公开方案量子芯片的优势便会更近一步凸显出来。再有，受益于本公开方案的量子比特的构型(或称量子芯片的构型)，有望实现更强的芯片性能，因此，本公开方案量子芯片的构型对量子芯片研发具有重要指导意义和价值。
54.可以理解的是，以上工艺流程为包含有一个量子比特的量子芯片的示例性的工艺流程，实际应用中，可以在一次工艺流程中形成多个上述构型的量子比特，本公开方案对此不作限制。
55.在本公开方案的一具体示例中，所述第一金属极板的“v”型的底部，与第二金属极板的三岔型的底部，间隔排布，使“v”型的两个分支，与三岔型的三个分支向不同方向延伸。比如，如图1所示，“v”型的两个分支分别朝向与第一方向所关联的两个不同方向延伸，三岔型的三个分支向分别朝向与第二方向所关联的三个不同方向延伸，如此，便于利用不同的分支与其他量子比特进行耦合，比如，利用五个分支与其他量子比特进行耦合，形成二维密铺结构，为实现高连通性奠定了构型基础。
56.这里，需要指出的是，不同的分支所耦合的量子比特不同。
57.进一步地，在一示例中，所述连接组件置于第一金属极板的“v”型的底部，与第二金属极板的三岔型的底部的间隔区域中。如此，为能够形成浮地floating型量子比特提供了构型支持。
58.进一步地，在一示例中，所述连接组件、所述第一金属极板、第二金属极板中至少之一所在区域为非接地区域。比如，在一具体示例中，如图1所示，所述连接组件、所述第一金属极板、第二金属极板中三者所在区域均为非接地区域，如此，为形成浮地floating型量子比特提供了构型支持。
59.进一步地，在一具体示例中，所述量子比特为浮地floating型量子比特。所述floating型量子比特指耦合两个金属极板(也即第一金属板和第二金属板)的连接组件未直接接地。这样，由于连接组件未接地，所以，floating型量子比特受电荷的涨落影响更小，对环境的鲁棒性更好，更利于三维倒装芯片(3d flip-chip)的量子芯片的设计，进而为设计实现更强性能的量子芯片提供了构型基础。
60.在本公开方案的一具体示例中，其中，所述连接组件为超导量子干涉装置。进一步地，在一示例中，所述超导量子干涉装置包含两个或两个以上的约瑟夫森结。比如，在一具体示例中，所述超导量子干涉装置包含两个并联的约瑟夫森结。如此，提供了一种便于实现的量子比特的构型，以提升本公开方案的实用性。同时，也便于利用超导量子干涉装置将量子比特的能级进行非线性化。
61.进一步地，在一示例中，两个或两个以上的约瑟夫森结置于并联的两条线路中，且两条线路中各线路所包含的约瑟夫森结的数量相同，或不相同。也就是说，多个约瑟夫森结置于不同的两条线路中，且两条线路并联，此时，可形成约瑟夫森结环；这里，需要说明的
是，每条线路设置有至少一个约瑟夫森结，而且，不同的线路所设置的约瑟夫森结的数量可以相同，也可以不相同，本公开方案对此不作限制。如此，便于利用超导量子干涉装置将量子比特的能级进行非线性化。
62.在本公开方案的一具体示例中，所述量子比特的构型还满足以下至少之一条件：
63.条件一：所述“v”型的两个分支间的夹角为第一角度；所述第一角度为锐角；
64.条件二：所述三岔型的三个分支中相邻两个分支的夹角为第二角度；所述第二角度为锐角；
65.条件三：所述“v”型的两个分支中的第一分支，与所述三岔型的三个分支中的第二分支相邻，且相邻的第一分支和第二分支之间的夹角为第三角度，所述第三角度为钝角、锐角或直角。
66.可以理解的是，实际应用中，量子比特的构型可以满足以上条件之一，或者，满足以上三个条件中之二，或者，三个条件均满足，本公开方案对此不作限制。
67.这样，本公开方案提供了一种具体的量子比特的构型方案，如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
68.进一步地，在一具体示例中，对于条件二而言，三岔型的三个分支中任意相邻的两个分支所形成的第二角度，相同，或者不同。如图1所示，两个第二角度可分别记为第二角度-1和第二角度-2，此时，第二角度-1和第二角度-2相同，或不相同。
69.进一步地，在一具体示例中，第一角度和第二角度相同。比如，在一示例中，三岔型的三个分支中任意相邻的两个分支所形成的第二角度相同，比如，如图1所示的第二角度-1和第二角度-2相同，进一步地，第二角度和第一角度也相同，即第二角度-1、第二角度-2以及第一角度，三者相同。如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
70.进一步地，在一具体示例中，第一角度为约60度。如此，为形成二维密铺结构提供了构型支持，进而为进一步实现高连通性奠定了构型基础。
71.在一些具体示例中，所述第一角度为54度，或者，在另一些具体示例中，所述第一角度为66度，或者，再一些具体示例中，所述第一角度为60度。
72.进一步地，在一具体示例中，第二角度为约60度。如此，为形成二维密铺结构提供了构型支持，进而为进一步实现高连通性奠定了构型基础。
73.在一些具体示例中，所述第二角度为54度，或者，在另一些具体示例中，所述第二角度为66度，或者，再一些具体示例中，所述第二角度为60度。
74.进一步地，在一具体示例中，第三角度为约90度。如此，为形成二维密铺结构提供了构型支持，进而为进一步实现高连通性奠定了构型基础。
75.在一些具体示例中，所述第三角度为81度，或者，在另一些具体示例中，所述第三角度为99度，或者，再一些具体示例中，所述第三角度为90度。
76.在本公开方案的一具体示例中，所述第一金属极板的周围为第一刻蚀区域，第一刻蚀区域是刻蚀掉用于形成第一金属板的金属层中的至少部分区域后所形成；比如，如图2所示，第一刻蚀区域包围第一金属极板111的底部，以及包围所述第一金属极板111的两个
型的第一分支的至少部分刻蚀区域在第一横向上的宽度为13.2微米；或者，再一些具体示例中，第一刻蚀区域中围绕“v”型的第一分支的至少部分刻蚀区域在第一横向上的宽度为12微米。
90.可以理解的是，实际应用中，“v”型中各部分的尺寸可以满足以上条件之一，或者，满足以上三个条件中之二，或者，三个条件均满足，本公开方案对此不作限制。
91.这样，本公开方案提供了一种具体的量子比特的构型方案，如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
92.进一步地，在一具体示例中，所述“v”型为对称图形。比如，为轴对称图形，如图3(a)所示，沿着对称轴a-a’对称，如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
93.在本公开方案的一具体示例中，如图3(b)所示，所述三岔型中各部分的尺寸满足以下至少之一条件：
94.条件七：三岔型的三个分支中的第二分支的高度为约245微米；
95.条件八：三岔型的底部的宽度为约160微米；
96.条件九：第二刻蚀区域中围绕三岔型的三个分支中第二分支的至少部分刻蚀区域的宽度为约12微米-约15微米。
97.对于条件七而言，在一些具体示例中，三岔型的三个分支中的第二分支的高度为220.5微米；或者，在另一些具体示例中，三岔型的三个分支中的第二分支的高度为269.5微米；或者，再一些具体示例中，三岔型的三个分支中的第二分支的高度为245微米。
98.对于条件八而言，在一些具体示例中，三岔型的底部的宽度为144微米；或者，在另一些具体示例中，三岔型的底部的宽度为176微米；或者，再一些具体示例中，三岔型的底部的宽度为160微米。
99.对于条件九而言，第二刻蚀区域中围绕三岔型的三个分支中第二分支的至少部分刻蚀区域的宽度为约12微米。或者，在另一些具体示例中，第二刻蚀区域中围绕三岔型的三个分支中第二分支的至少部分刻蚀区域的宽度为约15微米。或者，在再一些具体示例中，第二刻蚀区域中围绕三岔型的三个分支中第二分支的至少部分刻蚀区域的宽度为约13微米。
100.可以理解的是，实际应用中，三岔型中各部分的尺寸可以满足以上条件之一，或者，满足以上三个条件中之二，或者，三个条件均满足，本公开方案对此不作限制。
101.这样，本公开方案提供了一种具体的量子比特的构型方案，如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
102.进一步地，在一具体示例中，其中，所述三岔型为对称图形。比如，为轴对称图形，如图3(b)所示，沿着对称轴b-b’对称。如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
103.进一步地，在一具体示例中，如图3(b)所示，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二纵向上的宽度为约15微米；或者，第二刻蚀区域中围绕三岔
型的第二分支的至少部分刻蚀区域、在第二横向上的宽度为约12微米。如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
104.在一些具体示例中，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二纵向上的宽度为13.5微米；或者，在另一些具体示例中，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二纵向上的宽度为16.5微米；或者，再一些具体示例中，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二纵向上的宽度为15微米；
105.进一步地，在一些具体示例中，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二横向上的宽度为10.8微米；或者，在另一些具体示例中，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二横向上的宽度为13.2微米；或者，再一些具体示例中，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二横向上的宽度为12微米。
106.在本公开方案的一具体示例中，如图3(c)所示，所述量子比特的构型还满足以下至少之一条件：
107.条件十：量子比特的高度为约619微米；
108.条件十一：所述第一金属极板的“v”型的底部、与第二金属极板的三岔型的底部的间隔为约15微米。
109.对于条件十而言，在一些具体示例中，量子比特的高度为557.1微米；或者，在另一些具体示例中，量子比特的高度为680.9微米；或者，再一些具体示例中，量子比特的高度为619微米。
110.对于条件十一而言，在一些具体示例中，所述第一金属极板的“v”型的底部、与第二金属极板的三岔型的底部的间隔为13.5微米；或者，在另一些具体示例中，所述第一金属极板的“v”型的底部、与第二金属极板的三岔型的底部的间隔为16.5微米；或者，再一些具体示例中，所述第一金属极板的“v”型的底部、与第二金属极板的三岔型的底部的间隔为15微米。
111.可以理解的是，实际应用中，量子比特的构型可以满足以上条件之一，或者，两个条件均满足，本公开方案对此不作限制。
112.如图3(c)所示，在一具体示例中，第一刻蚀区域中在第一分支方向上、从起点至拐点处的有效长度为约240微米。比如，在一些具体示例中，第一刻蚀区域中在第一分支方向上、从起点至拐点处的有效长度为216微米；或者，在一些具体示例中，第一刻蚀区域中在第一分支方向上、从起点至拐点处的有效长度为240微米；或者，在一些具体示例中，第一刻蚀区域中在第一分支方向上、从起点至拐点处的有效长度为246微米。
113.进一步地，在另一具体示例中，第二刻蚀区域中在第二分支方向上、从起点至拐点处的有效长度为约240微米。比如，在一些具体示例中，第二刻蚀区域中在第二分支方向上、从起点至拐点处的有效长度为216微米；或者，在一些具体示例中，第二刻蚀区域中在第二分支方向上、从起点至拐点处的有效长度为240微米；或者，在一些具体示例中，第二刻蚀区域中在第二分支方向上、从起点至拐点处的有效长度为246微米。
114.这样，本公开方案提供了一种具体的量子比特的构型方案，如此，为实现更强性能
的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
115.在本公开方案的一具体示例中，所述量子芯片包含有两个或两个以上量子比特的情况下，近邻的两个量子比特之间通过量子比特的分支进行耦合；其中，量子比特的分支为以下任意之一：“v”型的两个分支，及三岔型的三个分支。如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
116.进一步地，在一具体示例中，与所述量子比特近邻耦合的其他量子比特的数量小于等于5。可以理解的是，由于量子比特具有五个分支，所以，量子比特最多通过五个分支与不同的其他量子比特近邻耦合，也即同一个量子比特最多邻近耦合五个量子比特。如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
117.进一步地，在一具体示例中，用于使两个量子比特近邻耦合的分支之间的间隔为5-20微米。
118.在一些具体示例中，用于使两个量子比特近邻耦合的分支之间的间隔为5微米；或者，在另一些具体示例中，用于使两个量子比特近邻耦合的分支之间的间隔为10微米；或者，在再一些具体示例中，用于使两个量子比特近邻耦合的分支之间的间隔为15微米；或者，在再一些具体示例中，用于使两个量子比特近邻耦合的分支之间的间隔为20微米。
119.举例来说，如图4和图5所示，使两个量子比特近邻耦合的分支之间的间隔为10微米。
120.如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
121.进一步地，在一具体示例中，在与所述量子比特近邻耦合的其他量子比特为2个或2个以上的情况下，位于中间的量子比特能够作为耦合器件，以用于调控耦合器件所耦合的两个量子比特间的耦合强度。如图5所示，量子比特q2通过自身的不同分支分别与量子比特q1、和量子比特q3近邻耦合，该量子比特q2相当于中间的量子比特，此时，该量子比特q2可作为耦合器件，进而通过量子比特q2来调控所耦合的量子比特q1和量子比特q3间的耦合强度。如此，为实现更强性能的量子芯片提供了构型参考；而且，本公开方案所述的构型方案拓展性好，便于形成二维密铺结构，进而进一步为实现高连通性奠定了构型基础。
122.在本公开方案的一具体示例中，所述量子芯片包含有五个或五个以上的量子比特的情况下，五个或五个以上的量子比特能够在所述第一平面上形成二维密铺单元；如图6所示，五个量子比特在所述第一平面上形成二维密铺单元；进一步地，所述二维密铺单元中量子比特的分支所围成的图形包括：四边形和三角形。
123.这样，本公开方案提供了一种具体地拓展方式，该拓展方式简便，便于形成二维密铺结构，而且，充分利用了量子芯片的整个空间，当量子比特数目呈规模化扩展时，该拓展方式的优势便会更近一步凸显。如此，为实现更强性能的量子芯片提供了构型参考，进而进一步为实现高连通性奠定了构型基础。
124.另外，由于二维密铺单元中量子比特之间的空间较大，所以，为后续提供了足够的设计空间，比如，为后续添加读取线和测控线等布线提供了便利。受益于此，基于本公开方
案的量子芯片预期可以实现更强的性能和更大的规模。
125.进一步地，在一具体示例中，所述四边形为正方形；和/或，所述三角形为正三角形。如此，为实现更强性能的量子芯片提供了构型参考，进而进一步为实现高连通性奠定了构型基础。
126.进一步地，在一具体示例中，所述量子芯片能够形成满足二维密铺条件的二维密铺结构；其中，所述二维密铺结构包含有至少一个二维密铺单元。如此，为实现更强性能的量子芯片提供了构型参考，进而进一步为实现高连通性奠定了构型基础。
127.这里，在一具体示例中，所述二维密铺条件包括：正多边形的一个内角度数的整数倍是360度。
128.进一步地，在一具体示例中，所述量子芯片所形成的二维密铺结构的最大连通性小于0.57；所述最大连通性表示所述量子芯片的量子比特的数量为无穷大的情况下、所述量子芯片的连通性。
129.这样，本公开方案采用了特殊的量子比特的构造，而且，其数学抽象的拓扑结构被证明有很强的连通性。受益于强连通性，为近一步研发出高性能的量子芯片奠定了构型基础。
130.在本公开方案的一具体示例中，所述量子芯片还包括：
131.控制线，控制线的一端用于与量子比特的控制端口连接，量子比特控制线的另一端用于与第一引脚连接，以通过第一引脚与外部控制系统连接；
132.和/或，
133.读取线，读取线的一端用于与量子比特的读取端口连接，量子比特读取线用于与第二引脚连接，以通过第二引脚与外部控制系统连接。
134.这样，由于本公开方案所提供了量子芯片中量子比特之间的空间较大，所以，提供了足够的布线空间，如此，有效避免控制线近所导致的串扰问题。
135.本公开方案还提供了一种量子计算机，至少包括以上所述的量子芯片，以及与所述量子芯片连接的外部控制系统。如此，能够有效减小量子计算机的量子芯片中任意的两个量子比特做两量子比特门的平均代价。
136.综上所述，本公开方案提供了一种拓展性好、性能优越量子比特的构型，同时，还提供了一种基于上述量子比特拓展所得的量子芯片，且量子芯片的连通性高。由于本公开方案中近邻的两个量子比特之间的耦合强度较强，所以，本公开方案能够有效减小量子芯片中任意的两个量子比特做两量子比特门的平均代价，如此，为近一步研发出高性能的量子芯片奠定了构型基础。
137.另外，本公开方案所提供了量子芯片中量子比特之间的空间较大，如此，为后续提供了足够的设计空间，比如，为后续添加读取线和测控线等布线提供了便利。受益于此，基于本公开方案的量子芯片预期可以实现更强的性能和更大的规模。
138.以下结合具体示例对本公开方案作进一步详细说明；本公开方案提出一种超导量子芯片的结构，以及提供了一种量子比特的结构，该量子比特的结构拓展性好，能够形成二维密铺结构(比如，形成二维密铺网络)，而且，基于本公开方案所提供的量子比特的构型所得的超导量子芯片的连通性高、性能优越。
139.需要说明的是，本公开方案所述的超导量子芯片是指由超导材料制备而成的量子
芯片。比如，所述超导量子芯片中所用元器件均由超导材料制备而成。进一步地，所述超导量子芯片中的量子比特为超导量子比特。
140.以下分两部分对本公开方案进行详细说明，第一部分，介绍一种新型的量子比特的具体构型，并对该量子比特的构型特征进行展示；第二部分，阐述新型的量子比特的构型的性能参数，比如量子比特间的耦合强度、以及基于该量子比特的构型所得拓扑结构的连通性等特征。
141.第一部分，量子比特的构型
142.在一示例中，如图2所示，采用蓝宝石作为基底材料，并在基底材料上形成一层超导金属层，刻蚀掉超导金属层中的部分区域后形成如图2所示量子比特的构型，其中，量子比特的构型至少包括三部分，分别为：
143.第一部分，金属极板区域，包括：呈“v”型的第一金属极板111和呈倒“3”字形(或可称三岔型)的第二金属极板112。这里，所述第一金属极板111和第二金属极板112均位于第一平面。进一步地，在一些具体示例中，第一金属极板的“v”型的底部，与第二金属极板的三岔型的底部，间隔排布，使“v”型的两个分支，与三岔型的三个分支向不同方向延伸，比如，“v”型的两个分支分别朝向与第一方向所关联的两个不同方向延伸，三岔型的三个分支向分别朝向与第二方向所关联的三个不同方向延伸，如此，便于利用不同的分支与其他量子比特进行耦合，比如，利用五个分支与其他量子比特进行耦合，形成二维密铺结构。这里，需要指出的是，不同的分支所耦合的量子比特不同。
144.第二部分，刻蚀区域，围绕金属极板区域，该刻蚀区域是刻蚀掉超导金属层后所形成的，以暴露出基底材料中的至少部分区域。这里，为了便于描述，将刻蚀区域分为两部分，第一部分称为第一刻蚀区域，第二部分称为第二刻蚀区域；其中，第一刻蚀区域是刻蚀掉用于形成第一金属板111的超导金属层中的至少部分区域后所形成，进而在刻蚀掉超导金属层中的至少部分区域后，暴露出至少部分基底材料，以形成“v”型；第二刻蚀区域是刻蚀掉用于形成第二金属板112的超导金属层中的至少部分区域后所形成，进而在刻蚀掉超导金属层中的至少部分区域后，暴露出至少部分基底材料，以形成三岔型。
145.进一步地，该刻蚀区域(也即第一刻蚀区域和第二刻蚀区域)包围第一金属极板111以及所述第二金属极板112，比如，第一刻蚀区域包围第一金属极板111的底部，以及包围所述第一金属极板111的两个分支，第二刻蚀区域包围所述第二金属极板112的底部，以及包围第二金属极板112的三个分支，而且，第一刻蚀区域和第二刻蚀区域存在至少部分重叠区域，比如，第一刻蚀区域中、位于所述第一金属极板的“v”型的底部的至少部分刻蚀区域，与第二刻蚀区域中、位于所述第二金属极板的三岔型的底部的至少部分刻蚀区域，两者至少部分重叠，如此，以在第一金属极板的“v”型的底部，与第二金属极板的三岔型的底部形成间隔区域，为形成浮地floating型量子比特提供了构型支持。
146.第三部分，连接区域，与刻蚀区域中的至少部分区域重叠，用于耦合第一金属极板111和第二金属极板112，比如，在所述第一金属极板111的“v”型的底部，与所述第二金属极板112的倒“3”字形的底部之间的间隔区域中设置连接组件113，比如设置超导量子干涉装置(superconducting quantum interference device，squid)113，以耦合第一金属极板111和第二金属极板112，如此，便于将量子比特的能级进行非线性化。
147.在一具体示例中，超导量子干涉装置113包括多个(两个或两个以上)约瑟夫森结；
进一步地，多个约瑟夫森结置于不同的两条线路中，且两条线路并联，此时，可形成约瑟夫森结环；这里，需要说明的是，每条线路设置有至少一个约瑟夫森结，而且，不同的线路所设置的约瑟夫森结的数量可以相同，也可以不相同，本公开方案对此不作限制。举例来说，在一示例中，连接区域设置有并联的两个约瑟夫森结，通过并联的两个约瑟夫森结来耦合间隔排布的所述第一金属极板111和所述第二金属极板112。
148.另外，可以指出的是，该量子比特构型之外的超导金属层为接地金属，换言之，超导金属层中除去量子比特的构型之外的其他区域用于接地。
149.需要指出的是，该示例中，所述量子比特为浮地floating型量子比特；这里，所述floating型量子比特指耦合两个金属极板的连接组件，比如squid未直接接地。这样，由于连接组件未接地，所以，浮地floating型量子比特受电荷的涨落影响更小，对环境的鲁棒性更好，更利于三维倒装芯片(3d flip-chip)的量子芯片的设计，也更利于需要满足下述要求的超导量子芯片的结构扩展和研发，同时，对超导量子芯片中的布线、缓释串扰等具有很大益处。这里，超导量子芯片需要满足的要求为：含有耦合器，超导量子芯片中近邻的量子比特之间的距离较远。
150.这里，需要指出的是，利用本公开方案量子比特所得的超导量子芯片，由于近邻的两个量子比特之间的有效间隔可以相对较远，所以，更利用布线，进而为有效缓释串扰提供了构型支持。而且，由于近邻的两个量子比特之间的有效间隔可以相对较远，所以，也为满足下述要求提供了构型支持：近邻的两个量子比特之间的耦合强度尽量要大，次近邻的两个量子比特之间的耦合强度尽量小。
151.在一示例中，如图1或图3(a)所示，第一金属极板111中“v”型的两个分支间的夹角为第一角度，所述第一角度为锐角，比如，在一具体示例中，所述第一角度为：约60度。进一步地，在一些具体示例中，所述第一角度为54度；或者，在另一些具体示例中，第一角度为60度；或者，在再一些具体示例中，第一角度为66度。
152.进一步地，在一示例中，所述第一金属极板111为对称图形，比如，为轴对称图形；如图3(a)所示，所述第一金属极板111沿对称轴a-a’对称。
153.进一步地，在另一示例中，如图1或图3(b)所示，第二金属极板112中三个分支中相邻的两个分支的夹角为第二角度，所述第二角度为锐角，比如，在一具体示例中，所述第二角度为：约60度。进一步地，在一些具体示例中，所述第二角度为54度；或者，在另一些具体示例中，第二角度为60度；或者，在再一些具体示例中，第二角度为66度。
154.这里，需要指出的是，第二金属极板112的三个分支中任意相邻的两个分支所形成的第二角度，比如，第二角度-1和第二角度-2的度数相同，或不相同，本公开方案对此不作限制。比如，在一些具体示例中，第二角度-1和第二角度-2相同；进一步地，在一些具体示例中，第二角度-1和第二角度-2均为60度。
155.进一步地，在一示例中，所述第二金属极板112为对称图形，比如，为轴对称图形；如图3(b)所示，所述第二金属极板112沿对称轴b-b’对称。
156.进一步地，在一具体示例中，第一角度、第二角度-1和第二角度-2，三者相同，比如，均为60度。
157.进一步地，在另一示例中，如图1所示，所述“v”型的两个分支中的第一分支(比如，记为b1)，与所述三岔型的三个分支中的第二分支(比如，可记为b2)相邻，且相邻的第一分支
和第二分支之间的夹角为第三角度，所述第三角度为钝角、锐角或直角。
158.进一步地，在一具体示例中，第三角度为约90度。比如，在一些具体示例中，所述第三角度为99度；或者，在另一些具体示例中，第三角度为90度；或者，在再一些具体示例中，第三角度为81度。
159.需要指出的是，由任意相邻的第一分支和第二分支所形成的第三角度，可以相同，也可以不相同。举例来说，如图1所示，记“v”型的两个分支分别为第一分支b
11
和第一分支b
12
，以及记三岔型的三个分支分别为第二分支b
21
、第二分支b
22
和第二分支b
23
；此时，第一分支b
11
与第二分支b
21
相邻，且相邻的第一分支b
11
与第二分支b
21
的夹角为第三角度；相应地，第一分支b
12
与第二分支b
23
相邻，且相邻的第一分支b
12
与第二分支b
23
的夹角也为第三角度，这里，为了便于区分，记相邻的第一分支b
11
与第二分支b
21
形成的第三角度为第三角度-11，记相邻的第一分支b
12
与第二分支b
23
所形成的第三角度为第三角度-23，此时，第三角度-11与第三角度-23，可以相同，也可以不同，本公开方案对此不作限制。
160.进一步地，在一示例中，第三角度11与第三角度23相同，比如，均为90度。
161.在一具体示例中，如图3(a)所示，量子比特的构型中的“v”型各部分的尺寸需要满足以下至少之一：
162.量子比特的“v”型的两个分支中的第一分支(比如，第一分支b
11
，或第一分支b
12
)的高度为约250微米；
163.量子比特的“v”型的底部宽度为约135微米；
164.围绕量子比特的“v”型的第一分支的刻蚀区域的宽度为约12微米-约15微米；举例来说，围绕量子比特的“v”型的第一分支的刻蚀区域在第一纵向上的高度(也可称宽度)为约15微米；围绕量子比特的“v”型的第一分支的刻蚀区域在第一横向上的宽度为约12微米。
165.这里，需要指出的是，不同的第一分支的尺寸可以相同，也可以不相同，本公开方案对此不作具体限制。
166.在另一具体示例中，如图3(b)所示，量子比特的构型中的三岔型各部分的尺寸需要满足以下至少之一：
167.量子比特的三岔型的三个分支中的第二分支(比如，第二分支b
21
，或第二分支b
22
，或第二分支b
23
)的高度为约245微米；
168.量子比特的三岔型的底部宽度为约160微米；
169.围绕量子比特的三岔型的第二分支的刻蚀区域的宽度为约12微米-约15微米；举例来说，围绕量子比特的三岔型的第二分支的刻蚀区域在第二纵向上的高度(也可称宽度)约15微米；围绕量子比特的三岔型的第二分支的刻蚀区域在第二横向上的宽度为约12微米。
170.在再一具体示例中，如图3(c)所示，量子比特的构型还满足以下至少之一条件：
171.量子比特的高度为约619微米；
172.所述第一金属极板的“v”型的底部、与第二金属极板的三岔型的底部的间隔为约15微米；
173.第一刻蚀区域中在第一分支方向上、从起点至拐点处的有效长度为约240微米。
174.进一步地，在一具体示例中，量子比特的高度为619微米；进一步地，所述第一金属极板的“v”型的底部、与第二金属极板的三岔型的底部的间隔为15微米。进一步地，第一刻
蚀区域中沿第一分支的所在方向、从起点至拐点处的长度为约240微米。
175.这里，需要说明的是，术语“约”与数值的联合使用旨在表示取值在叙述的数值的百分之十(10％)以内，也即叙述的数值的正负百分之十以内。
176.可以理解的是，以上所述的具体尺寸仅为一示例，在实际应用中，具体尺寸可以根据实际需求进行调整；换言之，本公开方案的核心主要在于提供了一种量子比特的构型，对于基底材料的选择、具体尺寸的调整，均可以根据实际情况进行设定。
177.进一步地，以图1所示的量子比特的构型为单元进行拓展，得到图6所示的二维密铺单元；如图6所示，二维密铺单元包括5个量子比特；其中，在拓展的过程中，每个量子比特均可通过自身的分支与其他量子比特形成近邻耦合，可以理解的是，由于量子比特存在五个分支，所以，与量子比特所近邻耦合的其他量子比特，共5个。
178.进一步地，该二维密铺单元中近邻耦合的两个量子比特之间的有效间隔为5-20微米，比如，如图4或5所示，用于使两个量子比特近邻耦合的两个分支之间的间隔5-20微米。比如，在一些具体示例中，该二维密铺单元中用于使两个量子比特近邻耦合的两个分支之间的间隔5微米；或者，在另一些具体示例中，该二维密铺单元中用于使两个量子比特近邻耦合的两个分支之间的间隔15微米；或者，在再一些具体示例中，该二维密铺单元中用于使两个量子比特近邻耦合的两个分支之间的间隔20微米。
179.需要说明的是，本公开方案所述的近邻耦合指相邻量子器件之间的耦合；比如，如图5所示，量子比特q1与量子比特q2为相邻的两个量子比特，此时，量子比特q1与量子比特q2之间的耦合为近邻耦合；同理，量子比特q2与量子比特q3为相邻的两个量子比特，此时，量子比特q2与量子比特q3之间的耦合也为近邻耦合。
180.需要说明的是，量子比特q1与量子比特q3为不相邻的两个量子比特，此时，量子比特q1与量子比特q3之间可称为次近邻耦合。
181.需要说明的是，在进行超导量子芯片的设计过程中，期望近邻耦合的量子比特之间的耦合强度越大越好，如此，便于实现更高保真度的量子门，同时，也便于更快的实现量子门，比如，在基于邻近的两个量子比特实现双量子比特门的场景中，若该邻近的两个量子比特间的耦合强度越强，则可实现更高保真度的双量子比特门，同时，也可更快的实现双量子比特门。而次近邻耦合的耦合强度越小越好，如此，便于降低由于次近邻耦合所带来的串扰。
182.进一步地，在一示例中，所述二维密铺单元的中量子比特的分支(比如，三个量子比特中的6个分支)所围成的图形包括：
183.四边形，比如，由四个量子比特中的8个分支所围成的四边形；
184.三角形，比如，由三个量子比特的6个分支所围成的三角形。
185.进一步地，在一具体示例中，该四边形可为正方形，比如，面积可为536
×
536平方微米)。
186.或者，在另一具体示例中，该三角形可为正三角形。
187.如此，可灵活地放置超导量子芯片中其他的量子器件，比如读取腔、滤波器等超导量子芯片设计时所必需的量子器件。
188.进一步地，在一具体示例中，如图7(a)所示，基于二维密铺单元，在二维平面，比如在第一金属极板和第二金属极板所在的第一平面上进行扩展，可得到包含有多个二维密铺
单元的超导量子芯片。此时，该超导量子芯片可称为具有满足二维密铺条件的二维密铺结构。
189.需要说明的是，还可以采用图7(b)所示的拓扑图来表示二维密铺结构，即图7(b)为图7(a)的拓扑图，其中，该拓扑图中，点代表图7(a)中的量子比特，边代表相邻的两个量子比特之间的耦合关系。
190.因此，本公开方案所述的量子比特的构型有利于实现量子比特的规模化扩展，且具有很强的灵活性，比如，实际应用中，还可以在相邻的两个量子比特之间插入一个用于实现耦合功能的耦合器件(比如耦合器、量子比特)，以实现“q-c-q”的量子芯片结构的设计，同时，这种设计与3d倒装焊工艺兼容，可以将量子比特、其他量子器件、布线分布在不同的基片(即3d倒装焊基片chip)上，以最大程度提升量子芯片的性能。
191.需要说明的是，在一具体示例中，插入的耦合器件的构型也为以上所述的量子比特的构型，此时，可以理解为：在与所述量子比特近邻耦合的其他量子比特为2个或2个以上的情况下，位于中间的量子比特可以作为耦合器件，以用于调控耦合器件所耦合的两个量子比特间的耦合强度；如图5所示，量子比特q2可以作为耦合器件。
192.第二部分，性能分析
193.(一)量子比特的基本参数
194.该示例中，进行下述性能分析之前，固定下述参数，比如，基底材料采用蓝宝石，相对介电常数设置为10，基底材料的尺寸(长
×
宽
×
高)为：2mm
×
2mm
×
0.4mm。如图8所示，量子比特的构型所包含的参数具体为：
195.第一角度、第二角度-1、第二角度-2，均为60度；
196.第三角度-11与第三角度-23，均为90度；
[0197]“v”型为轴对称结构，且“v”型的两个分支中各分支，比如，第一分支b
11
和第一分支b
12
的高度均250微米；
[0198]“v”型的底部宽度为135微米；
[0199]
围绕“v”型的分支(如第一分支b
11
和第一分支b
12
)的刻蚀区域、在第一纵向上的高度均为15微米；
[0200]
围绕“v”型的分支(如第一分支b
11
和第一分支b
12
)的刻蚀区域、在第一横向上的宽度为12微米；
[0201]
三岔型的三个分支中各分支(比如，第二分支b
21
，或第二分支b
22
，或第二分支b
23
)的高度均为245微米；
[0202]
三岔型的底部宽度为160微米
[0203]
量子比特的高度为619微米；
[0204]“v”型的底部、与三岔型的底部的间隔为15微米。
[0205]
(1)量子比特的非谐性
[0206]
对图8所示的量子比特进行电磁仿真，得到量子比特的非谐性强度为220mhz。
[0207]
这里，所述量子比特的非谐性强度指两个能量差值之差；这里，两个能量差值之一为：量子比特的基态能量与第一激发态能量的差值，两个能量差值之另一为：第一激发态能量与第二激发态能量的差值。一般情况下，量子比特的非谐性强度在200-300mhz之间。
[0208]
此外，量子比特的电容大小、与量子比特的金属极板与接地金属极板之间的距离
有关，比如距离越近，电容越大。进一步地，可以通过调节量子比特的几何参数来控制量子比特的电容，进而实现对量子比特的非谐性强度大小的控制。
[0209]
进一步地，记量子比特的非谐性强度为α，该量子比特的非谐性强度α可通过如下公式表达：
[0210][0211]
这里，e表示单位单子电荷量，h表示普朗克常量，c
12
表示第一金属极板111与第二金属极板112之间的互电容，c
1g
表示第一金属极板111与地面(ground)之间的互电容，c
2g
表示第二金属极板112与地面之间的互电容。
[0212]
(2)量子比特的频率
[0213]
量子比特的频率可以通过调节z线的电流来调整，比如，通过向z线施加电流来控制穿过量子比特的squid的磁通量，进而实现对量子比特的频率的调控；一般情况下，量子比特的频率为4-8ghz。
[0214]
(二)耦合强度
[0215]
双量子比特门是实现量子计算的必要基础。而实现双量子比特门的量子操作需要建立在两个量子比特耦合的基础上，比如，通过对相邻的两个量子比特进行量子操作来实现双量子比特门，此时，实现双量子比特门的量子操作的操作时间可由相邻的两个量子比特之间的耦合强度决定。
[0216]
该示例以门为例，实现双量子比特门的量子操作的操作时间为这里，g表示用于实现该双量子比特门的两个量子比特之间的耦合强度。这里，近邻耦合的两个量子比特中各量子比特的几何参数如图8所示，且基底材料为蓝宝石，相对介电常数为10，以及相邻的量子比特之间的有效间隔设定为10微米，此时，对近邻耦合的两个量子比特进行电磁仿真，得到该两个量子比特之间的耦合强度g为14.3mhz。
[0217]
进一步地，以两个量子比特之间的耦合强度g为14.3mhz为例，计算得到双量子比特门门的操作时间t，也即执行一个门的操作时间t为8.7ns。如此可知，本公开方案利用新型量子比特构型所形成的双量子比特之间的耦合强度较强，可实现更高保真度和更快的双量子比特门。
[0218]
进一步地，如图5所示，次近邻耦合的两个量子比特中各量子比特的几何参数如图8所示，且相邻的量子比特之间的有效间隔设定为10微米，此时，仿真得到量子比特q1和量子比特q3之间的次近邻耦合强度为0.165mhz，由此可知，次近邻耦合强度较小。如此，基于本公开方案所述的量子比特的构型，便于设计出性能更加优越的超导量子芯片。
[0219]
(三)连通度
[0220]
该示例中，基于上述二维密铺单元可得到如图9(a)和图9(b)所示的二维密铺结构；图9(a)所对应的二维密铺结构为扭棱正方形拓扑结构，可记为s＝{s1,s2,s3,
…
}，其中，图9(a)所示的具体结构为s4的结构；进一步地，图9(b)所对应的二维密铺结构为45
°
斜扭棱正方形拓扑结构，可记为x＝{x1,x2,x3,
…
}，其中，图9(b)所示的具体结构为x3的结构。
[0221]
相比于业内常见量子芯片，比如，图10(a)所示的一维链状超导量子芯片，图10(b)
所示的54量子比特的量子芯片，图10(c)所示的80量子比特的量子芯片，图10(d)所示的127量子比特的量子芯片，基于本公开方案所得的量子芯片所得s4和x3，在平面构型连通性上，具有显著优势，如下表1所示：
[0222]
表1
[0223][0224]
基于本公开方案所述的量子比特得到的超导量子芯片与现有超导量子芯片，在平面构型连通性上的对比结果，如下表2所示：
[0225]
表2
[0226][0227]
通过上表可以看出，除略逊于排布成正六边形的正三角形密铺网络外，本公开方案的连通性均远优于其他方案。
[0228]
需要指出的是，正三角形密铺网络中的每个量子比特会与至多6个量子比特相邻，而本公开方案中的量子比特至多会与5个量子比特相邻，由于相邻量子比特数的减少会降低量子比特间的串扰，所以，相比于现有正三角形密铺网络，本公开方案能提升量子门操作的保真度，如此，足以折中连通度的微小劣势。
[0229]
综上所述，本公开方案提供了一种拓展性好、性能优越量子比特的构型，同时，还提供了一种基于上述量子比特拓展所得的超导量子芯片，由于该超导量子芯片中近邻的两个量子比特之间的耦合强度较强，所以，能够有效减小超导量子芯片中任意的两个量子比特做两量子比特门的平均代价。而且，该超导量子芯片的连通性高。
[0230]
另外，本公开方案所提供了超导量子芯片中量子比特之间的空间较大，如此，为后续提供了足够的设计空间，比如，为后续添加读取腔和测控线等布线提供了便利。受益于此，基于本公开方案的超导量子芯片预期可以实现更强的性能和更大的规模。
[0231]
具体特色总结如下：
[0232]
一、连通度高。本公开方案采用了特殊的五边形构造，其数学抽象的拓扑结构被证明有很强的连通性。受益于强连通性，有望近一步研发出高性能的量子芯片。进一步分析发现，其连通性优于业界现有的多数设计方案；
[0233]
二、拓展性好。本公开方案在平铺成量子芯片的过程中，充分利用了芯片的整个空间。当量子比特数目呈规模化扩展时，其优势便会更近一步凸显出来；
[0234]
三、读取腔和测控线的设计更加方便。本公开方案的设计，各比特中心间的间隔非常大。这使得读取腔和测控线的设计方便。此外，由于比特之间的间隔很大，它可以防止出现互相串扰的问题。这使得该结构非常适合在需要高精度读取和控制的应用中使用；
[0235]
四、次近邻耦合强度低。本公开方案的量子比特之间的间隔大，从而使得次近邻量子比特间的耦合强度较低。如此可以最大程度抑制不必要的寄生耦合。
[0236]
上述具体实施方式，并不构成对本公开保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本公开的原则之内所作的修改、等同替换和改进等，均应包含在本公开保护范围之内。

技术特征：
1.一种量子芯片，包括：至少一个量子比特；其中，所述量子比特的构型包括：位于第一平面的第一金属极板，其中，所述第一金属极板呈“v”型；位于所述第一平面的第二金属极板，其中，所述第二金属极板呈三岔型；位于所述第一金属极板和所述第二金属极板之间的连接组件，用于将所述第一金属极板和第二金属极板进行耦合。2.根据权利要求1所述的量子芯片，其中，所述第一金属极板的“v”型的底部，与第二金属极板的三岔型的底部，间隔排布，使“v”型的两个分支，与三岔型的三个分支向不同方向延伸。3.根据权利要求2所述的量子芯片，其中，所述连接组件置于第一金属极板的“v”型的底部，与第二金属极板的三岔型的底部的间隔区域中。4.根据权利要求3所述的量子芯片，其中，所述连接组件、所述第一金属极板、第二金属极板中至少之一所在区域为非接地区域。5.根据权利要求1-4任一项所述的量子芯片，其中，所述量子比特为浮地型量子比特。6.根据权利要求1-5任一项所述的量子芯片，其中，所述连接组件为超导量子干涉装置。7.根据权利要求6所述的量子芯片，其中，所述超导量子干涉装置包含两个或两个以上的约瑟夫森结。8.根据权利要求7所述的量子芯片，其中，两个或两个以上的约瑟夫森结置于并联的两条线路中，且两条线路中各线路所包含的约瑟夫森结的数量相同，或不相同。9.根据权利要求6所述的量子芯片，其中，所述超导量子干涉装置包含两个并联的约瑟夫森结。10.根据权利要求1-9任一项所述的量子芯片，其中，所述量子比特的构型还满足以下至少之一条件：所述“v”型的两个分支间的夹角为第一角度；所述第一角度为锐角；所述三岔型的三个分支中相邻两个分支的夹角为第二角度；所述第二角度为锐角；所述“v”型的两个分支中的第一分支，与所述三岔型的三个分支中的第二分支相邻，且相邻的第一分支和第二分支之间的夹角为第三角度，所述第三角度为钝角、锐角或直角。11.根据权利要求10所述的量子芯片，其中，第一角度和第二角度相同。12.根据权利要求10或11所述的量子芯片，其中，第一角度为约60度。13.根据权利要求10或11所述的量子芯片，其中，第二角度为约60度。14.根据权利要求10所述的量子芯片，其中，第三角度为约90度。15.根据权利要求1-14任一项所述的量子芯片，其中，所述第一金属极板的周围为第一刻蚀区域，第一刻蚀区域是刻蚀掉用于形成第一金属板的金属层中的至少部分区域后所形成；或者，所述第二金属极板的周围为第二刻蚀区域，所述第二刻蚀区域是刻蚀掉用于形成第二金属板的金属层中的至少部分区域后所形成。
16.根据权利要求15所述的量子芯片，其中，所述“v”型中各部分的尺寸满足以下至少之一条件：“v”型的两个分支中第一分支的高度为约250微米；“v”型的底部的宽度为约135微米；第一刻蚀区域中围绕“v”型的两个分支中第一分支的至少部分刻蚀区域的宽度为约12微米-约15微米。17.根据权利要求16所述的量子芯片，其中，所述“v”型为对称图形。18.根据权利要求16所述的量子芯片，其中，第一刻蚀区域中围绕“v”型的第一分支的部分刻蚀区域、在第一纵向上的宽度为约15微米；或者，第一刻蚀区域中围绕“v”型的第一分支的至少部分刻蚀区域在第一横向上的宽度为约12微米。19.根据权利要求15所述的量子芯片，其中，所述三岔型中各部分的尺寸满足以下至少之一条件：三岔型的三个分支中的第二分支的高度为约245微米；三岔型的底部的宽度为约160微米；第二刻蚀区域中围绕三岔型的三个分支中第二分支的至少部分刻蚀区域的宽度为约12微米-约15微米。20.根据权利要求19所述的量子芯片，其中，所述三岔型为对称图形。21.根据权利要求19所述的量子芯片，其中，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二纵向上的宽度为约15微米；或者，第二刻蚀区域中围绕三岔型的第二分支的至少部分刻蚀区域、在第二横向上的宽度为约12微米。22.根据权利要求2-21任一项所述的量子芯片，其中，所述量子比特的构型还满足以下至少之一条件：量子比特的高度为约619微米；所述第一金属极板的“v”型的底部、与第二金属极板的三岔型的底部的间隔为约15微米。23.根据权利要求1-22任一项所述的量子芯片，其中，所述量子芯片包含有两个或两个以上量子比特的情况下，近邻的两个量子比特之间通过量子比特的分支进行耦合；其中，量子比特的分支为以下任意之一：“v”型的两个分支，及三岔型的三个分支。24.根据权利要求23所述的量子芯片，其中，与所述量子比特近邻耦合的其他量子比特的数量小于等于5。25.根据权利要求23所述的量子芯片，其中，在与所述量子比特近邻耦合的其他量子比特为2个或2个以上的情况下，位于中间的量子比特能够作为耦合器件，以用于调控耦合器件所耦合的两个量子比特间的耦合强度。26.根据权利要求23-25任一项所述的量子芯片，其中，用于使两个量子比特近邻耦合的分支之间的间隔为5-20微米。27.根据权利要求1-26任一项所述的量子芯片，其中，所述量子芯片包含有五个或五个
以上的量子比特的情况下，五个或五个以上的量子比特能够在所述第一平面上形成二维密铺单元；所述二维密铺单元中量子比特的分支所围成的图形包括：四边形和三角形。28.根据权利要求27所述的量子芯片，所述四边形为正方形；和/或，所述三角形为正三角形。29.根据权利要求27或28所述的量子芯片，其中，所述量子芯片能够形成满足二维密铺条件的二维密铺结构；其中，所述二维密铺结构包含有至少一个二维密铺单元。30.根据权利要求29所述的量子芯片，其中，所述量子芯片所形成的二维密铺结构的最大连通性小于0.57；所述最大连通性表示所述量子芯片的量子比特的数量为无穷大的情况下、所述量子芯片的连通性。31.根据权利要求1-30任一项所述的量子芯片，其中，所述量子芯片还包括：控制线，控制线的一端用于与量子比特的控制端口连接，量子比特控制线的另一端用于与第一引脚连接，以通过第一引脚与外部控制系统连接；和/或读取线，读取线的一端用于与量子比特的读取端口连接，量子比特读取线用于与第二引脚连接，以通过第二引脚与外部控制系统连接。32.根据权利要求1-31任一项所述的量子芯片，其中，所述量子芯片为超导量子芯片。33.一种量子计算机，至少包括权利要求1至31任一项所述的量子芯片，以及与所述量子芯片连接的外部控制系统。34.一种量子芯片的制造方法，包括：形成基底材料层；在基底材料层上形成一层金属层；进行刻蚀工艺，刻蚀掉金属层中的至少部分区域，并暴露出基底材料层中的至少部分区域，以形成以上权利要求1至权利要求32任一项所述的量子比特的构型；设置连接组件，以将量子比特构型所包含的第一金属极板和第二金属极板进行耦合。

技术总结
本公开提供了一种量子芯片、量子计算机及制造方法，涉及计算机领域，尤其涉及量子芯片、量子计算机技术领域。具体实现方案为：至少一个量子比特；其中，所述量子比特的构型包括：位于第一平面的第一金属极板，其中，所述第一金属极板呈“V”型；位于所述第一平面的第二金属极板，其中，所述第二金属极板呈三岔型；位于所述第一金属极板和所述第二金属极板之间的连接组件，用于将所述第一金属极板和第二金属极板进行耦合。板进行耦合。板进行耦合。


技术研发人员：晋力京 陈俣翱 陈立鹏
受保护的技术使用者：北京百度网讯科技有限公司
技术研发日：2023.06.09
技术公布日：2023/9/23