一种移位寄存器单元、栅极驱动电路及显示装置的制作方法

1.本发明涉及显示技术领域，具体涉及一种移位寄存器单元、栅极驱动电路及显示装置。


背景技术：

2.显示装置中不仅仅包括显示面板，还包括具有像素阵列的对显示面板的显示进行控制的栅极驱动电路(也称行驱动电路)和源极驱动电路(也称为列驱动电路，source driver)。显示面板采用逐行扫描的显示方式，其中栅极驱动电路用于产生扫描信号，使每一行像素依次导通，而源极驱动电路用于在一行像素导通时向其提供数据信号实现像素的显示。
3.栅极驱动电路中包括移位寄存器，该移位寄存器中包括多个级联的移位寄存器单元，其中每一级的移位寄存器单元通常主要由数个晶体管构成，通过向电路输入时钟信号以及输入信号(也就是起始脉冲信号)，在输出端输出电平信号。
4.中国专利cn105741749b中公开了一种移位寄存器单元。图1示出了该专利cn105741749b中移位寄存器单元中的第四节点n4的电压波形图，横坐标为时间，纵坐标为电压。如图1所示，n4节点电压会随时钟信号c1的高低电平转换，同步形成如虚线框所示的上抬及下拉的波形，此电路中存在一风险点，即当时钟信号c1的下拉程度过大时，会造成晶体管m2异常打开，造成移位寄存器单元的输出端信号输出异常，从而使画面异常显示。


技术实现要素：

5.针对现有技术中的问题，本发明的目的在于提供一种移位寄存器单元、栅极驱动电路及显示装置，提供的移位寄存器单元可优化输出信号的波形，避免移位寄存器单元信号的异常输出，避免显示画面的异常显示。
6.本发明实施例提供了一种移位寄存器单元，包括：
7.输入模块，用于响应于第一时钟信号，以将输入端的信号传输至第一节点；
8.第一控制模块，用于响应于所述第一时钟信号以将第一电压信号传输至第二节点；以及用于响应于所述输入端的信号，以将所述第一时钟信号传输至所述第二节点；
9.第二控制模块，用于响应于第二时钟信号，以将所述第一电压信号传输至第三节点；
10.第三控制模块，用于响应于所述第一节点的信号，以将第二电压信号传输至所述第三节点；
11.第一输出模块，用于响应于所述第三节点的信号，以将所述第二电压信号传输至输出端；
12.第二输出模块，用于响应于所述第一节点的信号，以将所述第一电压信号传输至所述输出端；
13.第一电容，连接于所述第一节点和第二电压信号引线之间；
14.第二电容，连接于第二时钟信号引线和所述第二节点之间；
15.第三电容，连接于所述第二电压信号引线和所述第三节点之间。
16.在一些实施例中，所述输入模块包括第一晶体管，所述第一晶体管的控制端与第一时钟信号引线连接，所述第一晶体管的第一端与所述输入端连接，所述第一晶体管的第二端与所述第一节点连接。
17.在一些实施例中，所述输入模块还包括第二晶体管，所述第二晶体管的控制端与第一电压信号引线连接，所述第二晶体管的第一端与所述第一晶体管的第二端连接，所述第二晶体管的第二端与所述第一节点连接。
18.在一些实施例中，所述输入模块包括第三晶体管，所述第三晶体管的控制端与所述第二节点连接，所述第三晶体管的第一端与所述第二电压信号引线连接，所述第三晶体管的第二端与所述第一电容的第一端连接。
19.在一些实施例中，所述输入模块还包括第四晶体管和第五晶体管，所述第四晶体管的控制端与所述第二时钟信号引线连接，所述第四晶体管的第一端与所述第二电压信号引线连接，所述第四晶体管的第二端与所述第五晶体管的第一端连接；
20.所述第五晶体管的控制端与所述第二节点连接，所述第五晶体管的第二端与所述第一节点连接。
21.在一些实施例中，所述第一控制模块包括第六晶体管，所述第六晶体管的控制端与第一时钟信号引线连接，所述第六晶体管的第一端与第一电压信号引线连接，所述第六晶体管的第二端与所述第二节点连接。
22.在一些实施例中，所述第一控制模块还包括第七晶体管，所述第七晶体管的控制端与所述第一电压信号引线连接，所述第七晶体管的第一端与所述第二节点连接，所述第七晶体管的第二端与所述第二电容的第二端连接。
23.在一些实施例中，所述第一控制模块还包括第八晶体管，所述第八晶体管的控制端与所述输入端连接，所述第八晶体管的第一端与所述第一时钟信号引线连接，所述第八晶体管的第二端与所述第二节点连接。
24.在一些实施例中，所述第二控制模块包括第九晶体管，所述第九晶体管的控制端与所述第二电容的第一端连接且与所述第二时钟信号引线连接，所述第九晶体管的第一端与第一电压信号引线连接，所述第九晶体管的第二端与所述第三节点连接。
25.在一些实施例中，所述第二控制模块还包括第十晶体管，所述第十晶体管的控制端与所述第二电容的第二端连接，所述第十晶体管的第一端与所述第九晶体管的第二端连接，所述第十晶体管的第二端与所述第三节点连接。
26.在一些实施例中，所述第三控制模块包括第十一晶体管，所述第十一晶体管的控制端与所述第一节点连接，所述第十一晶体管的第一端与所述第二电压信号引线连接，所述第十一晶体管的第二端与所述第三节点连接。
27.在一些实施例中，还包括第十二晶体管，所述第十二晶体的控制端与所述第一节点连接，所述第十二晶体管的第一端与所述第二时钟信号引线连接，所述第十二晶体管的第二端与所述第一电容的第二端连接。
28.在一些实施例中，所述第一输出模块包括第十三晶体管，所述第十三晶体管的控制端与所述第三节点连接，所述第十三晶体管的第一端与所述第二电压信号引线连接，所
述第十三晶体管的第二端与所述输出端连接；
29.所述第二输出模块包括第十四晶体管，所述第十四晶体管的控制端与所述第一节点连接，所述第十四晶体管的第一端与第一电压信号引线连接，所述第十四晶体管的第二端与所述输出端连接。
30.本发明实施例还提供了一种栅极驱动电路，包括如上所述的移位寄存器单元。
31.本发明实施例还提供了一种显示装置，包括如上所述的栅极驱动电路。
32.本发明所提供的一种移位寄存器单元、栅极驱动电路及显示装置具有如下优点：
33.本发明提供的移位寄存器单元通过优化第一节点的电压波形，进而优化移位寄存器单元的输出信号波形，避免移位寄存器单元信号的异常输出，避免画面的异常显示。
附图说明
34.通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
35.图1是现有技术中一移位寄存器单元的第四节点的电压波形图；
36.图2是本发明一实施例的提供的移位寄存器单元的电路示意图；
37.图3是本发明一实施例的移位寄存器单元的时序图；
38.图4至图9是图2中的移位寄存器单元在各步骤内电路控制通断的示意图；
39.图10是图2中的移位寄存器单元中的第一节点n1的输出信号波形图；
40.图11是本发明一实施例提供的栅极驱动电路的示意图；
41.图12是图11的栅极驱动电路输出的信号波形图；
42.图13是本发明另一实施例的移位寄存器单元的电路示意图。
具体实施方式
43.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。说明书中的“或”、“或者”均可能表示“和”或者“或”。
44.在本技术的表示中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的表示意指结合该实施例或示例表示的具体特征、结构、材料或者特点包括于本技术的至少一个实施例或示例中。而且，表示的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本技术中表示的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
45.此外，术语“第一”、“第二”仅用于表示目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本技术的表示中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
46.本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特
性相同的器件。按照晶体管的特性区分可以将晶体管分为n型和p型，以下实施例中是以p型晶体管进行说明的。本发明实施例中的控制端为源极，第一端为源极，第二端为漏极，当p型晶体管的栅极输入低电平时，源漏极导通。在此处需要说明的是，本发明实施例中以所有晶体管为采用p型晶体管为例，则工作电平是指p型晶体管开启工作的有效电平，即低电平，非工作电平则指高电平。
47.为解决现有技术的问题，本发明提供了一种移位寄存器单元，如图2所示，所述移位寄存器单元包括：
48.输入模块，用于响应于第一时钟信号cke1，以将输入端的信号ste传输至第一节点n1；
49.第一控制模块，用于响应于所述第一时钟信号cke1以将第一电压信号vee传输至第二节点n2；以及用于响应于所述输入端的信号ste，以将所述第一时钟信号cke1传输至所述第二节点n2；
50.第二控制模块，用于响应于第二时钟信号cke2，以将所述第一电压信号vee传输至第三节点n3；
51.第三控制模块，用于响应于所述第一节点n1的信号，以将第二电压信号vdd传输至所述第三节点n3；
52.第一输出模块，用于响应于所述第三节点n3的信号，以将所述第二电压信号vdd传输至输出端；
53.第二输出模块，用于响应于所述第一节点n1的信号，以将所述第一电压信号vee传输至所述输出端；
54.第一电容c1，连接于所述第一节点n1和第二电压信号引线之间；
55.第二电容c2，连接于第二时钟信号引线和所述第二节点之间；
56.第三电容c3，连接于所述第二电压信号引线和所述第三节点之间。
57.其中，第一电压信号vee为低电平信号，第二电压信号vdd为高电平信号，第一时钟信号与第二时钟信号为频率相同，相位相反的脉冲信号。
58.请继续参阅图2，具体地，所述输入模块包括第一晶体管t1，所述第一晶体管t1的控制端与第一时钟信号引线连接，所述第一晶体管t1的第一端与所述输入端连接，所述第一晶体管t1的第二端与所述第一节点n1连接。
59.所述输入模块还包括第二晶体管t2，所述第二晶体管t2的控制端与第一电压信号引线连接，所述第二晶体管t2的第一端与所述第一晶体管t1的第二端连接，所述第二晶体管t2的第二端与所述第一节点n1连接。
60.所述输入模块包括第三晶体管t3，所述第三晶体管t3的控制端与所述第二节点连接，所述第三晶体管t3的第一端与所述第二电压信号引线连接，所述第三晶体管t3的第二端与所述第一电容c1的第一端连接。
61.所述输入模块还包括第四晶体管t4和第五晶体管t5，所述第四晶体管t4的控制端与所述第二时钟信号引线连接，所述第四晶体管t4的第一端与所述第二电压信号引线连接，所述第四晶体管t4的第二端与所述第五晶体管t5的第一端连接；
62.所述第五晶体管t5的控制端与所述第二节点n2连接，所述第五晶体管t5的第二端与所述第一节点n1连接。
63.所述第一控制模块包括第六晶体管t6，所述第六晶体管t6的控制端与第一时钟信号引线连接，所述第六晶体管t6的第一端与第一电压信号引线连接，所述第六晶体管t6的第二端与所述第二节点n2连接。
64.所述第一控制模块还包括第七晶体管t7，所述第七晶体管t7的控制端与所述第一电压信号引线连接，所述第七晶体管t7的第一端与所述第二节点n2连接，所述第七晶体管t7的第二端与所述第二电容c2的第二端连接。
65.所述第一控制模块还包括第八晶体管t8，所述第八晶体管t8的控制端与所述输入端连接，所述第八晶体管t8的第一端与所述第一时钟信号引线连接，所述第八晶体管t8的第二端与所述第二节点n2连接。
66.所述第二控制模块包括第九晶体管t9，所述第九晶体管t9的控制端与所述第二电容c2的第一端连接且与所述第二时钟信号引线连接，所述第九晶体管t9的第一端与第一电压信号引线连接，所述第九晶体管t9的第二端与所述第三节点n3连接。
67.所述第二控制模块还包括第十晶体管t10，所述第十晶体管t10的控制端与所述第二电容c2的第二端以及所述第七晶体管t7的第二端连接，所述第十晶体管t10的第一端与所述第九晶体管t9的第二端连接，所述第十晶体管t10的第二端与所述第三节点n3连接。
68.所述第三控制模块包括第十一晶体管t11，所述第十一晶体管t11的控制端与所述第一节点n1连接，所述第十一晶体管t11的第一端与所述第二电压信号引线连接，所述第十一晶体管t11的第二端与所述第三节点n3连接。
69.所述移位寄存器单元还包括第十二晶体管t12，所述第十二晶体t12的控制端与所述第一节点n1连接，所述第十二晶体管t12的第一端与所述第二时钟信号引线连接，所述第十二晶体管t12的第二端与所述第一电容c1的第二端连接。
70.所述第一输出模块包括第十三晶体管t13，所述第十三晶体管t13的控制端与所述第三节点n3连接，所述第十三晶体管t13的第一端与所述第二电压信号引线连接，所述第十三晶体管t13的第二端与所述输出端连接；
71.所述第二输出模块包括第十四晶体管t14，所述第十四晶体管t14的控制端与所述第一节点n1连接，所述第十四晶体管t14的第一端与第一电压信号引线连接，所述第十四晶体管t14的第二端与所述输出端连接。
72.图3示出了移位寄存器单元的时序图，结合图3对移位寄存器单元的工作原理进行说明。需要说明的是，为方便理解，附图中高电平信号用“h”表示，低电平信号用“l”表示。
73.图4示出了在第一步step1工作时移位寄存器单元内电路控制通断的示意图。如图4所示，输入端的信号ste为高电平，第一时钟信号cke1为低电平，第二时钟信号cke2为高电平。在信号ste为高电平作用下，第八晶体管t8关闭；在第二时钟信号cke2为高电平作用下，第四晶体管t4和第九晶体管t9关闭。在第一时钟信号cke1为低电平作用下，第一晶体管t1和第六晶体管t6导通；第一电压信号vee为持续低电平信号，因此，第二晶体管t2和第七晶体管t7始终为导通状态。第一晶体管t1和第二晶体管t2导通，高电平的输入信号ste通过第一晶体管t1和第二晶体管t2传输至第一节点n1，此时第一节点n1为高电平，第一节点n1为高电平使第十二晶体管t12和第十四晶体管t14在此阶段保持关闭。第六晶体管t6和第七晶体管t7导通，第一电压信号vee通过第六晶体管t6和第七晶体管t7传输至第二节点n2，第二节点n2与第二电容c2的第二端连接，第二时钟信号cke2与第二电容c2的第一端连接，在第
二时钟信号cke2和第一电压信号vee作用下，第二电容c2进行充电，第二电容c2的第一端为高电平，第二电容c2的第二端为低电平。在第二节点n2为低电平作用下，第三晶体管t3、第五晶体管t5和第十晶体管t10导通。第二电压信号vdd通过第三晶体管t3传输至第一电容c1的第一端，此时第一电容c1的第一端与第一电容c1的第二端均为高电平。在前一时刻，第十三晶体管t13为关闭状态，因此，在第一步step1中，移位寄存器单元的第一输出模块和第二输出模块均无信号输出，输出端的信号eout保持前一时刻的低电位。
74.图5示出了在第一步step2时移位寄存器单元内电路控制通断的示意图。此时刻下，第一时钟信号cke1为高电平，第二时钟信号cke2为低电平，输入端的信号ste为高电平，第二节点n2在第二电容c2作用下保持为低电平。与step1中的原理相同，在第一时钟信号cke1为高电平作用下，第一晶体管t1和第六晶体管t6关闭；在ste为高电平作用下，第八晶体管t8关闭。在第二时钟信号cke2以及第二节点n2为低电平作用下，第三晶体管t3、第四晶体管t4和第五晶体管t5导通，第二电压信号vdd传输至第一节点n1，第一节点n1此时可仍为高电平，则第十一晶体管t11、第十二晶体管t12、第十四晶体管t14关闭。第二时钟信号cke2以及第二节点n2的低电平作用下，第一电压信号vee传输至第三节点n3，第三电容c3进行充电，第三电容c3的第一端为高电平，第三电容c3的第二端为低电平，第三节点n3此时为低电位，第十三晶体管t13则导通，第二电压信号vdd通过第十三晶体管t13传输至输出端，输出端的信号eout输出为高电平信号vdd。
75.控制第十四晶体管t14开启的第一节点n1的电位在step2阶段会持续收到经过第四晶体管t4和第五晶体管t5传输的高电平信号vdd，且第一电容c1的第一端通过第三晶体管t3持续传输高电平信号vdd，因此第一节点n1在step2阶段工作时，持续保持为高电平，且无下拉影响，可控制第十四晶体管在step2阶段持续保持关闭状态。
76.图6示出了在第三步step3时移位寄存器单元内电路控制通断的示意图。此时刻下，第一时钟信号cke1为低电平信号，第二时钟信号cke2为高电平信号，输入端的信号ste为高电平信号；与step1中工作原理相同，此处不再赘述。此时刻下，第一晶体管t1、第二晶体管t2、第三晶体管t3、第五晶体管t5、第六晶体管t6、第七晶体管t7、第十晶体管t10、第十三晶体管t13导通，第四晶体管t4、第八晶体管t8、第九晶体管t9、第十一晶体管t11、第十二晶体管t12和第十四晶体管t14导通，高电平的输入信号ste通过第一晶体管t1和第二晶体管t2传输至第一节点n1，第二节点n2的电位为低电平，第三节点n3在第三电容c3作用下电位为低电平；因此，第二电压信号vdd通过第十三晶体管传输至输出端，输出端的信号eout输出为高电平信号vdd。
77.第一节点n1在step3阶段内持续保持为高电平，且无下拉影响，可控制第十四晶体管在step3阶段持续保持为关闭状态。
78.图7示出了在第四步step4时移位寄存器单元内电路控制通断的示意图。此时刻下，第一时钟信号cke1为高电平信号，第二时钟信号ck2为低电平信号，输入端的信号ste为高电平信号，与step1中工作原理相同，此处不再赘述。此时刻下，第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第七晶体管t7、第九晶体管t9、第十晶体管t10、第十二晶体管t12、第十三晶体管t13导通；第一晶体管t1、第六晶体管t6、第八晶体管t8、第十一晶体管t11、第十四晶体管t14关闭。此时刻下，通过第四晶体管t4和第五晶体管t5向第一节点n1持续输出高电平信号vdd，第二节点n2的电位为低电平，第三节点n3的电位为低电平，第
二电压信号vdd通过第十三晶体管t13传输至输出端，输出端的信号eout输出为高电平信号vdd。
79.第一节点n1在step4阶段内持续保持为高电平，且无下拉影响，可控制第十四晶体管在step4阶段持续保持为关闭状态。
80.图8示出了在第五步step5时移位寄存器单元内电路控制通断的示意图。此时刻下，第一时钟信号cke1为低电平信号，第二时钟信号cke2为高电平信号，输入端的信号ste为低电平信号；与step1中的原理相同，此处不再赘述，此时刻下，第一晶体管t1、第二晶体管t2、第三晶体管t3、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第十晶体管t10、第十一晶体管t11、第十二晶体管t12和第十四晶体管t14导通，第四晶体管t4、第九晶体管t9和第十三晶体管t13关闭。与此时刻下，第一节点n1为低电平，第二节点为低电平，第三节点为高电平；第一电压信号vee通过第十四晶体管t14传输至输出端，输出端的信号eout输出为低电平信号vee。
81.图9示出了在第六步step6时移位寄存器单元内电路控制通断的示意图。此时刻下，第一时钟信号cke1为高电平信号，第二时钟信号cke2为低电平信号，输入端的信号ste为低电平信号。与step1中的原理相同，此处不再赘述，此时刻下，第一晶体管t1、第三晶体管t3、第五晶体管t5、第六晶体管t6、第十晶体管t10、第十三晶体管t13关闭，第二晶体管t2、第四晶体管t4、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十一晶体管t11、第十二晶体管t12、第十四晶体管t14导通。此时刻下，第一节点n1为低电平，第二节点n2为高电平，第三节点n3为高电平，第一电压信号vee通过第十四晶体管t14传输至输出端，输出端的信号eout输出为低电平信号vee。
82.移位寄存器单元在之后的工作步骤重复第五步step5和第六步step6，此处不再赘述，直至开始下一帧画面开始显示时再次开启step1～step4工作步骤。
83.为进一步探究本发明实施例提供的移位寄存器单元取得的技术效果，利用仿真实验测试第一节点n1在工作时的电压波形图，图10示出了第一节点n1在工作阶段时的电压波形图。如图10所示，在移位寄存器单元输出高电平信号阶段(图10中所示的虚线框)，第一节点n1输出的电压波形无明显下拉波形出现，因此不会造成第十四晶体管t14的异常打开，不会造成移位寄存器单元的信号的异常输出。
84.如图11所示，本发明实施例还提供了一种栅极驱动电路，包括如上所述的移位寄存器单元，多个所述移位寄存器单元以级联的方式电连接，其中，第一级移位寄存器单元的输入端in连接起始脉冲信号ste，除最后一级移位寄存器单元外，其余每一级移位寄存器单元的输出端out均连接接至下一级移位寄存器单元的输入端in。
85.具体地，图11中以4个级联的移位寄存器单元为例，第一级移位寄存器单元sr1的输入端in的输入信号ste为起始脉冲信号；第一级移位寄存器单元sr1的输出端out的输出信号eout1作为第二级移位寄存器单元sr2的输入信号，第一级移位寄存器单元sr1的输出端out与第二级移位寄存器单元sr2的输入端in连接；第二级移位寄存器单元sr2的输出信号eout2作为第三级移位寄存器单元sr3的输入信号，第二级移位寄存器单元sr2的输出端out与第三级移位寄存器单元sr3的输入端in连接；第三级移位寄存器单元sr3的输出信号eout3作为第四级移位寄存器单元sr4的输入信号，第三级移位寄存器单元sr3的输出端out与第四级移位寄存器单元sr4的输入端in连接
…
以此重复，形成栅极驱动电路。
86.如图11所示，所述栅极驱动电路中还包括一时钟信号发生单元(图中未示出)，所述时钟信号发生单元用于生成第一时钟信号cke1和第二时钟信号cke2。具体地，所述第一级移位寄存器单元sr1中的第一时钟信号cke1和第二时钟信号cke2分别为时钟信号发生单元生成的第一时钟信号cke1和第二时钟信号cke2；第二级移位寄存器单元sr2中的第一时钟信号cke1和第二时钟信号cke2分别为时钟信号单元生成的第二时钟信号cke2和第一时钟信号cke1；第三级移位寄存器单元sr3中的第一时钟信号cke1和第二时钟信号cke2分别为时钟信号单元生成的第一时钟信号cke1和第二时钟信号cke2；第四级移位寄存器单元sr4中的第一时钟信号cke1和第二时钟信号cke2分别为时钟信号单元生成的第二时钟信号cke1和第一时钟信号cke2；以此类推，第n级移位寄存器单元srn中的第一时钟信号cke1与第二时钟信号cke2分别为时钟信号单元生成的第一时钟信号cke1和第二时钟信号cke2；第(n+1)级移位寄存器单元中srn+1的第一时钟信号cke1和第二时钟信号cke2分别为时钟信号发生单元生成的第二时钟信号cke2以及第一时钟信号cke1。
87.图12示出了图11所示的栅极驱动电路中的四级移位寄存器单元的输出信号波形图，如图12所示，四级移位寄存器单元的电压波形输出正常且有效输出，因此不会造成显示画面的异常显示。
88.本发明实施例还提供了一种显示装置，包括如上所述的栅极驱动电路，并以此移位寄存器单元中输出的信号逐行开启显示装置中的栅极扫描线，即各移位寄存器单元的输出信号端输出的信号即为各行像素单元的栅极扫描线信号。进一步地，该显示装置还包括源极驱动电路，用于在栅极扫描线打开时向相应的像素单元提供数据电压。
89.如图13所示，本发明另一实施例提供的一种移位寄存器单元。与图2所示的移位寄存单元相比，图13中的移位寄存器单元取消了第四晶体管t4和第五晶体管t5，但可实现与图2实施例中的移位寄存器单元相同的技术效果，但由于移位寄存器单元中晶体管数量的减少，缩小了电路布图面积，进而可减小oled屏体边框的大小，实现显示装置的窄边框效果。
90.本发明所提供的一种移位寄存器单元、栅极驱动电路及显示装置具有如下优点：
91.本发明提供的移位寄存器单元通过优化控制第一节点的电压波形，进而优化移位寄存器单元的输出信号波形，避免移位寄存器单元信号的异常输出，避免画面的异常显示。
92.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

技术特征：
1.一种移位寄存器单元，其特征在于，包括：输入模块，用于响应于第一时钟信号，以将输入端的信号传输至第一节点；第一控制模块，用于响应于所述第一时钟信号，以将第一电压信号传输至第二节点；以及用于响应于所述输入端的信号，以将所述第一时钟信号传输至所述第二节点；第二控制模块，用于响应于第二时钟信号，以将所述第一电压信号传输至第三节点；第三控制模块，用于响应于所述第一节点的信号，以将第二电压信号传输至所述第三节点；第一输出模块，用于响应于所述第三节点的信号，以将所述第二电压信号传输至输出端；第二输出模块，用于响应于所述第一节点的信号，以将所述第一电压信号传输至所述输出端；第一电容，连接于所述第一节点和第二电压信号引线之间；第二电容，连接于第二时钟信号引线和所述第二节点之间；第三电容，连接于所述第二电压信号引线和所述第三节点之间。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的控制端与第一时钟信号引线连接，所述第一晶体管的第一端与所述输入端连接，所述第一晶体管的第二端与所述第一节点连接。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输入模块还包括第二晶体管，所述第二晶体管的控制端与第一电压信号引线连接，所述第二晶体管的第一端与所述第一晶体管的第二端连接，所述第二晶体管的第二端与所述第一节点连接。4.根据权利要求2所述的移位寄存器单元，其特征在于，所述输入模块包括第三晶体管，所述第三晶体管的控制端与所述第二节点连接，所述第三晶体管的第一端与所述第二电压信号引线连接，所述第三晶体管的第二端与所述第一电容的第一端连接。5.根据权利要求4所述的移位寄存器单元，其特征在于，所述输入模块还包括第四晶体管和第五晶体管，所述第四晶体管的控制端与所述第二时钟信号引线连接，所述第四晶体管的第一端与所述第二电压信号引线连接，所述第四晶体管的第二端与所述第五晶体管的第一端连接；所述第五晶体管的控制端与所述第二节点连接，所述第五晶体管的第二端与所述第一节点连接。6.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一控制模块包括第六晶体管，所述第六晶体管的控制端与所述第一时钟信号引线连接，所述第六晶体管的第一端与所述第一电压信号引线连接，所述第六晶体管的第二端与所述第二节点连接。7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一控制模块还包括第七晶体管，所述第七晶体管的控制端与所述第一电压信号引线连接，所述第七晶体管的第一端与所述第二节点连接，所述第七晶体管的第二端与所述第二电容的第二端连接。8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第一控制模块还包括第八晶体管，所述第八晶体管的控制端与所述输入端连接，所述第八晶体管的第一端与所述第一时钟信号引线连接，所述第八晶体管的第二端与所述第二节点连接。9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第二控制模块包括第九晶
体管，所述第九晶体管的控制端与所述第二电容的第一端连接且与所述第二时钟信号引线连接，所述第九晶体管的第一端与所述第一电压信号引线连接，所述第九晶体管的第二端与所述第三节点连接。10.根据权利要求9所述的移位寄存器单元，其特征在于，所述第二控制模块还包括第十晶体管，所述第十晶体管的控制端与所述第二电容的第二端连接，所述第十晶体管的第一端与所述第九晶体管的第二端连接，所述第十晶体管的第二端与所述第三节点连接。11.根据权利要求10所述的移位寄存器单元，其特征在于，所述第三控制模块包括第十一晶体管，所述第十一晶体管的控制端与所述第一节点连接，所述第十一晶体管的第一端与所述第二电压信号引线连接，所述第十一晶体管的第二端与所述第三节点连接。12.根据权利要求11所述的移位寄存器单元，其特征在于，还包括第十二晶体管，所述第十二晶体的控制端与所述第一节点连接，所述第十二晶体管的第一端与所述第二时钟信号引线连接，所述第十二晶体管的第二端与所述第一电容的第二端连接。13.根据权利要求12所述的移位寄存器单元，其特征在于，所述第一输出模块包括第十三晶体管，所述第十三晶体管的控制端与所述第三节点连接，所述第十三晶体管的第一端与所述第二电压信号引线连接，所述第十三晶体管的第二端与所述输出端连接；所述第二输出模块包括第十四晶体管，所述第十四晶体管的控制端与所述第一节点连接，所述第十四晶体管的第一端与第一电压信号引线连接，所述第十四晶体管的第二端与所述输出端连接。14.一种栅极驱动电路，其特征在于，包括如权利要求1-13任一项所述的移位寄存器单元。15.一种显示装置，其特征在于，包括如权利要求14所述的栅极驱动电路。

技术总结
本发明提供了一种移位寄存器单元、栅极驱动电路及显示装置。该移位寄存器单元包括输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块、第二输出模块、第一电容、第二电容及第三电容；其中，输入模块控制第一节点的电位，第一控制模块控制第二节点的电位，第二控制模块及第三控制模块控制第三节点的电位；第一电容的一端连接于第一节点；第二电容的一端与第二节点连接；第三电容的一端与第三节点连接。本发明提供的移位寄存器单元通过优化第一节点的电压波形，进而优化移位寄存器单元的输出信号波形，避免移位寄存器单元信号的异常输出，避免画面的异常显示。避免画面的异常显示。避免画面的异常显示。


技术研发人员：曾迎祥 肖丽娜 王琦 刘杰
受保护的技术使用者：上海和辉光电股份有限公司
技术研发日：2023.07.05
技术公布日：2023/9/23