一种双边沿采样串行通信接口电路的制作方法

1.本公开属于闪存存储器领域，特别涉及一种双边沿采样串行通信接口电路。


背景技术：

2.随着存储芯片的发展，用户对存储器芯片读操作的速度要求越来越高，进而存储器芯片在原来单边沿采样串行通信接口的基础上，开发了双边沿采样串行通信接口。但是双边沿采样的串行通信接口要对后续电路重新设计，为了适配前端双边沿采样的电路，需要更换后续模块，消耗大量的成本，造成极大的浪费。


技术实现要素：

3.本发明提供一种双边沿采样串行通信接口电路，旨在至少解决现有技术中存在的技术问题之一。
4.本发明的技术方案为一种双边沿采样串行通信接口电路，包括：时钟转换模块，所述时钟转换模块的输入端与接口时钟连接；选择器，所述选择器的第一输入端与接口时钟连接，所述选择器的第二输入端与所述时钟转换模块的输出端连接；选通控制模块，用于控制所述选择器的输出，所述选通控制模块与所述选择器的第三输入端连接；内核模块，所述内核模块与所述选择器的输出端连接。
5.进一步，所述选择器包括在单边沿时钟的工作模式，所述选择器接通所述第一输入端并截止所述第二输入端，输出时钟为接口时钟，所述内核模块直接接收接口时钟执行单边沿时钟读指令。
6.进一步，所述选择器包括在双边沿时钟的工作模式，所述选择器接通所述第二输入端并截止所述第一输入端，输出时钟为所述时钟转换模块的输出时钟，所述内核模块接收转换后的时钟执行单边沿时钟读指令。
7.进一步，所述内核模块包括在单边沿时采样的时序工作模式，所述单边沿时采样的时序工作模式为在时钟上升沿时采样所述选通控制模块的指令和地址信号，加上预设数量的时钟信号，在时钟下降沿时输出数据。
8.进一步所述内核模块包括在双边沿时采样的时序工作模式，所述双边沿时采样的时序工作模式为在时钟上升沿时采样所述选通控制模块的指令、双边沿采样地址和预设数量的时钟信号，在时钟双边沿时输出数据，所述双边沿包括上升沿和下降沿。
9.进一步，所述时钟转换模块包括依次连接的延时模块和逻辑电路模块，所述延时模块的输入端与接口时钟连接，所述逻辑电路模块的输出端与所述选择器的第二输入端连接。
10.进一步，所述延时模块和所述逻辑电路模块把接口时钟转换为可调占空比的2倍频时钟信号。
11.进一步，所述逻辑电路模块输出信号的高电平宽度由所述延时模块确定。
12.进一步，所述选通控制模块包括同步模块和选择控制模块，所述同步模块的输出
端与所述选择控制模块的输入端连接，所述选择控制模块的输出端与所述选择器的第三输入端连接。
13.进一步，所述选通控制模块还包括指令输入阶段标志位、地址输入阶段标志位、伪时钟输入阶段标志位和数据输出阶段标志位，所述指令输入阶段标志位的输出端、所述地址输入阶段标志位的输出端、所述伪时钟输入阶段标志位的输出端和所述数据输出阶段标志位的输出端分别与所述同步模块的输入端连接。
14.本发明的有益效果如下，
15.本技术中，提出一种双边沿采样串行通信接口电路，所述的双边沿采样串行通信接口电路在单边沿接口时序的基础上加上时钟转换模块，既可完成双边沿采样接口，使得读操作内核电路设计仍然采用单边沿电路，无需任何改动，适用于单线spi、双线spi、四线spi、qpi等通用接口通信协议。
附图说明
16.图1是根据本发明的双边沿采样串行通信接口电路的示意图。
17.图2是根据本发明的双边沿采样串行通信接口电路的单边沿采样串行通信接口时序图。
18.图3是根据本发明的双边沿采样串行通信接口电路的双边沿采样串行通信接口时序图。
19.图4是根据本发明的双边沿采样串行通信接口电路的时钟转换模块的示意图。
20.图5是根据本发明的双边沿采样串行通信接口电路的延时模块和逻辑电路模块的时序图。
21.图6是根据本发明的双边沿采样串行通信接口电路的双边沿时钟输入转换为单边沿时钟的时序图。
22.图7是根据本发明的双边沿采样串行通信接口电路的示意图。
23.图8是根据本发明的双边沿采样串行通信接口电路的第一均衡电路的电路图。
24.图9是根据本发明的双边沿采样串行通信接口电路的第二均衡电路的示意图。
25.图10是根据本发明的微流控芯片插入双边沿采样串行通信接口电路实施例的第一电平移位放大电路或第二电平移位放大电路或第三电平移位放大电路中带参考的电平移位放大器电路的电路图。
26.图11是根据本发明的微流控芯片插入双边沿采样串行通信接口电路实施例的第一电平移位放大电路或第二电平移位放大电路或第三电平移位放大电路中不匹配差分电平移位放大器电路的电路图。
27.图12是根据本发明的微流控芯片插入双边沿采样串行通信接口电路的鉴相电路的电路图。
28.图13是根据本发明的微流控芯片插入双边沿采样串行通信接口电路的电压电流转换电路的电路图。
29.图14是根据本发明的微流控芯片插入双边沿采样串行通信接口电路的环路滤波电路的电路图。
30.图15是根据本发明的微流控芯片插入双边沿采样串行通信接口电路的解码电路
的电路图。
31.上述图中，100、时钟转换模块；110、延时模块；120、逻辑电路模块；200、选择器；300、选通控制模块；310、同步模块；320、选择控制模块；330、指令输入阶段标志位；340、地址输入阶段标志位；350、伪时钟输入阶段标志位；360、数据输出阶段标志位；400、内核模块；500、组合均衡模块；510、第一均衡电路；520、第二均衡电路；521、第一通道处理部；522、第二通道处理部；523、第三通道处理部；524、第一乘加器；525、第二乘加器；600、时钟重建模块；610、鉴相电路；620、电压电流转换电路；630、环路滤波电路；640、压控振荡器；650、时钟缓冲器；700、解码电路。
具体实施方式
32.以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整的描述，以充分地理解本发明的目的、方案和效果。需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。
33.需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。此外，本发明中所使用的上、下、左、右、顶、底等描述仅仅是相对于附图中本发明各组成部分的相互位置关系来说的。
34.此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。
35.应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种元件，但这些元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。例如，在不脱离本公开范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。
36.参照图1至图6，本技术中，提出一种双边沿采样串行通信接口电路，参照图1，所述的双边沿采样串行通信接口电路包括：时钟转换模块100，所述时钟转换模块100的输入端与接口时钟连接；选择器200，所述选择器200的第一输入端与接口时钟连接，所述选择器200的第二输入端与所述时钟转换模块100的输出端连接；选通控制模块300，用于控制所述选择器200的输出，所述选通控制模块300与所述选择器200的第三输入端连接；内核模块400，所述内核模块400与所述选择器200的输出端连接。
37.具体地，参照图1，当指令为单边沿时钟指令时，所述选择器200的第一输入端连通，选择器200选择0，即输出时钟为接口时钟，内核模块400直接接收接口时钟执行单边沿时钟读指令；
38.当指令为双边沿时钟指令时，所述选择器200的第二输入端连通，选择器200选择1，即输出时钟为时钟转换模块100输出时钟，内核模块400接收转换后的时钟执行单边沿时钟读指令；
39.无论是单边沿时钟指令还是双边沿时钟指令，内核模块400都采用单边沿时钟读指令操作，达到保持内核电路不变的技术效果，使得同样的所述内核模块400能适配单边沿
和双边沿的时钟指令。
40.本发明的有益效果如下，
41.本技术中，提出一种双边沿采样串行通信接口电路，所述的双边沿采样串行通信接口电路在单边沿接口时序的基础上加上时钟转换模块100，既可完成双边沿采样接口，使得读操作内核电路设计仍然采用单边沿电路，无需任何改动，适用于单线spi、双线spi、四线spi、qpi等通用接口通信协议。
42.进一步，所述选择器200包括在单边沿时钟的工作模式，所述选择器200接通所述第一输入端并截止所述第二输入端，输出时钟为接口时钟，所述内核模块400直接接收接口时钟执行单边沿时钟读指令。
43.进一步，所述选择器200包括在双边沿时钟的工作模式，所述选择器200接通所述第二输入端并截止所述第一输入端，输出时钟为所述时钟转换模块100的输出时钟，所述内核模块400接收转换后的时钟执行单边沿时钟读指令。
44.进一步，参照图2，所述内核模块400包括在单边沿时采样的时序工作模式，所述单边沿时采样的时序工作模式为在时钟上升沿时采样所述选通控制模块300的指令和地址信号，加上预设数量的时钟信号，在时钟下降沿时输出数据。
45.进一步，参照图3，所述内核模块400包括在双边沿时采样的时序工作模式，所述双边沿时采样的时序工作模式为在时钟上升沿时采样所述选通控制模块300的指令、双边沿采样地址和预设数量的时钟信号，在时钟双边沿时输出数据，所述双边沿包括上升沿和下降沿。
46.进一步，参照图4和图5，所述时钟转换模块100包括依次连接的延时模块110和逻辑电路模块120，所述延时模块110的输入端与接口时钟连接，所述逻辑电路模块120的输出端与所述选择器200的第二输入端连接。
47.进一步，所述延时模块110和所述逻辑电路模块120把接口时钟转换为可调占空比的2倍频时钟信号。
48.所述时钟转换模块100接口时钟通过延时模块110和逻辑电路模块120转为占空比可调的2倍频时钟信号；通过指令/地址/dummy时钟输入阶段标志位的同步信号切换接口时钟和2倍频时钟信号。
49.进一步，参照图5，所述逻辑电路模块120输出信号的高电平宽度由所述延时模块110确定。
50.进一步，参照图4，所述选通控制模块300包括同步模块310和选择控制模块320，所述同步模块310的输出端与所述选择控制模块320的输入端连接，所述选择控制模块320的输出端与所述选择器200的第三输入端连接。
51.进一步，参照图4，所述选通控制模块300还包括指令输入阶段标志位330、地址输入阶段标志位340、伪时钟输入阶段标志位350和数据输出阶段标志位360，所述指令输入阶段标志位330的输出端、所述地址输入阶段标志位340的输出端、所述伪时钟输入阶段标志位350的输出端和所述数据输出阶段标志位360的输出端分别与所述同步模块310的输入端连接。
52.参照图6，图3双边沿时钟输入转换为图2单边沿时钟的实例时序图，其中，接口时钟为图3的双边沿时钟；经过时钟转换模块100后得到转换时钟输出信号，可以看出此信号
与图2的时钟信号完全相等，因此外部的双边沿时钟到了内部转换为单边沿时钟，然后复用单边沿内核电路工作。
53.此外，参照图7至图15，本发明还提出一种高速率下的双边沿串行通信接收电路，参照图7，所述的高速率下的双边沿串行通信接收电路包括：组合均衡模块500，所述组合均衡模块500包括依次连接的第一均衡电路510和第二均衡电路520；时钟重建模块600，所述时钟重建模块600包括依次连接的鉴相电路610、电压电流转换电路620、环路滤波电路630、压控振荡器640和时钟缓冲器650，所述鉴相电路610的信号输入端与所述第二均衡电路520的输出端连接，所述鉴相电路610的时钟输入端与所述时钟缓冲器650的输出端连接；解码电路700，所述第二均衡电路520和所述时钟重建模块600分别与所述解码电路700连接。
54.在一个具体的实施例中，所述的高速率下的双边沿串行通信接收电路包括一个由连续时间线性均衡器(ctle)和1抽头判决反馈均衡器(dfe)构成的组合均衡器。连续时间线性均衡器(ctle)采用源级电容退化结构来拓展电路带宽。在1抽头判决反馈均衡器(dfe)的设计中，针对高速率串行信号有四个电平，设计电平移位和限幅放大器，能够判决四个电平并生成三路温度计码，再利用第一锁存器、第二锁存器、第三锁存器和乘加器实现1抽头判决反馈均衡器(dfe)反馈补偿。
55.所述时钟重建模块600采用pll环路结构，主要包括bang-bang鉴相电路610(pd)，电压电流转换电路620(v/i)，环路滤波电路630(lpf)和压控振荡器640(vco)。鉴相电路610(pd)中的高速异或门采用完全对称结构，避免静态相位失调，压控振荡器640(vco)采用lc结构，获得良好的相噪特性。解码电路700采用特殊展平结构的三输入异或门，具有带宽大的优点，在高速率下能够正常工作。
56.所述的高速率下的双边沿串行通信接收电路能在在高速传输中克服信道噪声，实现保持较高的信噪比。
57.进一步，参照图8，所述第一均衡电路510为线性均衡器，所述第一均衡电路510包括第一差分部、第二差分部和低通反馈部，所述第一差分部和所述第二差分部分别与所述低通反馈部的两侧连接；所述第一差分部包括依次连接的第一电阻r1、第一场效应管m1和第一电流源i1，所述第一电阻r1的第一端与电源vdd连接，所述第一电阻r1的第二端与所述第一场效应管m1的漏极连接，所述第一电阻r1的第二端通过第一电容c1接地，所述第一场效应管m1的源极与所述第一电流源i1的输入端连接，所述第一电流源i1的输出端接地；所述第二差分部包括依次连接的第二电阻r2、第二场效应管m2和第二电流源i2，所述第二电阻r2的第一端与电源vdd连接，所述第二电阻r2的第二端与所述第二场效应管m2的漏极连接，所述第二电阻r2的第二端通过第二电容c2接地，所述第二场效应管m2的源极与所述第二电流源i2的输入端连接，所述第二电流源i2的输出端接地；所述低通反馈部包括并联连接的第三电阻r3和第三电容c3，所述第三电阻r3的第一端和所述第三电容c3的第一端分别与所述第一电流源i1的输入端连接，所述第三电阻r3的第二端和所述第三电容c3的第二端分别与所述第二电流源i2的输入端连接。所述第一均衡电路510在基本cml差分对的基础上，通过在输入差分mos管即所述第一场效应管m1和所述第二场效应管m2的源级引入并联的第三电阻r3和第三电容c3构成的低通反馈网络，从而实现闭环的高通特性。
58.进一步，参照图9，所述第二均衡电路520为非线性均衡器，所述第二均衡电路520包括依次并联连接的第一通道处理部521、第二通道处理部522和第三通道处理部523，所述
第一通道处理部521包括依次连接的第一电平移位放大电路、第一限幅放大器和第一锁存器；所述第二通道处理部522包括依次连接的第二电平移位放大电路、第二限幅放大器和第二锁存器；所述第三通道处理部523包括依次连接的第三电平移位放大电路、第三限幅放大器和第三锁存器。均衡后的信号经过电平移位器后分为三路，在眼图上，这三路信号的下，中，上三个眼睛的中心被都被移到零电平处，以便后续的第一限幅放大器、第二限幅放大器和第三限幅放大器能够正常工作。第一电平移位放大电路、第二电平移位放大电路和第三电平移位放大电路的结构首先要满足带宽的要求，其次是对电路线性度的要求，保证移位后的信号不能畸变。
59.进一步，参照图9，所述第二均衡电路520还包括反馈部，所述反馈部包括第一乘加器524和第二乘加器525；所述第一乘加器524的第一输入端与所述第一均衡电路510的输出端连接，所述第一乘加器524的第二输入端与所述第二乘加器525的输出端连接，所述第一乘加器524的输出端分别与所述第一电平移位放大器、所述第二电平移位放大器和所述第三电平移位放大器的输入端连接；所述第二乘加器525的第一输入端与所述第一锁存器的输出端连接，所述第二乘加器525的第二输入端与所述第二锁存器的输出端连接，所述第二乘加器525的第三输入端与所述第三锁存器的输出端连接，所述第二乘加器525的输出端与所述第一乘加器524的第二输入端连接。
60.进一步，参照图10，所述第一电平移位放大电路或第二电平移位放大电路或第三电平移位放大电路为带参考的电平移位放大器电路，所述带参考的电平移位放大器电路包括第四电阻r4、第五电阻r5、第三场效应管m3、第四场效应管m4、第五场效应管m5、第六场效应管m6、第三电流源i3、第四电流源i4、第一参考电压源vref1和第二参考电压源vref2，所述第三场效应管m3的栅极和所述第四场效应管m4的栅极构成输入端，所述第三场效应管m3的漏极和所述第四场效应管m4的漏极分别通过第四电阻r4和第五电阻r5与电源vdd连接，所述第三场效应管m3的源极和所述第四场效应管m4的源极通过第三电流源i3接地；所述第五电阻r5的第二端和所述第四电阻r4的第二端构成输出端，所述第五场效应管m5的栅极和所述第六场效应管m6的栅极分别通过所述第一参考电压源vref1和所述第二参考电压源vref2接地，所述第五场效应管m5的漏极与所述第四电阻r4的第二端连接，所述第六场效应管m6的漏极与所述第五电阻r5的第二端连接，所述第五场效应管m5的源极和所述第六场效应管m6的源极均通过所述第四电流源i4接地。
61.进一步，参照图11，所述第一电平移位放大电路或第二电平移位放大电路或第三电平移位放大电路为不匹配差分电平移位放大器电路，所述不匹配差分电平移位放大器电路包括第六电阻r6、第七电阻r7、第七场效应管m7、第八场效应管m8、第九场效应管m9、第一零场效应管m10、第五电流源i5和第六电流源i6，所述第七场效应管m7的栅极和所述第八场效应管m8的栅极构成输入端，所述第七场效应管m7的漏极和所述第八场效应管m8的漏极分别通过第六电阻r6和第七电阻r7与电源vdd连接，所述第七场效应管m7的源极和所述第八场效应管m8的源极通过第五电流源i5接地；所述第七电阻r7的第二端和所述第六电阻r6的第二端构成输出端，所述第九场效应管m9的栅极和所述第一零场效应管m10的栅极分别通过所述第七场效应管m7的栅极和所述第八场效应管m8的栅极连接，所述第九场效应管m9的漏极和所述第一零场效应管m10的漏极均通过第六电流源i6与地连接。
62.进一步，参照图12，所述鉴相电路610包括第一触发器ff1、第二触发器ff2、第三触
发器ff3、第四触发器ff4、第一异或门xor1和第二异或门xor2，所述第一触发器ff1、所述第二触发器ff2、所述第三触发器ff3和所述第四触发器ff4均为d触发器；所述第一触发器ff1和所述第三触发器ff3的输入端与所述第二均衡电路520的输出端连接，所述第二触发器ff2的输入端和所述第一异或门xor1的第一输入端分别与所述第一触发器ff1的输出端连接，所述第四触发器ff4的输入端和所述第三触发器ff3的输出端连接，所述第二触发器ff2的输出端与所述第二异或门xor2的第二输入端连接，所述第四触发器ff4的输出端分别与所述第一异或门xor1的第二输入端和所述第二异或门xor2的第一输入端连接；所述第一异或门xor1的输出端与所述电压电流转换电路620的第一输入端连接，所述第二异或门xor2的输出端与所述电压电流转换电路620的第二输入端连接。
63.进一步，参照图13，所述电压电流转换电路620包括第一一场效应管m11、第一二场效应管m12、第一三场效应管m13、第一四场效应管m14、第一五场效应管m15、第一六场效应管m16、第七电流源i7和第八电流源i8，所述第一一场效应管m11、第一二场效应管m12的源极、所述第一四场效应管m14的漏极和所述第一五场效应管m15的漏极分别与电源vdd连接，所述第一一场效应管m11的栅极、所述第一二场效应管m12的栅极和所述第一三场效应管m13的漏极相互连接，所述第一三场效应管m13的源极和所述第一四场效应管m14的源极均通过所述第七电流源i7与地连接，所述第一三场效应管m13的栅极和所述第一四场效应管m14的栅极构成的输入端与所述鉴相电路610的第二异或门xor2的输出连接；所述第一二场效应管m12的漏极与所述第一六场效应管m16的漏极连接并引出电压电流转换输出端，所述第一五场效应管m15的源极和所述第一六场效应管m16的源极通过所述第八电流源i8与地连接，所述第一六场效应管m16的栅极和所述第一五场效应管m15的栅极构成的输入端与所述鉴相电路610的第一异或门xor1的输出连接。
64.进一步，参照图14，所述环路滤波电路630包括第八电阻r8、第四电容c4和第五电容c5，所述电压电流转换输出端、所述第八电阻r8和所述第四电容c4依次连接，所述第四电容c4的第二端接地，所述第五电容c5的第一端与所述电压电流转换输出端连接并引出环路滤波电路630的输出，所述第五电容c5的第二端接地。
65.进一步，参照图15，所述解码电路700包括第九电阻r9、第一零电阻r10、第一七场效应管m17、第一八场效应管m18、第一九场效应管m19、第二零场效应管m20、第二一场效应管m21、第二二场效应管m22、第二三场效应管m23、第九电流源i9、第一零电流源i10、第一一电流源i11和第一二电流源i12，所述第一七场效应管m17的栅极和第一八场效应管m18的栅极与所述第一通道处理部521的输出连接，所述第一九场效应管m19的栅极和第二零场效应管m20的栅极与所述第二通道处理部522的输出连接，所述第二一场效应管m21的栅极和第二二场效应管m22的栅极与所述第一通道处理部521的输出连接；所述第一七场效应管m17的漏极通过所述第九电阻r9与电源vdd连接，所述第二三场效应管m23的漏极通过第一零电阻r10与电源vdd连接，所述第一八场效应管m18的漏极、所述第二零场效应管m20的漏极、所述第二二场效应管m22的漏极和所述第二三场效应管m23的栅极分别与电源vdd连接，所述第一九场效应管m19的漏极与所述第一零电阻r10的第二端连接，所述第二一场效应管m21的漏极与所述第九电阻r9的第二端连接，所述第一九场效应管m19的漏极与所述第二一场效应管m21的漏极构成输出端；所述第一七场效应管m17的源极和所述第一八场效应管m18的源极通过所述第九电流源i9接地，所述第一九场效应管m19的源极和所述第二零场效应
管m20的源极通过所述第一零电流源i10接地，所述第二一场效应管m21的源极和所述第二二场效应管m22的源极通过所述第一一电流源i11接地，所述第二三场效应管m23的源极通过所述第一二电流源i12接地；所述第九电流源i9的电流、所述第一零电流源i10的电流和所述第一一电流源i11的电流相等且为所述第一二电流源i12电流大小的两倍。所述解码电路700有三个差分对，分别接收三个输入信号da、db和dc。输出两端由于不同的总电流流过可能导致共模偏移，所以在输出的正端还接入一个额外的分支，其尾电流为差分对的一半，以便平衡输出端的直流电平，同时lsb解码器后还需接cml缓冲器进一步修正共模偏移。该结构内部寄生的电容少，具有带宽大的特点。
66.以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开保护的范围之内。都应属于本发明的保护范围。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

技术特征：
1.一种双边沿采样串行通信接口电路，其特征在于，包括：时钟转换模块(100)，所述时钟转换模块(100)的输入端与接口时钟连接；选择器(200)，所述选择器(200)的第一输入端与接口时钟连接，所述选择器(200)的第二输入端与所述时钟转换模块(100)的输出端连接；选通控制模块(300)，用于控制所述选择器(200)的输出，所述选通控制模块(300)与所述选择器(200)的第三输入端连接；内核模块(400)，所述内核模块(400)与所述选择器(200)的输出端连接。2.根据权利要求1所述的双边沿采样串行通信接口电路，其特征在于，所述选择器(200)包括在单边沿时钟的工作模式，所述选择器(200)接通所述第一输入端并截止所述第二输入端，输出时钟为接口时钟，所述内核模块(400)直接接收接口时钟执行单边沿时钟读指令。3.根据权利要求1所述的双边沿采样串行通信接口电路，其特征在于，所述选择器(200)包括在双边沿时钟的工作模式，所述选择器(200)接通所述第二输入端并截止所述第一输入端，输出时钟为所述时钟转换模块(100)的输出时钟，所述内核模块(400)接收转换后的时钟执行单边沿时钟读指令。4.根据权利要求1所述的双边沿采样串行通信接口电路，其特征在于，所述内核模块(400)包括在单边沿时采样的时序工作模式，所述单边沿时采样的时序工作模式为在时钟上升沿时采样所述选通控制模块(300)的指令和地址信号，加上预设数量的时钟信号，在时钟下降沿时输出数据。5.根据权利要求1所述的双边沿采样串行通信接口电路，其特征在于，所述内核模块(400)包括在双边沿时采样的时序工作模式，所述双边沿时采样的时序工作模式为在时钟上升沿时采样所述选通控制模块(300)的指令、双边沿采样地址和预设数量的时钟信号，在时钟双边沿时输出数据，所述双边沿包括上升沿和下降沿。6.根据权利要求1所述的双边沿采样串行通信接口电路，其特征在于，所述时钟转换模块(100)包括依次连接的延时模块(110)和逻辑电路模块(120)，所述延时模块(110)的输入端与接口时钟连接，所述逻辑电路模块(120)的输出端与所述选择器(200)的第二输入端连接。7.根据权利要求6所述的双边沿采样串行通信接口电路，其特征在于，所述延时模块(110)和所述逻辑电路模块(120)把接口时钟转换为可调占空比的2倍频时钟信号。8.根据权利要求6所述的双边沿采样串行通信接口电路，其特征在于，所述逻辑电路模块(120)输出信号的高电平宽度由所述延时模块(110)确定。9.根据权利要求1所述的双边沿采样串行通信接口电路，其特征在于，所述选通控制模块(300)包括同步模块(310)和选择控制模块(320)，所述同步模块(310)的输出端与所述选择控制模块(320)的输入端连接，所述选择控制模块(320)的输出端与所述选择器(200)的第三输入端连接。10.根据权利要求9所述的双边沿采样串行通信接口电路，其特征在于，所述选通控制模块(300)还包括指令输入阶段标志位(330)、地址输入阶段标志位(340)、伪时钟输入阶段标志位(350)和数据输出阶段标志位(360)，所述指令输入阶段标志位(330)的输出端、所述
地址输入阶段标志位(340)的输出端、所述伪时钟输入阶段标志位(350)的输出端和所述数据输出阶段标志位(360)的输出端分别与所述同步模块(310)的输入端连接。

技术总结
本发明涉及一种双边沿采样串行通信接口电路，包括：时钟转换模块100，所述时钟转换模块100的输入端与接口时钟连接；选择器200，所述选择器200的第一输入端与接口时钟连接，所述选择器200的第二输入端与所述时钟转换模块100的输出端连接；选通控制模块300，用于控制所述选择器200的输出，所述选通控制模块300与所述选择器200的第三输入端连接；内核模块400，所述内核模块400与所述选择器200的输出端连接。本申请提出一种双边沿采样串行通信接口电路，所述的双边沿采样串行通信接口电路在单边沿接口时序的基础上加上时钟转换模块100，既可完成双边沿采样接口，使得读操作内核电路设计仍然采用单边沿电路，无需任何改动，适用于单线SPI、双线SPI、四线SPI、QPI等通用接口通信协议。口通信协议。口通信协议。


技术研发人员：安友伟 逯钊琦
受保护的技术使用者：合肥博雅半导体有限公司
技术研发日：2023.07.13
技术公布日：2023/9/23