半导体器件及半导体器件的制造方法与流程

1.本技术涉及半导体技术领域，特别是一种半导体器件及半导体器件的制造方法。


背景技术：

2.bcd(bjt-cmos-dmos)器件包括双极性晶体管(bipolar junction transistor，bjt)、互补式金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)以及横向扩散金属氧化物半导体(double-diffused metal-oxide-semiconductor，dmos)，bjt为用于处理模拟信号，cmos用于控制数字讯号，dmos用于高压或高功率输出的驱动器。因此，bcd器件综合bjt、cmos以及dmos的性能而具备高跨导、耐压性强、抗噪性好、集成度高以及低功耗等优点。
3.高压n型金属氧化物半导体晶体管通常使用n型掺杂多晶硅作为栅极，以降低器件阈值及保证器件有足够的栅极驱动能力。当栅极氧化层很薄时，积累区在漏极-栅极高压差下会与漂移区形成电场，导致热载流子效应严重，器件的电流表现随时间变化逐渐变差，可靠性受到挑战。在高频应用下，开关损耗逐渐占据损耗主导地位，漏极-栅极电容值是开关损耗高低的主导因素，漏极-栅极电容值主要由漏极-栅极之间的氧化层厚度决定，而氧化层厚度的设计受限于击穿电压和导通电阻的设计权衡，不能任意改动。因此，n型掺杂多晶硅栅在漏极-栅极高压差下无法形成耗尽层，故漏极-栅极电容通常较大，开关损耗高。


技术实现要素：

4.根据前述，本技术提供一种半导体器件及半导体器件的制造方法，解决多晶硅栅无法在漏极-栅极高压差下形成耗尽层的问题。
5.基于上述目的，本技术提供一种半导体器件，包括衬底、阱区、体区、源区、漏区、隔离结构以及栅极。阱区设置于衬底中且为第一掺杂类型。体区设置于衬底中且与阱区相邻，并为与第一掺杂类型相反的第二掺杂类型。源区设置于体区中，并为第一掺杂类型。漏区设置于阱区中，并为第一掺杂类型。隔离结构设置于衬底上并从漏区延伸至源区。栅极设置于隔离结构上并包括彼此相邻的第一栅极区及第二栅极区，第一栅极区为第一掺杂类型，第二栅极区为第二掺杂类型。
6.在本技术的实施例中，第一栅极区至少位于体区上方的隔离结构上，第二栅极区位于阱区上方的隔离结构上。
7.在本技术的实施例中，半导体器件更包括体接触区，体接触区位于体区中并与源区相邻，体接触区为第二掺杂类型。
8.在本技术的实施例中，隔离结构包括第一氧化层及第二氧化层。第一氧化层位于阱区表面及第一氧化层的一侧与漏区相邻，第一氧化层相对于衬底的表面凸出及往阱区延伸。第二氧化层位于所述第一氧化层的另一侧，并至少延伸至源区。
9.在本技术的实施例中，隔离结构包括填充第一绝缘层的浅沟槽及第二绝缘层。浅沟槽位于阱区中，第二绝缘层至少位于浅沟槽和源区之间。
10.在本技术的实施例中，衬底包括沟道区域、积累区以及漂移区，沟道区域、积累区以及漂移区位于源区和漏区之间，沟道区域位于栅极下方的体区中，漂移区位于第一氧化层或浅沟槽下方的阱区中中，积累区位于沟道区域和漂移区之间。
11.在本技术的实施例中，第一栅极区位于沟道区域，第二栅极区位于漂移区及积累区。
12.在本技术的实施例中，第一栅极区位于沟道区域及积累区，第二栅极区位于漂移区及积累区。
13.在本技术的实施例中，栅极更包括前置栅极区，前置栅极区设置于第一栅极区及第二栅极区之间且位于积累区，前置栅极区为第一掺杂类型和/或第二掺杂类型，前置栅极区的掺杂浓度小于第一栅极区及第二栅极区的掺杂浓度。
14.基于上述目的，本技术提供一种半导体器件的制造方法，包括；形成第一掺杂类型的阱区与第二掺杂类型的体区在衬底中，其中阱区与体区彼此相邻且第二掺杂类型与第一掺杂类型相反；形成第一掺杂类型的漏区在阱区中；形成第一掺杂类型的源区在体区中；形成隔离结构于衬底上，其中隔离结构从漏区延伸至源区；形成栅极于隔离结构上；对栅极的第一部分进行离子注入，形成第一掺杂类型的第一栅极区；对栅极的第二部分进行离子注入，形成第二掺杂类型的第二栅极区。
15.在本技术的实施例中，半导体器件的制造方法更包括：在阱区中形成第一掺杂类型的漏区；在体区中形成第一掺杂类型的源区。其中，漏区、源区以及第一栅极区同步形成。
16.在本技术的实施例中，半导体器件的制造方法更包括：在体区中形成第二掺杂类型的体接触区，其中体接触区和第二栅极区同步形成。
17.在本技术的实施例中，第一栅极区至少位于体区上方的隔离结构上，第二栅极区至少位于部分阱区上方的隔离结构上。
18.在本技术的实施例中，对栅极的第一部分进行离子注入以形成第一掺杂类型的第一栅极区包括：形成第一掩膜于衬底上，其中第一掩膜至少部分覆盖体区；以第一掩膜和隔离结构为基准，进行离子注入，分别形成第一掺杂类型的第一栅极区、第一掺杂类型的漏区、第一掺杂类型的源区在栅极中、在阱区中以及体区中；去除第一掩膜。
19.在本技术的实施例中，对栅极的第二部分进行离子注入以形成第二掺杂类型的第二栅极区包括：形成第二掩膜于衬底上及第一栅极区上，其中第二掩膜至少覆盖漏区及源区，并暴露部分体区；以所述第二掩膜为基准，进行离子注入，分别形成所述第二掺杂类型的所述第二栅极区及所述第二掺杂类型的体接触区在所述栅极中及所述体区中；去除第二掩膜。
20.在本技术的实施例中，半导体器件的制造方法更包括：对栅极的前置部分进行离子注入，形成前置栅极区，其中，所述前置栅极区位于所述第一栅极区和所述第二栅极区之间。
21.综上所述，本技术的半导体器件及半导体器件的制造方法，透过配置两种相反掺杂类型的第一栅极区与第二栅极区，促使栅极参与耗尽以形成耗尽层，降低积累区表面电场和漏极-栅极电容，进而减小热载流子注入效应带来的影响。因此，本技术的半导体器件的电流随着时间变化而保持稳定不变，从而提高半导体器件的可靠性及优化半导体器件的开关损耗。
22.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明较佳的实施例并配合附图对本发明进行详细说明。
附图说明
23.图1a为根据本技术一实施例绘示半导体器件的截面图。
24.图1b为根据本技术另一实施例绘示半导体器件的截面图。
25.图2为根据本技术又一实施例绘示半导体器件的截面图。
26.图3为根据本技术又另一实施例绘示半导体器件的截面图。
27.图4为根据本技术一实施例绘示半导体器件的制造方法的流程图。
28.图5为根据本技术一实施例绘示隔离结构的制作方法的流程图。
29.图6a至图6f为根据本技术一实施例绘示半导体器件的制造方法的各个阶段的截面图。
30.图7根据本技术另一实施例绘示隔离结构的制作方法的流程图。
31.图8根据本技术另一实施例绘示形成隔离结构的截面图。
32.图9a及图9b为根据本技术又一实施例绘示隔离结构的制作方法的流程图。
33.图10a为根据本技术又一实施例绘示形成前置栅极区的截面图。
34.图10b为根据本技术又一实施例绘示形成第一栅极区、源区以及漏区的截面图。
35.图10c为根据本技术又一实施例绘示形成第二栅极区以及体接触区的截面图。
36.图10d为根据本技术又一实施例绘示形成源极和漏极的截面图。
37.附图标记说明：
38.10：衬底
39.20：阱区
40.30：体区
41.40：源区
42.50：漏区
43.60a、60b：隔离结构
44.61a：第一氧化层
45.62a：第二氧化层
46.61b：第一绝缘层
47.62b：第二绝缘层
48.70：栅极
49.71：第一栅极区
50.72：第二栅极区
51.73：前置栅极区
52.80：体接触区
53.90：源极
54.100：漏极
55.110：介质层
56.r1：沟道区域
57.r2：积累区
58.r3：漂移区
59.sg1：浅沟槽
60.s11～s17、s141a～s143a、s141b～s143b、s21～s34：步骤
具体实施方式
61.以下由特定的具体实施例说明本技术的实施方式，熟悉此技术的人士可由本说明书所公开的内容轻易地了解本技术的其他优点及功效。
62.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以互相组合。下面将参考附图并结合实施例来详细说明本技术。为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
63.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于包覆不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其他步骤或单元。
64.请参阅图1a，其为根据本技术一实施例绘示半导体器件的截面图。如图1a所示，半导体器件，包括衬底10、阱区20、体区30、源区40、漏区50、隔离结构60a以及栅极70。阱区20设置于衬底10中，并为第一掺杂类型。体区30设置于衬底10中且与阱区20相邻，并为与第一掺杂类型相反的第二掺杂类型。源区40设置于体区30中，并为第一掺杂类型。漏区50设置于阱区20中，并为第一掺杂类型。隔离结构60设置于衬底10上并从漏区延伸至源区。栅极70设置于隔离结构60a上并包括彼此相邻的第一栅极区71及第二栅极区72，第一栅极区71为第一掺杂类型，第二栅极区72为第二掺杂类型。
65.衬底10的材料包括硅，衬底10可为第一掺杂类型或第二掺杂类型；其中，第一掺杂类型是n型和p型中的一种，第二掺杂类型是n型和p型中的另一种。为了形成n型半导体层或区域，可以在衬底10中注入n型掺杂剂，n型掺杂剂可为磷(p)、砷(as)。为了形成p型半导体层或区域，可以在衬底10中掺入p型掺杂剂，p型掺杂剂例，如为硼(b)。在本实施例中，第一掺杂类型为n型，第二掺杂类型为p型。
66.在本实施例中，半导体器件为n型横向双扩散金属氧化物半导体晶体管(laterally double diffused metal oxide semiconductor，ldmos)，阱区20、源区40以及漏区50为n型，体区30为p型。在另一实施例中，半导体器件为p型ldmos，阱区20、源区40以及漏区50为p型，体区30为n型。
67.具体而言，阱区20为从衬底10的表面延伸并停止于衬底10中，以阻隔衬底10的空穴并包围漏区50。体区30为从衬底10的表面延伸并停止于衬底10中，体区30的长度为小于阱区20的长度，位于栅极70下方的部分体区30为提供半导体器件在导通操作中之反转通道
(inversion channel)，即半导体器件的沟道。在阱区20和体区30形成后，源区40从衬底10的表面往体区30延伸并停止于体区30中，漏区50从衬底10的表面往阱区20延伸并停止于阱区20中。
68.隔离结构60a包括第一氧化层61a及第二氧化层62a，其中，第一氧化层61a为硅局部氧化隔离(local oxidation of silicon，简称locos)结构。透过隔离结构60a的配置，保护栅极70不被电流击穿及防止电子转移进入栅极70。第一氧化层61a位于阱区20表面，第一氧化层61a的第一侧与漏区50相邻，第一氧化层61a相对于衬底10的表面凸出，并往阱区20延伸及停止于阱区20中；进一步而言，第一氧化层61a的靠近漏区50一侧的部分未被第二栅极区72覆盖，第一氧化层61a的其余部分则被第二栅极区72覆盖。第二氧化层62a至少位于第一氧化层61a的第二侧与源区40之间的衬底10的表面并延伸至源区40，即第二氧化层62a覆盖部分阱区20和部分体区30的表面并作为栅氧化层。其中，第一氧化层61a的第一侧和第二侧相对。
69.第一栅极区71至少位于体区30上方的隔离结构60a上。进一步而言，第一栅极区71位于体区30上方的第二氧化层62a上并接触第二氧化层62a，第一栅极区71可为重度掺杂n型多晶硅。第二栅极区72位于阱区20上方的隔离结构60a上。进一步而言，第二栅极区72位于第一氧化层61a及第二氧化层62a上，并接触第一氧化层61a及第二氧化层62a，第二栅极区72可为轻度掺杂p型多晶硅、中度掺杂p型多晶硅或重度掺杂p型多晶硅。进一步地，第一栅极区71在衬底10的投影和第二栅极区72在衬底10的投影皆位于源区40和漏区50之间，第一栅极区71投影于衬底10的长度小于第二栅极区72投影于衬底10的长度，第一栅极区71的掺杂类型与第二栅极区72的掺杂类型相反。由于第一氧化层61a的凸起，使第二栅极区72接触第一氧化层61a的一侧高于第一栅极区71接触第二氧化层62a的一侧。
70.在本实施例中，半导体器件更包括体接触区80。体接触区80为位于体区30中并与源区40相邻。进一步而言，体接触区80从衬底10的表面延伸并停止于体区30中，体接触区80位于源区40相对于栅极70的一侧，并远离栅极70。体接触区80为以硅为主的掺杂区域并为第二掺杂类型；换句话说，体接触区80为p型掺杂区域。
71.源区40和漏区50之间的区域分为三个部分，三个部分为沟道区域r1、积累区r2以及漂移区r3。沟道区域r1位于靠近源区40的一侧，漂移区r3位于靠近漏区50的一侧，积累区r2位于沟道区域r1和漂移区r3之间。具体地，沟道区域r1位于栅极70下方的体区30中，漂移区r3位于隔离结构60a下方的阱区20中。进一步而言，位于栅氧化层正下方的体区30被设置为沟道区域r1，位于第一氧化层61a正下方的阱区20被设置为漂移区r3，位于沟道区域r1和漂移区r3之间的阱区被设置为积累区r2。第一氧化层61a位于漂移区r3，与栅极70接触的第二氧化层62a位于沟道区域r1以及积累区r2。
72.在一实施例中，如图1a所示，第一栅极区71位于沟道区域r1上，第二栅极区72位于漂移区r3及积累区r2上。在另一实施例中，如图1b所示，第一栅极区71位于沟道区域r1及积累区r2上，第二栅极区72位于漂移区r3及积累区r2上。透过配置第二栅极区71在沟道区域r1，降低半导体器件的阈值电压及提高栅极驱动能力。
73.阱区20、体区30、源区40以及漏区50为以硅为主的掺杂区域，并根据阱区20、体区30、源区40以及漏区50的掺杂类型选择n型掺杂剂或p型掺杂剂。第一氧化层61a及第二氧化层62a的材料包括氧化硅(sio
x
)、氮氧化硅(sion)、碳氧化硅(sioc)、氧化铝(alo
x
)、二氧化
铪(hfo2)、三氧化二钇(y2o3)、五氧化二钇钛(y2tio5)、三氧化二镱(yb2o3)、二氧化锆(zro2)、二氧化钛(tio2)、五氧化二钽(ta2o5)或其组合物。前述第一氧化层61a及第二氧化层62a的材料仅为列举，并非用于限制本技术。
74.当漏区50所对应的漏极接收高电压时，栅极70靠近第一氧化层61a及第二氧化层62a的表面产生感应电子，第二栅极区72的空穴和感应电子形成耗尽层。耗尽层的作用如下：(1)因为隔离结构60a和第二栅极区72的配置，漏极-栅极的氧化层电容和耗尽层的电容串联，漏极-栅极的总电容值降低，第一氧化层61a及第二氧化层62a的厚度越薄，电容优化越明显，开关损耗和漏极-栅极的总电容的电压差成正相关，从而优化开关损耗。(2)在半导体器件的开关期间，漏极-栅极之间存在高压差，导致积累区r2成为高电场区。积累区r2的高电场导致部分电子可能获得额外动能进入第二氧化层62a，导致半导体器件的阈值电压退化和电流降低。积累区r2的高电场由表面横向电场和表面纵向电场叠加而成。纵向电场和第二氧化层62a的厚度和体区30的掺杂浓度有关，耗尽层的电容出现的效果等效于加厚积累区表面的第二氧化层62a的厚度，故而衬底的表面承受的漏极-栅极的压差变小。基于电压正比于电场，积累区r2的表面纵向电场降低，抑制电子进入第二氧化层62a的可能性，半导体器件的电流随时间表面更加稳定，且提高半导体器件的可靠性。
75.请参阅图2，其为根据本技术又一实施例绘示半导体器件的截面图。如图2所示，半导体器件，包括衬底10、阱区20、体区30、源区40、漏区50、隔离结构60b以及栅极70，其中衬底10、阱区20、体区30、源区40、漏区50以及栅极70的配置与图1a所示的衬底10、阱区20、体区30、源区40、漏区50以及栅极70的配置类似，于此不再重复叙述。
76.如图2所示，隔离结构60b包括填充第一绝缘层61b的浅沟槽sg1及第二绝缘层62b，填充第一绝缘层61b的浅沟槽sg1为浅沟槽隔离(shallow trench isolation，sti)结构。浅沟槽sg1位于阱区20中，并从衬底10的表面往阱区20延伸及停止于阱区20中，第二栅极区72于衬底10的投影重迭于浅沟槽sg1。第二绝缘层62b至少位于浅沟槽sg1和源区40之间；具体而言，第二绝缘层位于浅沟槽sg1和源区40之间的衬底10表面，并覆盖浅沟槽sg1、部分体区20及部分阱区30。透过隔离结构60b的配置，防止半导体器件的漏电流并达到电性隔离的功用。需说明的是，由于第二绝缘层62b的表面为平整的，栅极70的表面为平整的。
77.相应地，由于隔离结构60b的配置与隔离结构60a的配置不同，因此沟道区域r1、积累区r2以及漂移区r3的位置也随之变化。具体而言，位于第二绝缘层62b正下方的体区30被设置为沟道区域r1，位于浅沟槽sg1正下方的阱区20被设置为漂移区r3，位于沟道区域r1和漂移区r3之间的阱区20被设置为积累区r2。第一绝缘层61b和第二绝缘层62b的材料包括氧化硅(sio
x
)、氮氧化硅(sion)、碳氧化硅(sioc)、氧化铝(alo
x
)、二氧化铪(hfo2)、氮化硅(sin
x
)、碳氮硼化硅(sicbn)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、三氧化二钇(y2o3)、五氧化二钇钛(y2tio5)、三氧化二镱(yb2o3)、二氧化锆(zro2)、二氧化钛(tio2)、五氧化二钽(ta2o5)或其组合物。前述第一绝缘层61b和第二绝缘层62b的材料仅为列举，并非用于限制本技术。
78.请参阅图3，其为根据本技术又另一实施例绘示半导体器件的截面图。如图3所示，半导体器件包括衬底10、阱区20、体区30、源区40、漏区50、隔离结构60a、栅极70、体接触区80、源极90、漏极100以及介质层110，其中衬底10、阱区20、体区30、源区40、漏区50以及隔离结构60a与图1a所示的衬底10、阱区20、体区30、源区40、漏区50以及隔离结构60a的配置类
似，于此不再重复叙述。
79.栅极70包括第一栅极区71、第二栅极区72以及前置栅极区73，其中第一栅极区71和第二栅极区72的配置与图1a所示的第一栅极区71和第二栅极区72配置类似，于此不再重复叙述。前置栅极区73设置于第一栅极区71及第二栅极区72之间且位于积累区r2上，前置栅极区73在衬底10的投影位于源区40和漏区50之间，前置栅极区73投影于衬底10的长度小于第一栅极区71投影于衬底10的长度及第二栅极区72投影于衬底10的长度。前置栅极区73为第一掺杂类型和/或第二掺杂类型；换句话说，第三栅极区73可为p型或n型。当前置栅极区73为n型时，前置栅极区73的掺杂类型与第一栅极区71的掺杂类型相同，前置栅极区73的掺杂浓度小于第一栅极区71的掺杂浓度；当前置栅极区73为p型时，前置栅极区73的掺杂类型与第二栅极区72的掺杂类型相同，前置栅极区73的掺杂浓度小于第二栅极区72的掺杂浓度。
80.源极90设置于源区40上；进一步而言，源极90接触源区40及体接触区80。漏极100设置于漏区50上；进一步而言，漏极100接触漏区50。源极90以及漏极100的材料可包括氮化钛(tin)、氮化钽(tan)、铝(al)、铝化钛(tial)、铟(in)、锡(sn)、金(au)、铂(pt)、铟(in)、锌(zn)、锗(ge)、银(ag)、铅(pb)、钯(pd)、铜(cu)、铍化金(aube)、铍化锗(bege)、镍(ni)、锡化铅(pbsn)、铬(cr)、锌化金(auzn)、钛(ti)、钨(w)、钨化钛(tiw)或其合金。前述源极90以及漏极100的材料仅为列举，并非用于限制本技术。
81.介质层110位于源极90和第一栅极区71之间以及漏极100和第二栅极区72之间，以使源极90、漏极100和栅极70彼此电性隔离。介质层110的材料包括氧化硅(siox)、氮氧化硅(sion)、碳氧化硅(sioc)、氧化铝(alox)、二氧化铪(hfo2)、氮化硅(sinx)、碳氮硼化硅(sicbn)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、三氧化二钇(y2o3)、五氧化二钇钛(y2tio5)、三氧化二镱(yb2o3)、二氧化锆(zro2)、二氧化钛(tio2)、五氧化二钽(ta2o5)或其组合物。前述介质层110的材料仅为列举，并非用于限制本技术。
82.请参阅图4，其为根据本技术一实施例绘示半导体器件的制造方法的流程图。如图4所示，半导体器件的制造方法，包括步骤s11～步骤s17。图4所示的半导体器件的制造方法可适用于图1a至图3所示的半导体器件，但不以此为限。以下示例地说明利用图4所示的半导体器件的制造方法制造如图1a所示的半导体器件。
83.步骤s11：形成第一掺杂类型的阱区20及第一掺杂类型的体区30在衬底10中。如图6a所示，透过离子注入工艺，形成第一掺杂类型的阱区20在第一掺杂类型的衬底10中。接着，透过离子注入工艺，形成第二掺杂类型的体区30在第一掺杂类型的衬底10中，体区30则与阱区20相邻。
84.步骤s12：形成第一掺杂类型的漏区50在阱区20中。具体而言，如图6b所示，透过离子注入工艺，形成第一掺杂类型的漏区50在第一掺杂类型的阱区20中。
85.步骤s13：形成第一掺杂类型的源区40在体区30中。具体而言，如图6b所示，透过离子注入工艺，形成第一掺杂类型的源区40在第一掺杂类型的体区30中；其中，步骤s12及步骤s13可同步完成。
86.步骤s14：形成隔离结构60a或60b于衬底10上。在一实施态样中，隔离结构60a包括第一氧化层61a及第二氧化层62a，其中，第一氧化层61a为locos结构。
87.具体而言，先形成第一氧化层61a于衬底10上，接着再形成第二氧化层62a于第一
氧化层61a的两侧，并通过刻蚀部分第二氧化层62a在衬底10表面保留如图6c所示的第二氧化层62a，如图6c所示的第二氧化层62a为栅氧化层。请进一步参考图5，其为根据本技术一实施例绘示隔离结构的制作方法的流程图。如图5所示，形成隔离结构60a的步骤包括步骤s141a～步骤s143a。
88.步骤s141a：形成具有开口的辅助层于衬底10上。具体而言，形成具有开口的辅助层于衬底10上，开口暴露部分阱区20。辅助层的材料可包括氮化硅(sinx)。
89.步骤s142a：形成第一氧化层61a，并去除辅助层。具体而言，透过热氧法或化学气相沉积法(chemical vapor deposition，cvd)在开口中形成第一氧化层61a，第一氧化层61a往衬底10的表面凸出，并往衬底10延伸且停止于衬底10中，接着去除辅助层。
90.步骤s143a：形成第二氧化层62a，并部分刻蚀第二氧化层62a。具体而言，形成第二氧化层62于第一氧化层61a的两侧，并透过感应耦合电浆反应性离子刻蚀(inductively coupled plasma reactive-ion etching,icp-rie)或湿法刻蚀部分刻蚀第二氧化层62a，留下如图6c所示的第二氧化层62a。形成第二氧化层62a的方法可为化学气相沉积法(chemical vapor deposition，cvd)、分子束磊晶(molecular beam epitaxy，mbe)、原子层沉积法(atomic layer deposition，ald)或溅镀(sputtering)。
91.在另一实施态样中，隔离结构60b为包括填充第一绝缘层61b的浅沟槽sg1及第二绝缘层62b，填充第一绝缘层61b的浅沟槽sg1为浅沟槽隔离(shallow trench isolation，sti)结构。
92.具体而言，先形成浅沟槽sg1于阱区20中，形成第一绝缘层61b于沟槽sg1，使第一绝缘层61b填满浅沟槽sg1，接着形成第二绝缘层62b以覆盖阱区20以及体区30。请进一步参考图7，其为根据本技术一实施例绘示隔离结构的制作方法的流程图。如图7所示，形成隔离结构60a的步骤包括步骤s141b～步骤s143b。
93.步骤s141b：形成浅沟槽sg1于阱区20中。具体而言，从衬底10上方对阱区20进行部分刻蚀，以形成浅沟槽sg1于阱区20中；其中，浅沟槽sg1为从衬底10表面往阱区20延伸并停止于阱区20中。
94.在一实施态样中，形成具有开口的图案化光阻层于衬底10上，使用干法刻蚀分别针对开口从衬底10的表面刻蚀至阱区20，形成浅沟槽sg1，并移除第二图案化光阻层。
95.在另一实施态样中，形成介质层于衬底10上，接着在介质层上形成图案化的光致抗蚀剂层，从光致抗蚀剂层的开口往介质层的方向刻蚀，并停止至衬底10的表面，进而在介质层形成贯穿的开口；其中，前述介质层的材料可与辅助层的材料相同，刻蚀可以为感应耦合电浆反应性离子刻蚀(inductively coupled plasma reactive-ion etching,icp-rie)或湿法刻蚀。将具有开口的介质层作为硬掩膜，从衬底10的表面刻蚀至阱区20，以形成浅沟槽sg1，并移除光致抗蚀剂层和介质层。
96.步骤s142b：形成第一绝缘层61b于浅沟槽sg1。具体而言，形成第一绝缘层61b于浅沟槽sg1及衬底10上，使浅沟槽sg1充满第一绝缘层61b，接着部分刻蚀第一绝缘层61b，以去除位于衬底10上的第一绝缘层61b。形成第一绝缘层61b的方法可为化学气相沉积法(chemical vapor deposition，cvd)、分子束磊晶(molecular beam epitaxy，mbe)、原子层沉积法(atomic layer deposition，ald)或溅镀(sputtering)。
97.步骤s143b：形成第二绝缘层62b，并部分刻蚀第二绝缘层62b。具体而言，形成第二
绝缘层62b于衬底10上，以覆盖部分阱区20以及部分体区30。形成第二绝缘层62b的方法可与形成第一绝缘层61b的方法相同。接着透过感应耦合电浆反应性离子刻蚀(inductively coupled plasma reactive-ion etching,icp-rie)或湿法刻蚀部分刻蚀第二绝缘层62b，留下如图8所示的第二绝缘层62b。
98.需说明的是，步骤s15至步骤s17适用于隔离结构60a及60b，在隔离结构60b所执行的步骤s15至步骤s17与在隔离结构60a所执行的步骤s15至步骤s17相同。下文将以隔离结构60a为例说明步骤s15至步骤s17，而不再重复叙述在隔离结构60b所执行的步骤s13至步骤s15。
99.步骤s15：形成栅极70于隔离结构60a上。具体而言，透过溅镀、蒸镀或化学气相沉积法形成多晶硅于隔离结构60a及衬底10上，接着部分刻蚀多晶硅，留下如图6d所示的多晶硅作为栅极70，并暴露位于漂移区r3上的部分第一氧化层61a。
100.步骤s16：对栅极70的第一部分进行离子注入，形成第一掺杂类型的第一栅极区71，其中，第一栅极区71至少位于所述体区30的上方。具体而言，如图6e所示，至少位于沟道区域r1的栅极70视为栅极70的第一部分，透过离子注入，在栅极70的第一部分形成第一掺杂类型的第一栅极区71。
101.步骤s17：对栅极70的第二部分进行离子注入，形成第二掺杂类型的第二栅极区72，其中，所述第二栅极区72位于所述阱区20的上方。具体而言，如图6f所示，位于积累区r2和漂移区r3上的栅极70视为栅极70的第二部分，透过离子注入，在栅极70的第二部分形成第二掺杂类型的第二栅极区72。
102.请参阅图9a及图9b，其为根据本技术又一实施例绘示隔离结构的制作方法的流程图。如图9a及图9b所示，半导体器件的制造方法，包括步骤s21～步骤s32，其中步骤s21～步骤s23与图4所示的步骤s11～步骤s13相同，于此不再重复叙述。以下示例地说明利用图9a及图9b所示的半导体器件的制造方法制造如图3所示的半导体器件。
103.步骤s24：对栅极70的前置部分进行离子注入，形成前置栅极区73。具体而言，如图10a所示，位于积累区r2上的栅极70(即阱区20上的栅极70)视为栅极70的前置部分，透过离子注入工艺，在栅极70的前置部分形成第一掺杂类型的前置栅极区73或第二掺杂类型的前置栅极区73。步骤s12～步骤s14将以第一掺杂类型的前置栅极区73为例进行叙述。
104.步骤s25：形成第一掩膜于衬底10上。在一实施态样，透过旋转涂布法形成第一掩膜于衬底10，第一掩膜至少覆盖部分体区30，并暴露部分体区30、栅极70、部分第一氧化层61a以及部分阱区20。进一步而言，第一掩膜覆盖体区30的边缘，并暴露靠近栅极70的体区30、位于漂移区r3上的第一氧化层61a以及阱区20的边缘。
105.在另一实施态样中，透过旋转涂布法形成第一掩膜于衬底10上及栅极70上，第一掩膜覆盖部分体区30及部分栅极70，并暴露部分体区30、部分栅极70、部分第一氧化层61a以及部分阱区20。进一步而言，第一掩膜覆盖体区30的边缘及位于积累区r2和漂移区r3上的栅极70，并暴露靠近栅极70的体区30、位于沟道区域r1和积累区r2上的栅极70、位于漂移区r3上的第一氧化层61a以及阱区20的边缘。
106.步骤s26：以第一掩膜和隔离结构60a为基准，进行离子注入，分别形成第一掺杂类型的第一栅极区71、第一掺杂类型的漏区50、第一掺杂类型的源区40在栅极70中、在阱区20中以及体区30中。具体而言，以第一掩膜为和隔离结构60a基准，对靠近栅极70的体区30、位
于沟道区域r1和积累区r2上的栅极70以及阱区20的边缘，进行离子注入，以形成第一掺杂类型的第一栅极区71在栅极70中、第一掺杂类型的漏区50在阱区20中以及第一掺杂类型的源区40在体区30中。
107.步骤s27：去除第一掩膜。具体而言，去除第一掩膜后，形成如图10b所示的第一栅极区71、漏区50以及源区40。
108.步骤s28：形成第二掩膜于衬底10上及第一栅极区71上。具体而言，透过旋转涂布法形成第二掩膜于栅极70上，第二掩膜覆盖第一栅极区71、前置栅极区73、漏区50及源区40，并暴露部分体区30以及位于积累区r2和漂移区r3上的栅极70。
109.步骤s29：以第二掩膜为基准，进行离子注入，分别形成第二掺杂类型的第二栅极区72及第二掺杂类型的体接触区80在栅极70中及体区30中。具体而言，以第二掩膜为基准，对靠近源区40的体区30以及位于积累区r2和漂移区r3上的栅极70，进行离子注入，以形成第二掺杂类型的第二栅极区72在栅极70中及第二掺杂类型的体接触区80在体区30中。
110.步骤s30：去除第二掩膜。具体而言，去除第二掩膜后，形成如图10c所示的第二栅极区72及体接触区80，前置栅极区73位于第一栅极区71和第二栅极区72之间。
111.步骤s31：分别形成源极90和漏极100于源区40上及漏区50上。具体而言，透过金属遮罩的辅助，形成如图10d所示的源极90和漏极100于源区40上及漏区50上。其中，遮罩为暴露源区40及漏区50，形成源极90和漏极100的方法可为溅镀、蒸镀或化学气相沉积法。
112.步骤s32：形成介质层110在源极90和第一栅极区71之间以及漏极100和第二栅极区72之间。具体而言，透过化学气相沉积法形成介质层110在衬底10上、未被栅极70覆盖的第一氧化层61a以及栅极70上，并部分刻蚀介质层110，以去除在未被栅极70覆盖的第一氧化层61a以及栅极70上的介质层110，并使源极90和漏极100暴露，留下如图10d所示的介质层110。
113.综上所述，本技术的半导体器件及半导体器件的制造方法，透过配置两种相反掺杂类型的第一栅极区与第二栅极区，促使栅极参与耗尽以形成耗尽层，降低积累区表面电场和漏极-栅极电容，进而减小热载流子注入效应带来的影响。因此，本技术的半导体器件的电流随着时间变化而保持稳定不变，从而提高半导体器件的可靠性及优化半导体器件的开关损耗。

技术特征：
1.一种半导体器件，其特征在于，包括：衬底；阱区，设置于所述衬底中，并为第一掺杂类型；体区，设置于所述衬底中及与所述阱区相邻，并为与所述第一掺杂类型相反的第二掺杂类型；源区，设置于所述体区中，并为所述第一掺杂类型；漏区，设置于所述阱区中，并为所述第一掺杂类型；隔离结构，设置于所述衬底上，并从所述漏区延伸至所述源区；以及栅极，设置于所述隔离结构上，并包括彼此相邻的第一栅极区及第二栅极区，所述第一栅极区为所述第一掺杂类型，所述第二栅极区为所述第二掺杂类型。2.如权利要求1所述的半导体器件，其特征在于，所述第一栅极区至少位于所述体区上方的隔离结构上，所述第二栅极区至少位于部分所述阱区上方的隔离结构上。3.如权利要求1所述的半导体器件，其特征在于，更包括体接触区，所述体接触区位于所述体区中并与所述源区相邻，所述体接触区为所述第二掺杂类型。4.如权利要求1所述的半导体器件，其特征在于，所述隔离结构包括第一氧化层及第二氧化层，所述第一氧化层位于所述阱区表面且所述第一氧化层的一侧与所述漏区相邻，所述第一氧化层相对于所述衬底的表面凸出及往所述阱区延伸，所述第二氧化层位于所述第一氧化层的另一侧，并至少延伸至所述源区。5.如权利要求1所述的半导体器件，其特征在于，所述隔离结构包括填充第一绝缘层的浅沟槽及第二绝缘层，所述浅沟槽位于所述阱区中，所述第二绝缘层至少位于所述浅沟槽和所述源区之间。6.如权利要求4或5所述的半导体器件，其特征在于，所述衬底包括沟道区域、积累区以及漂移区，所述沟道区域、所述积累区以及所述漂移区位于所述源区和所述漏区之间，所述沟道区域位于所述栅极下方的所述体区中，所述漂移区位于所述第一氧化层或所述浅沟槽下方的所述阱区中，所述积累区位于所述沟道区域和所述漂移区之间。7.如权利要求6所述的半导体器件，其特征在于，所述第一栅极区位于所述沟道区域上，所述第二栅极区位于所述漂移区及所述积累区上。8.如权利要求6所述的半导体器件，其特征在于，所述第一栅极区位于所述沟道区域及所述积累区上，所述第二栅极区位于所述漂移区及所述积累区上。9.如权利要求6所述的半导体器件，其特征在于，所述栅极更包括前置栅极区，所述前置栅极区设置于所述第一栅极区及所述第二栅极区之间且位于所述积累区上，所述前置栅极区为所述第一掺杂类型和/或所述第二掺杂类型，所述前置栅极区的掺杂浓度小于所述第一栅极区及所述第二栅极区的掺杂浓度。10.一种半导体器件的制造方法，其特征在于，包括：形成第一掺杂类型的阱区与第二掺杂类型的体区在衬底中，其中所述阱区与所述体区彼此相邻且所述第二掺杂类型与所述第一掺杂类型相反；形成所述第一掺杂类型的漏区在所述阱区中；形成所述第一掺杂类型的源区在所述体区中；形成隔离结构于所述衬底上，其中所述隔离结构从所述漏区延伸至所述源区；
形成栅极于所述隔离结构上；对所述栅极的第一部分进行离子注入，形成第一掺杂类型的第一栅极区；以及对所述栅极的第二部分进行离子注入，形成第二掺杂类型的第二栅极区。11.如权利要求10所述的方法，其特征在于，所述漏区、所述源区以及所述第一栅极区同步形成。12.如权利要求10所述的方法，其特征在于，更包括：在所述体区中形成所述第二掺杂类型的体接触区，其中，所述体接触区和所述第二栅极区同步形成。13.如权利要求10所述的方法，其特征在于，所述第一栅极区至少位于所述体区上方的隔离结构上，所述第二栅极区至少位于部分所述阱区上方的隔离结构上。14.如权利要求10所述的半导体器件的制造方法，其特征在于，对所述栅极的第一部分进行离子注入以形成所述第一掺杂类型的所述第一栅极区包括：形成第一掩膜于所述衬底上，其中所述第一掩膜至少部分覆盖所述体区；以所述第一掩膜和所述隔离结构为基准，进行离子注入，分别形成所述第一掺杂类型的所述第一栅极区、所述第一掺杂类型的所述漏区、所述第一掺杂类型的所述源区在所述栅极中、在所述阱区中以及所述体区中；以及去除所述第一掩膜。15.如权利要求14所述的半导体器件的制造方法，其特征在于，对所述栅极的第二部分进行离子注入以形成所述第二掺杂类型的所述第二栅极区包括：形成第二掩膜于所述衬底上及所述第一栅极区上，其中所述第二掩膜至少覆盖所述漏区及所述源区，并暴露部分所述体区；以所述第二掩膜为基准，进行离子注入，分别形成所述第二掺杂类型的所述第二栅极区及所述第二掺杂类型的体接触区在所述栅极中及所述体区中；以及去除所述第二掩膜。16.如权利要求10所述的半导体器件的制造方法，其特征在于，更包括：对所述栅极的前置部分进行离子注入，形成前置栅极区，其中，所述前置栅极区位于所述第一栅极区和所述第二栅极区之间。

技术总结
本申请提供一种半导体器件，包括衬底、阱区、体区、源区、漏区、隔离结构以及栅极。阱区设置于衬底中，并为第一掺杂类型。体区设置于衬底中且与阱区相邻，并为第二掺杂类型。源区设置于体区中，并为第一掺杂类型。漏区设置于阱区中，并为第一掺杂类型。隔离结构设置于衬底上。栅极设置于隔离结构上并包括彼此相邻的第一栅极区及第二栅极区，第一栅极区为第一掺杂类型，第二栅极区为第二掺杂类型。透过配置两种相反掺杂类型的第一栅极区与第二栅极区，促使栅极参与耗尽以形成耗尽层。使栅极参与耗尽以形成耗尽层。使栅极参与耗尽以形成耗尽层。


技术研发人员：陈佳俊 蒲松 张发备 曹石林 喻慧 蔡军
受保护的技术使用者：矽力杰半导体技术（杭州）有限公司
技术研发日：2023.07.28
技术公布日：2023/9/23