低电压差分信号收发器的制作方法

1.本技术涉及电路技术领域，尤其涉及一种低电压差分信号收发器。


背景技术：

2.低电压差分信号(low voltage differential signaling，lvds)技术是一种用于数据传输的差分信号技术。由于采用lvds技术传输数据具有低耗电、低误码率、低辐射以及低噪声等优点，使得lvds技术具有较为广泛的应用。
3.目前，为了实现lvds通信，需要分别在信号发送端配置lvds发送器，并在信号接收端配置lvds接收器。如果一个设备或者器件需要同时接收和发送lvds信号，那么就需要在设备和器件内同时配置lvds发送器和lvds接收器，导致lvds通信配置的复杂度较高。


技术实现要素：

4.有鉴于此，本技术提供了一种低电压差分信号收发器，能够实现lvds信号的同步接收与发送，降低lvds通信配置的复杂度。
5.为实现上述目的，本技术提供了一种低电压差分信号收发器，包括：
6.驱动电路、接收解码模块以及匹配电阻；
7.所述驱动电路包括：恒流源、第一开关支路和第二开关支路；
8.其中，所述第一开关支路包括：依次相连的第一开关管、第二开关管和第一采样电阻，所述第一开关管的输入端与所述恒流源相连，所述第一采样电阻未连接所述第二开关管的一端接地，且所述第一开关管与第二开关管之间设置有第一差分线连接点；
9.所述第二开关支路包括：依次相连的第三开关管、第四开关管和第二采样电阻，所述第三开关管的输入端与所述恒流源相连，所述第一采样电阻未连接第四开关管的一端接地，且所述第三开关管与第四开关管之间设置有第二差分线连接点；
10.所述第一差分线连接点和所述第二差分线连接点分别用于接入不同的差分信号线；
11.所述匹配电阻的一端与所述第一差分线连接点相连，另一端与所述第二差分线连接点相连；
12.所述接收解码模块，用于采样所述第一采样电阻上的第一电压以及第二采样电阻上的第二电压，基于所述第一电压、第二电压以及所述低电压差分信号收发器发送的第一逻辑信号，确定出所述低电压差分信号收发器接收到的目标逻辑信号。
13.在一种可能的实现方式中，所述接收解码模块包括：第一转换单元、第二转换单元以及与所述第一转换单元和第二转换单元相连的或门电路；
14.其中，所述第一转换单元，用于采样第一采样电阻上的第一电压，转换出与所述第一电压匹配的第二逻辑信号，基于所述第二逻辑信号和所述低电压差分信号收发器发送的第一逻辑信号确定出第三逻辑信号，将所述第三逻辑信号输出到所述或门电路；
15.所述第二转换单元，用于采样第二采样电阻上的第二电压，转换出与所述第二电
压匹配的第四逻辑信号，基于所述第四逻辑信号和所述低电压差分信号收发器发送的第一逻辑信号确定出第五逻辑信号，将所述第五逻辑信号输出到所述或门电路；
16.所述或门电路，用于对所述第三逻辑信号和第五逻辑信号进行或运算，得到所述低电压差分信号收发器接收到的目标逻辑信号。
17.在又一种可能的实现方式中，所述第一转换单元在所述第一电压为第一阈值的情况下，将第一电压转换为表示低电平的第二逻辑信号；在所述第一电压为第二阈值的情况下，将所述第一电压转换为表示高电平的第二逻辑信号；
18.第二转换单元在所述第二电压为第一阈值的情况下，将第二电压转换为表示低电平的第四逻辑信号；在所述第二电压为第二阈值的情况下，将所述第二电压转换为表示高电平的第四逻辑信号；
19.其中，所述第二阈值高于所述第一阈值。
20.在又一种可能的实现方式中，所述第一转换单元包括：第一缓冲器以及与门电路，所述第一缓冲器与所述第一采样电阻并联，所述第一缓冲器的输出端与所述与门电路的一个输入端相连；
21.所述第一缓冲器将采样到的所述第一采样电阻的第一电压转换为第二逻辑信号，将所述第二逻辑信号输入到所述与门电路；
22.所述与门电路的输出端与所述或门电路的一个输入端相连，且所述与门电路将所述低电压差分信号收发器发送的第一逻辑信号与所述第二逻辑信号进行与运算，将与运算后得到的第三逻辑信号输入到所述或门电路；
23.所述第二转换单元包括：第二缓冲器以及同或门电路，所述第二缓冲器与所述第二采样电阻并联，所述第二缓冲器的输出端与所述同或门电路的一个输入端相连；
24.所述第二缓冲器将采样到的所述第二采样电阻的第二电压转换为第四逻辑信号，将所述第四逻辑信号输入到所述同或门电路；
25.所述同或门电路的输出端与所述或门电路的另一个输入端相连，且所述同或门电路将所述低电压差分信号收发器发送的第一逻辑信号与所述第四逻辑信号进行同或运算，将同或运算得到的第五逻辑信号输入到所述或门电路。
26.在又一种可能的实现方式中，还包括：发送数据输出器，用于输出所述低电压差分信号收发器待发送的第一逻辑信号；
27.所述与门电路的另一个输入端与所述发送数据输出器的输出端相连；
28.所述同或门电路的另一个输入端与所述发送数据输出器的输出端相连。
29.在又一种可能的实现方式中，所述发送数据输出器为串行器，用于将所述低电压差分信号收发器待发送的数据转换为串行的至少一个第一逻辑信号。
30.在又一种可能的实现方式中，该低电压差分信号收发器还包括：
31.发送控制器，用于根据所述低电压差分信号收发器需要发送的第一逻辑信号，控制所述第一开关管、第二开关管、第三开关管和第四开关管的导通或者截止。
32.在又一种可能的实现方式中，该低电压差分信号收发器还包括：解串器，用于对接收解码模块输出的目标逻辑信号进行编码。
33.由以上可知，在本技术实施例中，低电压差分信号收发器的驱动电路中包括恒流源和两个开关支路，且两个开关支路上均设置有差分线连接点，使得低电压差分信号收发
器能够通过恒流源驱动两个差分线连接点连接的差分信号线对来实现lvds信号的发送。
34.另外，该驱动电路的两个差分线连接点上还串联了一个匹配电阻，而且在驱动电路的两个开关支路上分别串联了一个采样电阻。在此基础上，该低电压差分信号收发器中通过驱动电路上的差分线连接点上的差分信号线接收到其他低电压差分信号收发器发送的lvds信号时，受到本地发送的逻辑信号以及接收到的lvds信号(即对端发送的逻辑信号)的影响，流经该匹配电阻的电流会有所不同，使得两个开关支路上的采样电阻的电压也会发生相应的变化。而本技术通过接收解码模块基于两个采样电阻上的电压以及该低电压差分信号收发器发送的逻辑信号，可以解析出其他低电压差分信号收发器发送的目标逻辑信号，即该低电压差分信号收发器接收到的目标逻辑信号，从而使得差分信号收发器也具备接收并解码出lvds信号的能力。
35.基于此，通过一套低电压差分信号收发器便可以实现lvds信号的接收与发送，也就无需同时配置lvds信号的接收器与发送器，降低了通信配置的复杂度。
附图说明
36.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
37.图1示出了本技术实施例提供的低电压差分信号收发器的一种组成结构示意图；
38.图2示出了本技术实施例提供的低电压差分信号收发器的又一种组成结构示意图；
39.图3示出了本技术中两个低电压差分信号收发器的连接关系示意图；
40.图4示出了本技术中多个电流源并联后的总电流与各个电流源的电流之间的关系示意图；
41.图5示出了在本地lvds收发器发送的逻辑信号以及对端lvds收发器向本地lvds收发器发送的逻辑信号的一种可能情况下，本地lvds收发器中匹配电阻和第一采样电阻上的电流方向的示意图；
42.图6示出了在本地lvds收发器发送的逻辑信号以及对端lvds收发器向本地lvds收发器发送的逻辑信号的又一种可能情况下，本地lvds收发器中匹配电阻和第一采样电阻上的电流方向的示意图；
43.图7示出了在本地lvds收发器发送的逻辑信号以及对端lvds收发器向本地lvds收发器发送的逻辑信号的又一种可能情况下，本地lvds收发器中匹配电阻和第二采样电阻上的电流方向的示意图；
44.图8示出了在本地lvds收发器发送的逻辑信号以及对端lvds收发器向本地lvds收发器发送的逻辑信号的再一种可能情况下，本地lvds收发器中匹配电阻和第二采样电阻上的电流方向的示意图。
具体实施方式
45.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
46.如图1，其示出了本技术实施例提供的低电压差分信号收发器的一种组成结构示意图。
47.由图1可以看出，该低电压差分信号(low voltage differential signaling，lvds)收发器包括：驱动电路101、接收解码模块102以及匹配电阻r0。
48.其中，驱动电路101包括：恒流源103、第一开关支路和第二开关支路。
49.该第一开关支路包括：依次相连的第一开关管q1、第二开关管q2和第一采样电阻r1。
50.由图1可见，第一开关管的输入端与恒流源103相连，而该第一采样电阻的一端接地。具体的，第一开关管的输入端与恒流源相连，第一开关管的输出端与第二开关管的输入端相连，而第二开关管的输出端与第一采样电阻的一端相连，该第一采样电阻的另一端接地。
51.其中，在该第一开关支路上还设置有第一差分线连接点104。如图1，在第一开关管q1与第二开关管q2之间设置有第一差分线连接点104，即，该第一差分线连接点位于第一开关支路中第一开关管与第二开关管的连接线上。
52.该第一差分线连接点用于连接一条差分信号线。
53.类似的，该第二开关支路包括：依次相连的第三开关管q3、第四开关管q4和第二采样电阻r2。
54.其中，该第三开关管q3的输入端与该恒流源103相连，第一采样电阻r1未连接第四开关管的一端接地。如图1所示，第三开关管q3的输入端与恒流源103相连，第三开关管q3的输出端与第四开关管q4的输入端相连，而第四开关管q4的输出端与第二采样电阻r2的一端相连，该第二采样电阻r2的另一端接地。
55.该第三开关管q3与第四开关管q4之间设置有第二差分线连接点105。该第二差分线连接点用于连接差分信号线，其中，第一差分线连接点与第二差分线连接点分别用于连接不同的差分信号线。通过第一差分信号线连接点和第二差分线连接点上连接的两条差分信号线可以与其他lvds收发器、低电压差分信号发送器或者低电压差分信号接收器相连，以实现发送与接收信号。
56.在本技术中，以上提到的任意一个开关管可以为三极管，也可以为金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor,mosfet)简称为mos场效应管，对此不加限制。
57.在本技术中，在第一开关支路的第一差分线连接点和第二开关支路的第二差分线连接点之间还连接有匹配电阻r0。如图1所示，匹配电阻r0的一端与第一差分线连接点104相连，匹配电阻r0的另一端与第二差分线连接点105相连。
58.其中，在匹配电阻用于在lvds收发器接收信号的情况下，起到阻抗匹配消除或者减少反射的作用。
59.在一种可能的实现方式中，为了候选便于解析出该差分信号收发器接收到的目标逻辑信号，该第一采样电阻、第二采样电阻和匹配电阻的电阻值相同。如，这三个电阻的电
阻值均为100欧姆。
60.在本技术中，该接收解码模块102，用于采样第一采样电阻上的第一电压以及第二采样电阻上的第二电压，基于该第一电压、第二电压以及该lvds收发器发送的第一逻辑信号，确定出该lvds收发器接收到的目标逻辑信号。
61.可以理解的是，为了便于区分，本技术中，将第一采样电阻r1上的电压称为第一电压，将第二采样电阻r2上的电压称为第二电压。相应的，将lvds收发器发送的逻辑信号称为第一逻辑信号；而将lvds收发器需要接收的逻辑信号，即其他lvds收发器或者发送器向该lvds收发器发送的逻辑信号称为目标逻辑信号。
62.结合图1以及上面介绍可知，本技术中该lvds收发器的驱动电路中包括恒流源和两个开关支路，且两个开关支路上均设置有差分线连接点，即该lvds收发器具备目前常规的低电压差分信号发送器中驱动电路的组成部分，自然具备通过在两个相互独立的差分信号线之间传输一对相反的电压信号来实现数据传输的能力，从而使得该lvds收发器能够通过恒流源驱动两个差分线连接点连接的差分线对来实现lvds信号的发送。
63.可以理解的是，在lvds收发器发送逻辑信号时，该低电压差分信号收发器的驱动电路中两个分支电路上斜向相对的两个开关管会被同时导通或者截止，且同一时刻只有一对斜向相对的开关管处于导通状态。如，根据lvds收发器发送的逻辑信号为高电平或低电平，可以控制第一开关管和第四开关管同时导通或者截止，以及控制第二开关管和第三开关管同时导通或者截止。
64.基于此，在lvds收发器发送的逻辑信号不同时，lvds收发器的驱动电路中处于导通状态的开关管也不相同。相应的，由于lvds收发器发送信号而产生的电流流经该匹配电阻的方向也会不同。类似的，由于其他低电压信号收发器或者低电压信号发送器(为了便于描述，统称为通信对端)向lvds收发器发送的逻辑信号不同，通信对端通过差分信号线向lvds收发器中该匹配电阻传输的电流方向也会有所不同，使得匹配电阻中电流会存在叠加或者抵消情况。
65.而随着匹配电阻上的电流变化以及lvds收发器中处于导通状态的开关管不同，流经两个开关支路上采样电阻也不同，相应的，两个开关支路上采样电阻上的电压也就不同。而经过研究发现，每个开关支路上的采样电阻的电压的具体值与本地发送的逻辑信号以及对端发送的逻辑信号之间具有特定的对应关系，从而为转换出通信对端发送的逻辑信号提供了可能。
66.由此可见，本技术中lvds收发器中通过驱动电路上的差分线连接点上的差分信号线接收到其他lvds收发器发送的lvds信号时，受到本地发送的逻辑信号以及接收到的lvds信号(即对端发送的逻辑信号)的影响，流经该匹配电阻的电流会有所不同，使得两个开关支路上的采样电阻的电压也会发生相应的变化。而本技术通过接收解码模块基于两个采样电阻上的电压以及该lvds收发器发送的逻辑信号，可以还原出该其他lvds收发器发送的目标逻辑信号，从而使得差分信号收发器也具备接收并解码出lvds信号的能力。
67.基于此，通过一套低电压差分信号收发器便可以实现lvds信号的接收与发送，也就无需同时配置lvds信号的接收器与发送器，降低了通信配置的复杂度。
68.可以理解的是，本技术中该lvds收发器支持同时进行lvds信号的接收与发送，基于此，如果需要利用该lvds收发器进行双向全双工通信，该lvds收发器可以通过两条差分
信号线与另一个lvds收发器相连。当然，在实际应用中，该lvds收发器也可以根据应用场景的不同，仅作为低电压差分信号接收器或者低电压差分信号发送器使用，相应的，该lvds收发器可以通过两条差分信号线与低电压差分信号接收器或者低电压差分信号发送器相连，对此不加限制。
69.可以理解的是，在实际应用中，为了能够根据lvds收发器需要发送的逻辑信号控制驱动电路中开关管的导通与截止，该lvds收发器中还可以包括发送控制器。发送控制器，用于根据该lvds收发器需要发送的第一逻辑信号，控制该第一开关管、第二开关管、第三开关管和第四开关管的导通或者截止。
70.如，该发送控制器可以与第一开关管、第二开关管、第三开关管以及第四开关管中的控制端相连。发送控制器可以向第一开关管、第二开关管、第三开关管和第四开关管发送控制信号，控制这几个开关管的导通与截止。
71.在一种可能的实现方式中，发送控制器可以在lvds收发器发送的第一逻辑信号为低电平(即逻辑0)的情况下，控制第一开关管q1和第四开关管q4导通，并控制第二开关管q2和第三开关管q3截止；而在lvds收发器发送的第一逻辑信号为高电平(即逻辑1)的情况下，lvds收发器中的发送控制器会第一开关管q1和第四开关管q4处于截止状态，而控制第二开关管q2和第三开关管q3导通。
72.可以理解的是，lvds收发器需要发送的第一逻辑信号可以是由lvds收发器所在的处理器或者芯片等器件发送给该低电压差分信号发送器，对于lvds收发器确定需要发送的第一逻辑信号的具体实现不加限制。
73.在一种可能的情况中，该lvds收发器还可以包括发送数据输出器，用于输出该lvds收发器待发送的第一逻辑信号。
74.如，该发送数据输出器的输出端可以与发送控制器的输入端相连，发送数据输出器输出的第一逻辑信号可以输入给该发送控制器。
75.另外，该发送数据输出器的输出端还可以与接收解码模块相连，使得发送数据输出端输出的第一逻辑信号可以输入给该接收解码模块。
76.在一种可能的实现方式中，该发送数据输出器可以为串行器。该串行器可以用于将所述lvds收发器待发送的数据转换为串行的至少一个第一逻辑信号。
77.在本技术中，该lvds收发器中的接收解码模块的具体形式可以有多种可能，本技术对此不加限制。
78.在一种可能的实现方式中，该接收解码模块包括：第一转换单元，第二转换单元，以及与该第一转换单元和第二转换单元相连的或门电路。
79.其中，第一转换单元，用于采样第一采样电阻上的第一电压，转换出与第一电压匹配的第二逻辑信号，基于该第二逻辑信号和该lvds收发器发送的第一逻辑信号确定出第三逻辑信号，将该第三逻辑信号输出到该或门电路。
80.第二转换单元，用于采样第二采样电阻上的第二电压，转换出与第二电压匹配的第四逻辑信号，基于该第四逻辑信号和该lvds收发器发送的第一逻辑信号确定出第五逻辑信号，将该第五逻辑信号输出到该或门电路。
81.相应的，该或门电路，用于对第三逻辑信号和第五逻辑信号进行或运算，得到该低电压差分信号收发器接收到的目标逻辑信号。
82.其中，在第一采样电阻上的第一电压不同时，转换出的第二逻辑信号也会有所不同。在实际应用中，可以预先分析并配置不同取值的第一电压对应的高电平逻辑信号或者低电平逻辑信号。
83.在一种可能的实现方式中，第一转换单元在该第一电压为第一阈值的情况下，将第一电压转换为表示低电平的第二逻辑信号；在该第一电压为第二阈值的情况下，将该第一电压转换为表示高电平的第二逻辑信号。其中，该第二阈值高于该第一阈值。
84.可以理解的是，根据恒流源输出的电流不同，以及匹配电阻、第一采样电阻以及第二采样电阻的电阻值不同，该第一阈值和第二阈值也会有所不同。
85.如，考虑到lvds接口电路中恒流源一般为3.5ma，而匹配电阻一般为100欧姆，因此，本技术中该恒流源可以为3.5ma的恒流源，该匹配电阻、第一采样电阻和第二采样电阻可以均为100欧姆的电阻，在此基础上，该第一阈值可以为0伏，第二阈值可以为700mv。
86.可以理解的是，考虑到其他因素影响，第一采样电阻和第二采样电阻上的电压可能会有所不同，因此，第一电压为第一阈值可以是第一电压近似为第一阈值，如第一电压处于第一阈值的设定范围内，则认为第一电压为第一阈值。对于第一电压为第二阈值的情况也类似，不再赘述。
87.相应的，第二转换单元在该第二电压为第一阈值的情况下，将第二电压转换为表示低电平的第四逻辑信号；在该第二电压高于第二阈值的情况下，将该第二电压转换为表示高电平的第四逻辑信号。
88.为了便于理解，下面以第一转换单元和第二转换单元的一种可能情况为例，对本技术中lvds收发器进行介绍。
89.如图2所示，其示出了本技术实施例中低电压差分信号收发器的又一种组成结构示意图。
90.在图2中，该驱动电路以及匹配电阻r0可以参见前面图1的相关介绍，在此不再赘述。
91.在图2中，该接收解码模块可以包括第一转换单元、第二转换单元、以及与第一转换单元和第二转换单元相连的或门电路1021(即图2中的g0)。
92.其中，该第一转换单元包括：第一缓冲器1022和与门电路1023(图2中的g1)。该第一缓冲器1022与第一采样电阻r1并联，使得第一缓冲器可以采集到第一采样电阻上的第一电压。该第一缓冲器1022的输出端与该与门电路1023的一个输入端相连。
93.该第一缓冲器1022将采样到的该第一采样电阻的第一电压转换为第二逻辑信号，将该第二逻辑信号输入到该与门电路1023。
94.如，第一缓冲器在采样到该第一采样电阻的第一电压为第一阈值(例如第一阈值可以为0v)，那么第一缓冲器输出表示低电平的第二逻辑信号。第一缓冲器在采样到该第一采样电阻上的第一电压为第二阈值(例如700ma)，那么第一缓冲器输出表示高电平的第二逻辑信号。
95.该与门电路1023的输出端与该或门电路1021的一个输入端相连。
96.该与门电路1023将低电压差分信号收发器发送的第一逻辑信号以及该第一缓冲器1022发送的第二逻辑信号进行与运算，将与运算后得到的第三逻辑信号输入到该或门电路1021。
97.其中，与门电路的一个输入端与第一缓冲器相连，另一个输入端可以输入该低电压差分信号收发器发送的第一逻辑信号。
98.在一种实现方式中，lvds收发器可以包括发送数据输出器，在此基础上，与门电路的一个输入端与第一缓冲器相连，另一个输入端可以与该发送数据输出器的输出端相连，在此基础上，发送数据输出器输出的第一逻辑信号可以输入给该与门电路。
99.如，在图2中以发送数据输出器为串行器106为例，可见，串行器106的输出端与该与门电路1023的一个输入端相连，使得串行器106输出的串行的各第一逻辑信号可以输入到该与门电路。
100.其中，该第二转换单元包括：第二缓冲器1024以及同或门电路1025(图2中的g2)。
101.该第二缓冲器1024与第二采样电阻r2并联。同时，该第二缓冲器1024的输出端与该同或门电路1025的一个输入端相连。
102.而该同或门电路1025的另一个输入端可以输入该lvds收发器发送的第一逻辑信号。
103.如，在lvds收发器包括发送数据输出器的情况下，该同或门电路1025的一个输入端与第二缓冲器的输出端相连，另一个输入端与该发送数据输出器的输出端相连。在图2中以发送数据输出器为串行器106例说明，在该种情况下，该同或门电路1025的一个输入端与第二缓冲器1024输出端相连，该同或门电路1025的另一个输入端与串行器106的输出端相连，以使得串行器输出的第一逻辑信号可以输入到该同或门电路1025。
104.其中，第二缓冲器1024将采样到的该第二采样电阻r2上的第二电压转换为第四逻辑信号，将该第四逻辑信号输入到该同或门电路1025。
105.如，第二缓冲器在该第二电压为第一阈值(例如0v)的情况下，将第二电压转换为表示低电平的第四逻辑信号；在该第二电压为第二阈值(例如700mv)的情况下，将该第二电压转换为表示高电平的第四逻辑信号，该第二阈值高于该第一阈值。
106.该同或门电路1025的输出端与该或门电路1021的另一个输入端相连。基于此，该同或门电路1025可以将lvds收发器发送的第一逻辑信号与该第二缓冲器1024输出的第四逻辑信号进行同或运算，将同或运算得到的第五逻辑信号输入到该或门电路1021。
107.相应的，或门电路1024用于对与门电路1023输入的第三逻辑信号与该同或门电路1025输入的第五逻辑信号进行或运算，而或运算得到的目标逻辑信号就是解析出的通信对端发送的逻辑信号。
108.与前面实施例相似，在本实施例中，该lvds收发器还可以包括发送控制器107。其中，该发送控制器的输入端与发送数据输出器的输出端相连，使得发送控制器可以获得发送数据输出器输出的第一逻辑信号。如图2所示，以发送数据输出器为串行器为例，该发送控制器107的输入端与该串行器106的输出端相连，使得串行器106输出的第一逻辑信号可以输入到发送控制器107。
109.该发送控制器的输出端可以与第一开关管、第二开关管、第三开关管以及第四开关管的控制端相连(图中未示出)，在此基础上，发送控制器可以基于串行器输入到第一逻辑信号，控制第一开关管、第二开关管、第三开关光和第四开关管的导通与截止。
110.进一步的，在本技术以上任意一个实施例中，该lvds收发器还可以包括解串器，用于对接收解码模块输出的目标逻辑信号进行编码。如图2所示，该解串器108的输入端与该
或门电路1021的输出端相连，因此，或门电路1024输出的目标逻辑信号会输入到解串器中进行编码。
111.为了便于理解本技术中接收解码模块基于第一采样电阻和第二采样电阻上的电压以及本地发送的第一逻辑信号确定出通信对端发送的目标逻辑信号的过程，下面结合一种应用场景进行说明。
112.以图2所示的lvds收发器为例，并以利用该lvds收发器进行双向全双工通信为例，基于此，该lvds收发器可以与另一个lvds收发器通过两条差分信号线相连，如图3所示。
113.如图3中虚线两侧均为一个lvds收发器，这两个收发器之间通过两条差分信号线300相连。可以理解的是，为了使得两台lvds收发器之间可以同步发送与接收数据，这两台lvds收发器之间的时钟是同步的，具体的时钟同步方式本技术不加限制。
114.在图3的基础上，以lvds收发器中恒流源为3.5ma的恒流源，匹配电阻r1、第一采样电阻r1和第二采样电阻r0的电阻值为100ω为例说明。
115.同时，假设lvds收发器发送的第一逻辑信号为低电平(即逻辑0)的情况下，lvds收发器中的发送控制器会控制lvds收发器中的第一开关管q1、第四开关管q4导通，而控制第二开关管q2和第三开关管q3截止。
116.反之，在lvds收发器发送的第一逻辑信号为高电平(即逻辑1)的情况下，lvds收发器中的发送控制器会控制lvds收发器中第二开关管q2和第三开关管q3导通，而控制第一开关管q1和第四开关管q4截止。
117.同时，可以理解的是，电流源并联后的总电流等于并联电流源的代数和。如图4所示，左侧多个电流源的电流求和就等于箭头右侧电流源的总电流is，因此，总电流is为电流从i
s1
、i
s2
到i
sn
的总和。由此可知，流经电阻上的总电流为流经电阻的各路电流之和。
118.在以上基础上，为了便于描述，将图3中虚线左侧的lvds收发器称为本地lvds收发器，而将虚线右侧的lvds收发器称为对端lvds收发器。并以本地lvds收发器中发送以及接收逻辑信号的处理过程为例进行说明。
119.下面分别对本地lvds收发器发送的逻辑信号以及对端lvds向本地lvds收发器发送的逻辑信号的不同情况进行说明：
120.第一种情况：本地lvds收发器发送的逻辑信号为高电平1的，而对端lvds收发器发送的逻辑信号也为高电平1。
121.由上面介绍可知，在该第一种情况中，本地lvds收发器以及对端lvds收发器中的第二开关管q2和第三开关管q3处于导通状态。
122.在此基础上，本地lvds收发器的恒流源输出3.5ma电流后，在本地lvds收发器中，电流会经过导通的第三开关管q3经匹配电阻r1流向导通的第二开关管q2和第一采样电阻r1。
123.与此同时，本地lvds收发器的恒流源输出的电流经过导通的第三开关管后，还会沿着差分信号线达到对端lvds收发器中匹配电阻r0的上端，并经过对端lvds收发器中该匹配电阻r0的下端流向该对端lvds收发器中的导通的第二开关管q2以及第一采样电阻r1。
124.由此可知，对端lvds收发器的恒流源输出的3.5ma电流后，来自对端lvds收发器的电流也会从本地lvds收发器的匹配电阻r0的上方流入该匹配电阻r0，并流向本地lvds收发器中的第二开关管q2和第一采样电阻r1。
125.由此可知，本地lvds收发器中匹配电阻r0上实际上是存在来自本地lvds收发器的3.5ma电流流入，以及来自对端lvds收发器的3.5ma的电流流入，且电流流入方向相同，如图5所示。在图5到图8中is1表示来自本地lvds收发器的电流流入该匹配电阻r0的电流，而is2表示来自对端lvds收发器的电流流入该匹配电阻r0的电流，在图5到图8中示出了is1和is2的电流流向，如箭头方向所示。结合此处的分析以及图5可知，流经本地lvds收发器的匹配电阻r0的总电流为本地流入的3.5ma电流+对端流入的3.5ma电流＝7.0ma。
126.而结合图3以及上面介绍可知，本地lvds收发器中，流经匹配电阻r0中的总电流与流经第一采样电阻r1中的总电流相同，而第一采样电阻的阻值为100ω，因此，第一采样电阻上的电压为700mv。在图5到图8中流经r1的电流表示为is，但是is中仅仅标识电流流动，其箭头方向并不表示实际电流流向。
127.而由前面lvds收发器中第一缓冲器的介绍可知，第一缓冲器在采样到第一采样电阻r1上的电压为0时，输出的第二逻辑信号为低电平，即逻辑信号0；而在采样到第一采样电阻r1上的电压为700mv时，其输出的第二逻辑信号为高电平，即逻辑信号1。
128.在图3中第一缓冲器采用缓冲器1表示，而第二缓冲器采用缓冲器2表示。基于此，本地lvds收发器中，在第一采样电阻r1上的电压为700mv时，与第一采样电阻r1相连中缓冲器1会输出逻辑信号1。
129.缓冲器1输出的逻辑信号1与本地lvds收发器需要发送的逻辑信号1输入到与门g1中进行与运算，与门g1会输出逻辑信号1，该逻辑信号1会输入到或门g0中。
130.而由于本地lvds收发器中，第四开关管q4属于截止状态，所以第二采样电阻r2上不存在电流流入，该第二采样电阻r2上的电压为0。相应的，本地lvds收发器中，与该第二采样电阻r2相连的缓冲器2采样到的第二电压为0v，那么该缓冲器2会输出逻辑信号0。相应的，缓冲器2输出的逻辑信号0输入到同或门g2后，同或门g2会将该缓冲器输出的逻辑信号0与本地lvds收发器发送的逻辑信号1进行同或运算，输出逻辑信号0。
131.在此基础上，与门g1输出的逻辑信号1与同或门g2输出的逻辑信号0在输入到或门g0后，经过或门g0或运算可以得到逻辑信号1。可见，或门g0输出的逻辑信号1与对端lvds收发器向本地lvds收发器发送的逻辑信号一致。
132.第二种情况：本地lvds收发器发送的逻辑信号为高电平1的，而对端lvds收发器发送的逻辑信号为低电平0。
133.由前面介绍可知，本地lvds收发器的恒流源的电流流经本地匹配电阻r0上的电流方向与第一种情况相同，不再赘述。
134.在对端lvds收发器发送的逻辑信号0的情况下，由于对端lvds收发器中第一开关管q1和第四开关管q4导通，而第二开关管q2和第三开关管q3截止。在此基础上，结合图3，来自对端lvds收发器的电流会从本地lvds收发器中匹配电阻r0的下方向上的方向上流经该匹配电阻r0，如图6中所示。
135.结合图6可知，在本地lvds收发器中，来自本地以及对端的电流流经该匹配电阻r0的方向是相反且电流值相同的，从而使得r0上两个方向上的电流相互抵消。在此基础上，流经本地lvds收发器中第一采样电阻r1上的电流也为0，该第一采样电阻r1上的电压为0，因此，与该第一采样电阻r1相连的缓冲器1采集到的第一电压为0，该缓冲器1输出的逻辑信号为0。
136.而且，由于本地lvds收发器中第四开关管q4同样处于截止状态，使得缓冲器2采集到的本地第二采样电阻r2上电压为0，该缓冲器2输出的逻辑信号也为0。
137.在此基础上，与门g1对缓冲器1输出的逻辑信号0以及本地lvds收发器发送的逻辑信号1进行与运算后，会向或门g0输入逻辑信号0；而同或门g0对缓冲器2输出的逻辑信号0以及本地lvds收发器发送的逻辑信号1进行同或运算后，会向或门g0输入逻辑信号0。在此基础上，或门g0对两个逻辑信号0进行或运算最终会输出逻辑信号0，同样与对端lvds收发器向本地lvds收发器发送的逻辑信号一致。
138.第三种情况：本地lvds收发器发送的逻辑信号为低电平0，而对端lvds收发器发送的逻辑信号也为低电平0。
139.在本地lvds收发器发送逻辑信号为低电平的情况下，本地的发送控制器会控制本地lvds收发器中第一开关管q1和第四开关管q4导通，而控制第二开关管q2和第三开关管q3截止。
140.在该第三种情况下，对于本地lvds收发器而言，恒流源输出的3.5ma的电流会经过导通的第一开关管q1，然后按照从下到上的方向流经匹配电阻r0后，流向第四开关管q4和第二采样电阻r2。而类似对端lvds收发器的电流，也会按照从下到上的方向流经本地的匹配电阻r0后，流向第四开关管q4和第二采样电阻。如图7所示，来自本地以及对端的电流都按照从下到上的方向流经本地lvds收发器中的匹配电阻r0，使得流经该匹配电阻r0的电流为3.5ma+3.5ma＝7.0ma。
141.由于在本地lvds收发器中，流经匹配电阻r0的电流也会流经第二采样电阻，因此，本地的第二采样电阻r2上流经的电流为7.0ma，由于第二采样电阻为100ω，所以本地的第二采样电阻r2上的电压为700mv。在此基础上，基于与本地的第二采样电阻r2相连的缓冲器2(第二缓冲器)的特性可知，该第二缓冲器在采样到r2的电压为700mv时，会输出逻辑信号1。
142.而由于本地lvds收发器中第二开关管处于截止状态，所以本地的第一采样电阻r1上的电流以及电压为0，因此，该缓冲器1输出的逻辑信号为0。
143.在本地lvds收发器中，缓冲器1输出逻辑信号0，而第二缓冲器输出逻辑信号1的情况下，经过第一缓冲器输出的逻辑型号输入与门g1的，而第二缓冲器输出的逻辑信号输入同或门g2，最终经过相应的运算，可以得到：由或门g0输出的逻辑信号为逻辑信号0。可见，该或门g0输出的逻辑信号0也与对端lvds收发器向本地lvds收发器发送的逻辑信号一致。
144.第四种情况：本地lvds收发器发送的逻辑信号为低电平0，而对端lvds收发器发送的逻辑信号也为低电平1。
145.在该种情况下，本地lvds收发器中流经本地匹配电阻r0的电流与第三种情况相似。而来自对端lvds收发器的电流会从上到下的方向流经该匹配电阻r0，如图8所示。可见，本地lvds收发器中，匹配电阻r0上两路电流会相互抵消，使得流经该匹配电阻r0上的电流为0，相应的，流经本地第二采样电阻r2上的电流也为0，所以第二采样电阻r2上的电压为0。由此可以分析出，本地lvds收发器中缓冲器2输出的逻辑信号为0。
146.而由于本地lvds收发器中流经第一采样电阻r1的电流仍为0，第一采样电阻r1上的电压也为0，因此，缓冲器1输出的逻辑信号仍为0。
147.在此基础上，结合与门g1、同或门g2以及或门g0的运算性质，可以推导出：该或门
g0最终输出的逻辑信号为1。可见，或门g0最终输出的逻辑信号1也与第四种情况中对端lvds收发器向本地lvds收发器发送的逻辑信号相同。
148.具体的，以上四种情况对应的真值表可以参见如下表1：
149.表1
[0150][0151]
对比或门g0输出的逻辑信号与对端lvds收发器向本地lvds收发器发送的逻辑信号(表1中第二列)，可以看出，最终接收解码模块中或门g0输出的逻辑信号就是解析出的对端lvds收发器向本地lvds收发器发送的目标逻辑信号。
[0152]
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。同时，本说明书中各实施例中记载的特征可以相互替换或者组合，使本领域专业技术人员能够实现或使用本技术。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
[0153]
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0154]
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
[0155]
以上仅是本技术的优选实施方式，应当指出，对于本技术领域的普通技术人员来
说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。

技术特征：
1.一种低电压差分信号收发器，其特征在于，包括：驱动电路、接收解码模块以及匹配电阻；所述驱动电路包括：恒流源、第一开关支路和第二开关支路；其中，所述第一开关支路包括：依次相连的第一开关管、第二开关管和第一采样电阻，所述第一开关管的输入端与所述恒流源相连，所述第一采样电阻未连接所述第二开关管的一端接地，且所述第一开关管与第二开关管之间设置有第一差分线连接点；所述第二开关支路包括：依次相连的第三开关管、第四开关管和第二采样电阻，所述第三开关管的输入端与所述恒流源相连，所述第一采样电阻未连接第四开关管的一端接地，且所述第三开关管与第四开关管之间设置有第二差分线连接点；所述第一差分线连接点和所述第二差分线连接点分别用于接入不同的差分信号线；所述匹配电阻的一端与所述第一差分线连接点相连，另一端与所述第二差分线连接点相连；所述接收解码模块，用于采样所述第一采样电阻上的第一电压以及第二采样电阻上的第二电压，基于所述第一电压、第二电压以及所述低电压差分信号收发器发送的第一逻辑信号，确定出所述低电压差分信号收发器接收到的目标逻辑信号。2.根据权利要求1所述的低电压差分信号收发器，其特征在于，所述接收解码模块包括：第一转换单元、第二转换单元以及与所述第一转换单元和第二转换单元相连的或门电路；其中，所述第一转换单元，用于采样第一采样电阻上的第一电压，转换出与所述第一电压匹配的第二逻辑信号，基于所述第二逻辑信号和所述低电压差分信号收发器发送的第一逻辑信号确定出第三逻辑信号，将所述第三逻辑信号输出到所述或门电路；所述第二转换单元，用于采样第二采样电阻上的第二电压，转换出与所述第二电压匹配的第四逻辑信号，基于所述第四逻辑信号和所述低电压差分信号收发器发送的第一逻辑信号确定出第五逻辑信号，将所述第五逻辑信号输出到所述或门电路；所述或门电路，用于对所述第三逻辑信号和第五逻辑信号进行或运算，得到所述低电压差分信号收发器接收到的目标逻辑信号。3.根据权利要求2所述的低电压差分信号收发器，其特征在于，所述第一转换单元在所述第一电压为第一阈值的情况下，将第一电压转换为表示低电平的第二逻辑信号；在所述第一电压为第二阈值的情况下，将所述第一电压转换为表示高电平的第二逻辑信号；第二转换单元在所述第二电压为第一阈值的情况下，将第二电压转换为表示低电平的第四逻辑信号；在所述第二电压为第二阈值的情况下，将所述第二电压转换为表示高电平的第四逻辑信号；其中，所述第二阈值高于所述第一阈值。4.根据权利要求3所述的低电压差分信号收发器，其特征在于，所述第一转换单元包括：第一缓冲器以及与门电路，所述第一缓冲器与所述第一采样电阻并联，所述第一缓冲器的输出端与所述与门电路的一个输入端相连；所述第一缓冲器将采样到的所述第一采样电阻的第一电压转换为第二逻辑信号，将所述第二逻辑信号输入到所述与门电路；所述与门电路的输出端与所述或门电路的一个输入端相连，且所述与门电路将所述低
电压差分信号收发器发送的第一逻辑信号与所述第二逻辑信号进行与运算，将与运算后得到的第三逻辑信号输入到所述或门电路；所述第二转换单元包括：第二缓冲器以及同或门电路，所述第二缓冲器与所述第二采样电阻并联，所述第二缓冲器的输出端与所述同或门电路的一个输入端相连；所述第二缓冲器将采样到的所述第二采样电阻的第二电压转换为第四逻辑信号，将所述第四逻辑信号输入到所述同或门电路；所述同或门电路的输出端与所述或门电路的另一个输入端相连，且所述同或门电路将所述低电压差分信号收发器发送的第一逻辑信号与所述第四逻辑信号进行同或运算，将同或运算得到的第五逻辑信号输入到所述或门电路。5.根据权利要求4所述的低电压差分信号收发器，其特征在于，还包括：发送数据输出器，用于输出所述低电压差分信号收发器待发送的第一逻辑信号；所述与门电路的另一个输入端与所述发送数据输出器的输出端相连；所述同或门电路的另一个输入端与所述发送数据输出器的输出端相连。6.根据权利要求5所述的低电压差分信号收发器，其特征在于，所述发送数据输出器为串行器，用于将所述低电压差分信号收发器待发送的数据转换为串行的至少一个第一逻辑信号。7.根据权利要求1或5所述的低电压差分信号收发器，其特征在于，还包括：发送控制器，用于根据所述低电压差分信号收发器需要发送的第一逻辑信号，控制所述第一开关管、第二开关管、第三开关管和第四开关管的导通或者截止。8.根据权利要求1或5所述的低电压差分信号收发器，其特征在于，还包括：解串器，用于对接收解码模块输出的目标逻辑信号进行编码。

技术总结
本申请提供了一种低电压差分信号收发器，包括：驱动电路、接收解码模块和匹配电阻。驱动电路包括：恒流源、第一开关支路和第二开关支路；第一开关支路包括依次相连的第一开关管、第二开关管和第一采样电阻，第一采样电阻未连接第二开关管的一端接地；第二开关支路包括依次相连的第三开关管、第四开关管和第二采样电阻，第一采样电阻未连接第四开关管的一端接地。匹配电阻的两端分别与驱动电路上的两个差分线连接点相连。接收解码模块，用于采样第一采样电阻上的第一电压和第二采样电阻上的第二电压，基于第一电压、第二电压和低电压差分信号收发器发送的第一逻辑信号，确定接收到的目标逻辑信号。本申请的方案能够实现LVDS信号的同步接收与发送。的同步接收与发送。的同步接收与发送。


技术研发人员：李术亮 黄钧
受保护的技术使用者：北京紫光芯能科技有限公司
技术研发日：2023.08.11
技术公布日：2023/9/23