电磁干扰抑制电路、源极驱动器、显示面板和电子设备的制作方法

1.本技术涉及显示领域，具体涉及一种电磁干扰抑制电路、源极驱动器、显示面板和电子设备。


背景技术：

2.在传统的显示面板驱动中，通常是源极驱动器接收从时序控制器发送而来的时序控制数据（timing controller，tcon），并通过内部的时钟恢复电路和数字电路进行解析，然后输出驱动电压至显示面板。
3.上述时序控制数据通常包括时钟信号以及rgb数据，源极驱动器在开机时，内部的数字电路接收上述时序控制数据，将该时序控制数据中的时钟信号经过除频电路后，作为源极驱动器中数字电路之主频时钟。数字电路以主频时钟为设计核心， 故会产生显著的主频时钟频段电磁干扰效应。


技术实现要素：

4.鉴于此，本技术提供一种电磁干扰抑制电路、源极驱动器、显示面板和电子设备，能够降低源极驱动器中数字电路主频时钟引发的电磁干扰辐射。
5.一种电磁干扰抑制电路，应用于源极驱动器，源极驱动器包括垂直扫描计数器和数字锁存器，电磁干扰抑制电路包括：缓冲与除频单元，用于接收外部装置发送的初始时钟信号，根据初始时钟信号分别缓冲输出第一时钟信号和第二时钟信号，对第一时钟信号和第二时钟信号分别进行除频和再次缓冲处理，以输出第一主频时钟信号和第二主频时钟信号，所述第一主频时钟信号和第二主频时钟信号各自的转态时间不同。
6.第一多工器，同缓冲与除频单元电性连接，以及用于分别与垂直扫描计数器和数字锁存器电性连接。
7.第一多工器用于接收垂直扫描计数器输出的扫描计数信号，在扫描计数信号为偶数时，接收缓冲与除频单元输出的第二主频时钟信号并输出至数字锁存器，在扫描计数信号为奇数时，接收缓冲与除频单元输出的第一主频时钟信号并输出至数字锁存器。
8.第二多工器，同缓冲与除频单元电性连接，以及用于与垂直扫描计数器和数字锁存器电性连接。
9.第二多工器用于接收垂直扫描计数器输出的扫描计数信号，在扫描计数信号为偶数时，接收缓冲与除频单元输出的第一主频时钟信号并输出至数字锁存器，在扫描计数信号为奇数时，接收缓冲与除频单元输出的第二主频时钟信号并输出至数字锁存器。
10.在一个实施例中，缓冲与除频单元包括：第一缓冲单元，用于与外部装置电性连接，接收初始时钟信号并分别缓冲输出第一时钟信号和第二时钟信号。
11.除频单元，用于与第一缓冲单元电性连接，接收第一缓冲单元输出的第一时钟信
号和第二时钟信号并分别进行除频，以得到第一初始主频时钟信号和第二初始主频时钟信号。
12.第二缓冲单元，与除频单元、第一多工器和第二多工器分别电性连接，用于接收除频单元输出的第一初始主频时钟信号和第二初始主频时钟信号，并分别进行缓冲处理，以得到第一主频时钟信号和第二主频时钟信号，并将第一主频时钟信号和第二主频时钟信号均输出至第一多工器和第二多工器。
13.在一个实施例中，除频单元包括：第一除频单元，与第一缓冲单元和第二缓冲单元电性连接，用于接收第一缓冲单元输出的第一时钟信号并进行除频，以得到第一初始主频时钟信号并输出至第二缓冲单元。
14.第二除频单元，与第一缓冲单元和第二缓冲单元电性连接，用于接收第一缓冲单元输出的第二时钟信号并进行除频，以得到第二初始主频时钟信号并输出至第二缓冲单元。
15.在一个实施例中，第二缓冲单元包括：第一缓冲子单元，与第一除频单元和第一多工器均电性连接，用于接收第一除频单元输出的第一初始主频时钟信号并进行缓冲处理，以得到第一主频时钟信号并输出至第一多工器和第二多工器。
16.第二缓冲子单元，与第二除频单元和第二多工器均电性连接，用于接收第二除频单元输出的第二初始主频时钟信号并进行缓冲处理，以得到第二主频时钟信号并输出至第一多工器和第二多工器。
17.在一个实施例中，上述电磁干扰抑制电路还包括第三缓冲单元，第三缓冲单元的输入端分别与第一多工器和第二多工器电性连接，第三缓冲单元的输出端用于与数字锁存器电性连接。
18.第三缓冲单元用于接收第一多工器和第二多工器各自输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至数字锁存器。
19.在一个实施例中，第三缓冲单元包括第三缓冲子单元和第四缓冲子单元，第三缓冲子单元的输入端与第一多工器电性连接，第三缓冲子单元的输出端与数字锁存器电性连接，第四缓冲子单元的输入端与第二多工器电性连接，第四缓冲子单元的输出端用于与数字锁存器电性连接。
20.第三缓冲子单元用于接收第一多工器输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至数字锁存器；第四缓冲子单元用于接收第二多工器输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至数字锁存器。
21.在一个实施例中，数字锁存器包括第一锁存单元和第二锁存单元，第一多工器用于与第一锁存单元电性连接，第二多工器用于与第二锁存单元电性连接。
22.第一多工器用于在扫描计数信号为偶数时，将第二主频时钟信号输出至第一锁存单元，在扫描计数信号为奇数时，将第一主频时钟信号输出至第二锁存单元。
23.第二多工器用于在扫描计数信号为偶数时，将第一主频时钟信号输出至第一锁存单元，在扫描计数信号为奇数时，将第二主频时钟信号输出至第二锁存单元。
24.此外，还提供一种源极驱动器，源极驱动器包括上述电磁干扰抑制电路。
25.此外，还提供一种显示面板，显示面板包括上述源极驱动器。
26.此外，还提供一种电子设备，电子设备包括上述显示面板。
27.上述电磁干扰抑制电路，应用于源极驱动器，源极驱动器包括垂直扫描计数器和数字锁存器，电路包括缓冲与除频单元、第一多工器和第二多工器，缓冲与除频单元用于接收外部装置发送的初始时钟信号，根据初始时钟信号分别缓冲输出第一时钟信号和第二时钟信号，对第一时钟信号和第二时钟信号分别进行除频和再次缓冲处理，以输出第一主频时钟信号和第二主频时钟信号，第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同，第一多工器同缓冲与除频单元电性连接，以及用于分别与垂直扫描计数器和数字锁存器电性连接，第一多工器用于接收垂直扫描计数器输出的扫描计数信号，在扫描计数信号为偶数时，接收缓冲与除频单元输出的第二主频时钟信号并输出至数字锁存器，在扫描计数信号为奇数时，接收缓冲与除频单元输出的第一主频时钟信号并输出至数字锁存器，第二多工器同缓冲与除频单元电性连接，以及用于与垂直扫描计数器和数字锁存器电性连接，第二多工器用于接收垂直扫描计数器输出的扫描计数信号，在扫描计数信号为偶数时，接收缓冲与除频单元输出的第一主频时钟信号并输出至数字锁存器，在扫描计数信号为奇数时，接收缓冲与除频单元输出的第二主频时钟信号并输出至数字锁存器，通过缓冲与除频单元、第一多工器和第二多工器的配合，上述电磁干扰抑制电路能够输出两路主频时钟信号，利用上述源极驱动器工作过程中的垂直扫描特性，在扫描计数信号为偶数或者奇数时，通过第一多工器和第二多工器同时输出两路主频时钟信号以对数字锁存器进行驱动，由于第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同，数字锁存器对应的电路输出电流在同一时间所引发的电磁干扰则大大降低，且数字锁存器对应的数据输出则不受干扰。
附图说明
28.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1是本技术实施例提供的一种电磁干扰抑制电路的电路结构框图；图2是本技术实施例提供的另一种电磁干扰抑制电路的电路结构框图；图3是本技术实施例提供的一种除频单元的电路结构框图；图4是本技术实施例提供的又一种电磁干扰抑制电路的电路结构框图；图5是本技术实施例提供的再一种电磁干扰抑制电路的电路结构框图；图6是本技术实施例提供的还一种电磁干扰抑制电路的电路结构框图。
具体实施方式
30.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
31.如图1所示，提供一种电磁干扰抑制电路100，应用于源极驱动器10，源极驱动器10包括垂直扫描计数器20和数字锁存器30，该电磁干扰抑制电路100包括：缓冲与除频单元110，用于接收外部装置发送的初始时钟信号，根据初始时钟信号分别缓冲输出第一时钟信号和第二时钟信号，对第一时钟信号和第二时钟信号分别进行除频和再次缓冲处理，以输出第一主频时钟信号和第二主频时钟信号，第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同。
32.其中，第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同，表明两者各自的除频过程相同，转态时间不同，表明两者各自的缓冲处理过程不同。
33.在一个实施例中，第一时钟信号和第二时钟信号各自的转态时间也不同，即第一时钟信号和第二时钟信号各自对应的缓冲过程也不同。
34.第一多工器120同缓冲与除频单元110电性连接，以及用于分别与垂直扫描计数器20和数字锁存器30电性连接。
35.第一多工器120用于接收垂直扫描计数器20输出的扫描计数信号，在扫描计数信号为偶数时，接收缓冲与除频单元110输出的第二主频时钟信号并输出至数字锁存器30，在扫描计数信号为奇数时，接收缓冲与除频单元110输出的第一主频时钟信号并输出至数字锁存器30。
36.第二多工器130同缓冲与除频单元110电性连接，以及用于与垂直扫描计数器20和数字锁存器30电性连接。
37.第二多工器130用于接收垂直扫描计数器20输出的扫描计数信号，在扫描计数信号为偶数时，接收缓冲与除频单元110输出的第一主频时钟信号并输出至数字锁存器30，在扫描计数信号为奇数时，接收缓冲与除频单元110输出的第二主频时钟信号并输出至数字锁存器30。
38.上述电磁干扰抑制电路100，通过缓冲与除频单元110、第一多工器120和第二多工器130的配合，上述电磁干扰抑制电路100能够输出两路主频时钟信号，利用上述源极驱动器10工作过程中的垂直扫描特性，在扫描计数信号为偶数或者奇数时，通过第一多工器120和第二多工器130同时输出两路主频时钟信号以对数字锁存器30进行驱动，由于第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同，数字锁存器30对应的电路输出电流在同一时间所引发的电磁干扰则大大降低，而数字锁存器30对应的数据输出则不受干扰。
39.在一个实施例中，如图2所示，缓冲与除频单元110包括：第一缓冲单元112，用于与外部装置电性连接，接收初始时钟信号并分别缓冲输出第一时钟信号和第二时钟信号。
40.除频单元114，用于与第一缓冲单元112电性连接，接收第一缓冲单元112输出的第一时钟信号和第二时钟信号并分别进行除频，以得到第一初始主频时钟信号和第二初始主频时钟信号。
41.第二缓冲单元116，与除频单元114、第一多工器120和第二多工器130分别电性连接，用于接收除频单元114输出的第一初始主频时钟信号和第二初始主频时钟信号，并分别进行缓冲处理，以得到第一主频时钟信号和第二主频时钟信号，并将第一主频时钟信号和第二主频时钟信号均输出至第一多工器120和第二多工器130。
42.本实施例中，通过第一缓冲单元112、除频单元114和第二缓冲单元116的相互配合，能够将第一主频时钟信号和第二主频时钟信号均输出至第一多工器120以及将第一主频时钟信号和第二主频时钟信号输出至第二多工器130，且第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同。
43.在一个实施例中，如图3所示，除频单元114包括：第一除频单元114a，与第一缓冲单元112和第二缓冲单元116电性连接，用于接收第一缓冲单元112输出的第一时钟信号并进行除频，以得到第一初始主频时钟信号并输出至第二缓冲单元116。
44.第二除频单元114b，与第一缓冲单元112和第二缓冲单元116电性连接，用于接收第一缓冲单元112输出的第二时钟信号并进行除频，以得到第二初始主频时钟信号并输出至第二缓冲单元116。
45.本实施例中，除频单元为分频电路的一种，通过分别对第一除频单元114a和第二除频单元114b进行除频，能够得到第一初始主频时钟信号并输出至第二缓冲单元116，以及得到第二初始主频时钟信号并输出至第二缓冲单元116。
46.在一个实施例中，如图4所示，第二缓冲单元116包括：第一缓冲子单元116a，与第一除频单元114a和第一多工器120均电性连接，用于接收第一除频单元114a输出的第一初始主频时钟信号并进行缓冲处理，以得到第一主频时钟信号并输出至第一多工器120和第二多工器130。
47.第二缓冲子单元116b，与第二除频单元114b和第二多工器130均电性连接，用于接收第二除频单元114b输出的第二初始主频时钟信号并进行缓冲处理，以得到第二主频时钟信号并输出至第一多工器120和第二多工器130。
48.本实施例中，第一缓冲子单元116a和第二缓冲子单元116b各自的缓冲处理过程不同，因而第一主频时钟信号和第二主频时钟信号各自的转态时间不同。
49.在一个实施例中，第一缓冲子单元116a和第二缓冲子单元116b各自所包含的缓冲器个数不同。
50.在一个实施例中，如图5所示，电磁干扰抑制电路100还包括第三缓冲单元118，第三缓冲单元118的输入端分别与第一多工器120和第二多工器130电性连接，第三缓冲单元118的输出端用于与数字锁存器30电性连接。
51.第三缓冲单元118用于接收第一多工器120和第二多工器130各自输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至数字锁存器30。
52.本实施例中，第一多工器120和第二多工器130各自的输出均通过第三缓冲单元118进行缓冲处理，有利于输出信号的稳定。
53.在一个实施例中，如图5所示，第三缓冲单元118包括第三缓冲子单元118a和第四缓冲子单元118b，第三缓冲子单元118a的输入端与第一多工器120电性连接，第三缓冲子单元118a的输出端与数字锁存器30电性连接，第四缓冲子单元118b的输入端与第二多工器130电性连接，第四缓冲子单元118b的输出端用于与数字锁存器30电性连接。
54.第三缓冲子单元118a用于接收第一多工器120输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至数字锁存器30。
55.第四缓冲子单元118b用于接收第二多工器130输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至数字锁存器30。
56.本实施例中，通过第三缓冲子单元118a和第四缓冲子单元118b的配合，能够分别将第一多工器120对应的输出信号以及第二多工器130对应的输出信号分别送至数字锁存器30，数字锁存器30在收到对应的输出信号作为时钟驱动信号之后，对输入数据进行数据锁存输出。
57.在一个实施例中，如图5所示，数字锁存器30包括第一锁存单元31和第二锁存单元32，第三缓冲子单元118a用于与第一锁存单元31电性连接，第四缓冲子单元118b用于与第二锁存单元32电性连接。
58.本实施例中，第一多工器120用于在扫描计数信号为偶数时，通过第三缓冲子单元118a将第二主频时钟信号输出至第一锁存单元31，在扫描计数信号为奇数时，通过第三缓冲子单元118a将第一主频时钟信号输出至第二锁存单元32。
59.第二多工器130用于在扫描计数信号为偶数时，通过第四缓冲子单元118b将第一主频时钟信号输出至第一锁存单元31，在扫描计数信号为奇数时，通过第四缓冲子单元118b将第二主频时钟信号输出至第二锁存单元32。
60.本实施例中，通过第一多工器120、第三缓冲子单元118a、第二多工器130和第四缓冲子单元118b的配合，能够输出两路主频时钟信号至数字锁存单元30，即利用上述源极驱动器10工作过程中的垂直扫描特性，在扫描计数信号为偶数或者奇数时，通过第一多工器120和第二多工器130同时输出两路主频时钟信号以对数字锁存器进行驱动，由于第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同，数字锁存器对应的电路输出电流在同一时间所引发的电磁干扰则大大降低，而数字锁存器30对应的数据输出则不受干扰。
61.在另一个实施例中，如图6所示，数字锁存器30包括第一锁存单元31和第二锁存单元32，第一多工器120用于与第一锁存单元31电性连接，第二多工器130用于与第二锁存单元32电性连接。
62.在一个实施例中，第一锁存单元31和第二锁存单元32可理解为将数字锁存器30中各个输出端口按照端口位置划分为两部分，例如第一锁存单元31可为数字锁存器30的左侧部分端口，第二锁存单元32可理解为数字锁存器30的右侧部分端口。
63.第一多工器120用于在扫描计数信号为偶数时，将第二主频时钟信号输出至第一锁存单元31，在扫描计数信号为奇数时，将第一主频时钟信号输出至第二锁存单元32。
64.第二多工器130用于在扫描计数信号为偶数时，将第一主频时钟信号输出至第一锁存单元31，在扫描计数信号为奇数时，将第二主频时钟信号输出至第二锁存单元32。
65.本实施例中，通过第一多工器120和第二多工器130的配合，能够输出两路主频时钟信号至数字锁存单元30，即利用上述源极驱动器10工作过程中的垂直扫描特性，在扫描计数信号为偶数或者奇数时，通过第一多工器120和第二多工器130同时输出两路主频时钟信号以对数字锁存器30进行驱动，由于第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同，数字锁存器30对应的电路输出电流在同一时间所引发的电磁干扰则大大降低，而数字锁存器30对应的数据输出则不受干扰。
66.此外，如图1所示，还提供一种源极驱动器10，源极驱动器10包括上述电磁干扰抑
制电路100。
67.此外，还提供一种显示面板，显示面板包括上述源极驱动器10。
68.此外，还提供一种电子设备，电子设备包括上述显示面板。
69.上述电磁干扰抑制电路100中各个单元的划分仅用于举例说明，在其他实施例中，可将上述电磁干扰抑制电路100按照需要划分为不同的单元，以完成上述电磁干扰抑制电路100的全部或部分功能。
70.即，以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。
71.另外，对于特性相同或相似的结构元件，本技术可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
72.在本技术中，“例如”一词是用来表示“用作例子、例证或说明”。本技术中被描述为“例如”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本技术，本技术给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。
73.应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本技术。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本技术的描述变得晦涩。因此，本技术并非旨在限于所示的实施例，而是与符合本技术所公开的原理和特征的最广范围相一致。

技术特征：
1.一种电磁干扰抑制电路，其特征在于，应用于源极驱动器，所述源极驱动器包括垂直扫描计数器和数字锁存器，所述电磁干扰抑制电路包括：缓冲与除频单元，用于接收外部装置发送的初始时钟信号，根据所述初始时钟信号分别缓冲输出第一时钟信号和第二时钟信号，对所述第一时钟信号和第二时钟信号分别进行除频和再次缓冲处理，以输出第一主频时钟信号和第二主频时钟信号，所述第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同；第一多工器，同所述缓冲与除频单元电性连接，以及用于分别与所述垂直扫描计数器和所述数字锁存器电性连接；所述第一多工器用于接收所述垂直扫描计数器输出的扫描计数信号，在所述扫描计数信号为偶数时，接收所述缓冲与除频单元输出的所述第二主频时钟信号并输出至所述数字锁存器，在所述扫描计数信号为奇数时，接收所述缓冲与除频单元输出的所述第一主频时钟信号并输出至所述数字锁存器；第二多工器，同所述缓冲与除频单元电性连接，以及用于与所述垂直扫描计数器和所述数字锁存器电性连接；所述第二多工器用于接收所述垂直扫描计数器输出的扫描计数信号，在所述扫描计数信号为偶数时，接收所述缓冲与除频单元输出的所述第一主频时钟信号并输出至所述数字锁存器，在所述扫描计数信号为奇数时，接收所述缓冲与除频单元输出的所述第二主频时钟信号并输出至所述数字锁存器。2.根据权利要求1所述的电磁干扰抑制电路，其特征在于，所述缓冲与除频单元包括：第一缓冲单元，用于与所述外部装置电性连接，接收所述初始时钟信号并缓冲输出所述第一时钟信号和所述第二时钟信号；除频单元，用于与所述第一缓冲单元电性连接，接收所述第一缓冲单元输出的第一时钟信号和第二时钟信号并分别进行除频，以得到第一初始主频时钟信号和第二初始主频时钟信号；第二缓冲单元，与所述除频单元、所述第一多工器和所述第二多工器分别电性连接，用于接收所述除频单元输出的第一初始主频时钟信号和第二初始主频时钟信号，并分别进行缓冲处理，以得到第一主频时钟信号和第二主频时钟信号，并将所述第一主频时钟信号和第二主频时钟信号均输出至所述第一多工器和所述第二多工器。3.根据权利要求2所述的电磁干扰抑制电路，其特征在于， 所述除频单元包括：第一除频单元，与所述第一缓冲单元和所述第二缓冲单元电性连接，用于接收所述第一缓冲单元输出的第一时钟信号并进行除频，以得到第一初始主频时钟信号并输出至所述第二缓冲单元；第二除频单元，与所述第一缓冲单元和所述第二缓冲单元电性连接，用于接收所述第一缓冲单元输出的第二时钟信号并进行除频，以得到第二初始主频时钟信号并输出至所述第二缓冲单元。4.根据权利要求3所述的电磁干扰抑制电路，其特征在于， 所述第二缓冲单元包括：第一缓冲子单元，与所述第一除频单元和所述第一多工器均电性连接，用于接收所述第一除频单元输出的第一初始主频时钟信号并进行缓冲处理，以得到第一主频时钟信号并输出至所述第一多工器和所述第二多工器；
第二缓冲子单元，与所述第二除频单元和所述第二多工器均电性连接，用于接收所述第二除频单元输出的第二初始主频时钟信号并进行缓冲处理，以得到第二主频时钟信号并输出至所述第一多工器和所述第二多工器。5.根据权利要求2所述的电磁干扰抑制电路，其特征在于，还包括第三缓冲单元，所述第三缓冲单元的输入端分别与所述第一多工器和第二多工器电性连接，所述第三缓冲单元的输出端用于与所述数字锁存器电性连接；所述第三缓冲单元用于接收所述第一多工器和所述第二多工器各自输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至所述数字锁存器。6.根据权利要求5所述的电磁干扰抑制电路，其特征在于，所述第三缓冲单元包括第三缓冲子单元和第四缓冲子单元，所述第三缓冲子单元的输入端与所述第一多工器电性连接，所述第三缓冲子单元的输出端与所述数字锁存器电性连接，所述第四缓冲子单元的输入端与所述第二多工器电性连接，所述第四缓冲子单元的输出端用于与所述数字锁存器电性连接；所述第三缓冲子单元用于接收所述第一多工器输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至所述数字锁存器；所述第四缓冲子单元用于接收所述第二多工器输出的第一主频时钟信号或第二主频时钟信号，并进行缓冲处理以输出对应的缓冲主频时钟信号至所述数字锁存器。7.根据权利要求1所述的电磁干扰抑制电路，其特征在于，所述数字锁存器包括第一锁存单元和第二锁存单元，所述第一多工器用于与所述第一锁存单元电性连接，所述第二多工器用于与所述第二锁存单元电性连接；所述第一多工器用于在所述扫描计数信号为偶数时，将所述第二主频时钟信号输出至所述第一锁存单元，在所述扫描计数信号为奇数时，将所述第一主频时钟信号输出至所述第二锁存单元；所述第二多工器用于在所述扫描计数信号为偶数时，将所述第一主频时钟信号输出至所述第一锁存单元，在所述扫描计数信号为奇数时，将所述第二主频时钟信号输出至所述第二锁存单元。8.一种源极驱动器，其特征在于，所述源极驱动器包括权利要求1至7中任一项所述的电磁干扰抑制电路。9.一种显示面板，其特征在于，所述显示面板包括权利要求8所述的源极驱动器。10.一种电子设备，其特征在于，所述电子设备包括权利要求9所述的显示面板。

技术总结
本申请涉及电磁干扰抑制电路，源极驱动器、显示面板和电子设备，电磁干扰抑制电路应用于源极驱动器，源极驱动器包括垂直扫描计数器和数字锁存器，电路包括缓冲与除频单元、第一多工器和第二多工器，通过缓冲与除频单元、第一多工器和第二多工器的配合，上述电磁干扰抑制电路能够输出两路主频时钟信号，利用上述源极驱动器工作过程中的垂直扫描特性，在扫描计数信号为偶数或者奇数时，通过第一多工器和第二多工器同时输出两路主频时钟信号以对数字锁存器进行驱动，由于第一主频时钟信号和第二主频时钟信号各自的频率相同且转态时间不同，数字锁存器的电路输出电流在同一时间所引发的电磁干扰则大大降低，且对应的数据输出则不受干扰。不受干扰。不受干扰。


技术研发人员：何俊谚 廖朝正 张一帆
受保护的技术使用者：深圳通锐微电子技术有限公司
技术研发日：2023.08.28
技术公布日：2023/9/23